KR100295053B1

KR100295053B1 - 부하적응형저잡음출력버퍼

Info

Publication number: KR100295053B1
Application number: KR1019980036292A
Authority: KR
Inventors: 이동윤; 이승욱
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1998-09-03
Filing date: 1998-09-03
Publication date: 2001-07-12
Also published as: US6265913B1; JP3825202B2; TWM246895U; JP2000091899A; KR20000018628A

Abstract

외부 부하조건, 즉 출력단의 부하를 감지하여 스스로 전류 구동능력이 조절되는 부하 적응형 저잡음 출력버퍼가 개시된다. 상기 출력버퍼는, 외부의 버스라인에 연결되는 출력단의 부하를 감지하는 부하 감지회로와, 상기 부하 감지회로의 출력에 응답하여 드라이버의 크기가 변경되어 구동능력이 변경되는 버퍼회로를 구비하는 것을 특징으로 한다. 따라서 상기 출력버퍼에서는 상기 출력단의 부하의 크기에 따라 전류 구동능력이 적절히 조절되므로, 출력버퍼의 동작전류의 변화가 감소되며 이에 따라 잡음이 감소되는 장점이 있다.

Description

부하 적응형 저잡음 출력버퍼{Load adaptive low noise output buffer}

본 발명은 반도체장치의 출력버퍼에 관한 것으로, 특히 부하 적응형 저잡음 출력버퍼(Load Adaptive Low Noise Output Buffer)에 관한 것이다.

반도체장치의 출력버퍼는 규정된 출력속도를 만족시키면서 출력단의 큰 부하 커패시턴스를 구동하여야 하므로 일반적으로 그 크기가 크다. 도 1에 대표적인 종래의 출력버퍼의 회로도가 도시되어 있다. 도 1을 참조하면, 종래의 출력버퍼는 풀업 드라이버(111)과 풀다운 드라이버(112), 및 논리 게이트들(113 내지 117)을 구비한다. 상기 풀업 드라이버(111)은, 외부의 버스라인에 연결되는 출력단(OUT)에 접속되고, 논리 게이트(114)의 출력신호에 응답하여 상기 출력단(OUT)을 풀업시킨다. 상기 풀다운 드라이버(112)는, 상기 출력단(OUT)에 접속되고, 논리 게이트(117)의 출력신호에 응답하여 상기 출력단(OUT)을 풀다운시킨다. 상기 풀다운 드라이버(112)의 크기는 비교적 크고, 그 크기에 따라 구동능력이 고정되어 있다.

따라서 상기 종래의 출력버퍼에서는 동작전류의 변화(di/dt)가 매우 크고 이 동작전류의 변화가 상기 출력단(OUT)에 연결되는 본딩 와이어와 패키지의 기생 인덕턴스에 의해 잡음을 발생시키게 된다. 결국 잡음과 부하 커패시턴스가 결합하여 출력신호의 파형이 발진하게 되며 이로 인해 출력속도가 저하된다. 또한 잡음의 값이 상기 출력버퍼 회로의 잡음여유를 초과할 경우에는 잘못된 스위칭이 발생되어 반도체장치의 오동작이 야기될 수 있다.

특히 대역폭을 확대하기 위해 사용되는 멀티비트 반도체 메모리장치의 경우에는, 동시 스위칭 잡음(Simultaneous switching noise)에 의해 상기와 같은 문제점들이 더욱 심각해 진다. 따라서 출력버퍼의 스위칭 속도에 대한 조건을 만족시키면서 잡음의 크기를 줄이는 것, 즉 di/dt의 최대값을 줄이는 것이 필요하다.

상기와 같은 문제점을 해결하기 위한 첫 번째 방법이 "A 25ns 4Mbit CMOS SRAM with dynamic bit-line loads", IEEE J. Solid-State Circuits, vol. 24, pp. 1213-1217, Oct. 1989에 Miyaji등에 의해서 보고되었다. 이 첫 번째 방법은, 구동초기에는 출력버퍼의 NMOS 트랜지스터의 게이트에 낮은 전압을 인가하고 일정시간이 지난 후에는 전원 공급전압을 인가하는 방법이다. 두 번째 방법이 "Application specific CMOS output driver circuit design technique to reduce simultaneous switching noise", IEEE J. Solid-State Circuits, vol. 28, pp. 1383-1388, Dec. 1993에 Senthinathan 등에 의해서 보고되었다. 이 두 번째 방법은, 출력버퍼의 NMOS 트랜지스터와 PMOS 트랜지스터를 각각 병렬연결된 N개의 트랜지스터들로 구성하고 각각의 트랜지스터가 턴온되는 시간을 조절하는 방법이다. 또한 세 번째 방법이 "Adjustable output driver with a self-recovering Vpp generator for a 4Mx16 DRAM", IEEE J. Solid-State Circuits, vol. 19, pp. 308-310, Mar. 1994에 Furutani등에 의해서 보고되었다. 상기 세 번째 방법은, 출력의 부하 조건에 따라 외부에서 저속 모드(Slow Mode)와 고속 모드(Fast Mode)를 지정하여 출력버퍼의 출력전류를 조절하는 방법이다.

그런데 상기 첫 번째 및 두 번째 방법에서와 같이 출력버퍼가 출력단에 연결되어 있는 버스를 구동하는 경우에는 버스의 부하조건을 미리 알 수 없고, 또한 세 번째 방법에서와 같이 외부에서 부하조건을 지정해 주는 경우에는 추가의 핀이 필요한 단점이 있다.

따라서, 본 발명이 이루고자하는 기술적 과제는, 외부 부하조건, 즉 출력단의 부하를 감지하여 스스로 전류 구동능력이 조절되는 부하 적응형 저잡음 출력버퍼를 제공하는 데 있다.

도 1은 종래의 출력버퍼의 회로도

도 2는 본 발명에 따른 출력버퍼의 회로도

도 3은 도 2에 도시된 부하 감지회로의 상세 회로도

도 4는 도 2에 도시된 제1 및 제2풀다운 드라이버의 상세 회로도

도 5는 본 발명에 따른 출력버퍼의 동작 타이밍도

도 6a는 출력단의 부하가 10PF일 때 도 1에 도시된 종래의 출력버퍼의 접지(VSS) 잡음에 대한 측정 파형도

도 6b는 출력단의 부하가 10PF일 때 도 2에 도시된 본 발명에 따른 출력버퍼의 접지(VSS) 잡음에 대한 측정 파형도

도 7a는 출력단의 부하가 100PF일 때 도 1에 도시된 종래의 출력버퍼의 접지(VSS) 잡음에 대한 측정 파형도

도 7b는 출력단의 부하가 100PF일 때 도 2에 도시된 본 발명에 따른 출력버퍼의 접지(VSS) 잡음에 대한 측정 파형도

상기 과제를 이루기 위하여 본 발명에 따른 출력버퍼는, 출력단과 접지전압 사이에 병렬로 연결되고, 상기 출력단을 풀다운시키는 제1 및 제2풀다운 드라이버를 포함하는 버퍼회로; 및 상기 출력단에 연결되고, 상기 출력단의 부하 커패시턴스가 소정의 문턱 커패시턴스보다 작으면 상기 제2풀다운 드라이버를 디스에이블시키고 상기 출력단의 부하 커패시턴스가 상기 문턱 커패시턴스보다 크면 상기 제2풀다운 드라이버를 인에이블시키는 부하 감지회로를 구비하는 것을 특징으로 한다.

상기 부하 감지회로는, 제1 내지 제3충방전부와 제1 내지 제2비교기를 구비한다. 상기 제1충방전부는, 상기 출력단에 접속되는 제1커패시터를 포함하고, 상기 제1커패시터를 소정의 전압으로 충전시킨 다음 상기 제1커패시터에 충전된 전압을 소정의 시간동안 방전시킨다. 상기 제2충방전부는, 제2커패시터를 포함하고, 상기 제2커패시터를 상기 소정의 전압으로 충전시킨 다음 상기 제2커패시터에 충전된 전압을 상기 소정의 시간동안 방전시킨다. 상기 제3충방전부는, 제3커패시터를 포함하고, 상기 제3커패시터를 상기 소정의 전압으로 충전시킨 다음 상기 제3커패시터에 충전된 전압을 상기 소정의 시간동안 방전시킨다. 상기 제1비교기는, 상기 소정의 시간동안 방전후에 상기 제1커패시터에 충전되어 있는 최종 전압과 상기 제2커패시터에 충전되어 있는 최종 전압을 비교하여 그 결과를 상기 제2풀다운 드라이버로 출력한다. 상기 제2비교기는, 상기 소정의 시간동안 방전후에 상기 제1커패시터에 충전되어 있는 최종 전압과 상기 제3커패시터에 충전되어 있는 최종 전압을 비교하여 그 결과를 상기 제2풀다운 드라이버로 출력한다.

여기에서 상기 제1커패시터의 용량은 상기 출력단의 부하 커패시턴스의 용량보다 작으며, 상기 제2커패시터의 용량은 상기 제3커패시터의 용량보다 작다.

상기 부하 감지회로는, 필요에 따라 4개 이상의 충방전부와 3개 이상의 비교기를 구비하여 구성될 수 있다.

또한 상기 버퍼회로는, 상기 출력단과 전원전압 사이에 연결되고 상기 출력단을 풀업시키는 풀업 드라이버를 더 포함한다. 상기 버퍼회로의 상기 제2풀다운 드라이버는, 상기 출력단과 접지전압 사이에 병렬로 연결되고 소정의 출력신호 및 상기 부하 감지회로의 출력에 응답하여 인에이블 또는 디스에이블되는 복수개의 풀다운 드라이버들을 포함한다.

따라서 상기 본 발명에 따른 출력버퍼는, 외부 부하조건, 즉 출력단의 부하를 감지하여 스스로 전류 구동능력이 조절되는 장점이 있다. 출력단의 부하의 크기에 따라 전류 구동능력이 적절히 조절되므로, 출력버퍼의 동작전류의 변화(di/dt)가 감소되며 이에 따라 잡음이 감소되는 장점이 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 더욱 상세히 설명하기로 한다.

도 2는 본 발명에 따른 출력버퍼의 회로도이다.

도 2를 참조하면, 상기 본 발명에 따른 출력버퍼는, 부하 감지회로(210)과 버퍼회로(230)을 구비한다. 여기에서 참조부호(DB)는 출력 데이터이고 참조부호(EN)은 상기 출력버퍼에 대한 인에이블 신호이다.

상기 부하 감지회로(210)은 외부의 버스라인에 연결되는 출력단(OUT)의 부하커패시턴스를 제1 및 제2제어신호(UP,DN)에 응답하여 감지한다. 상기 버퍼회로(230)은 상기 부하 감지회로(210)의 출력(COUT1,COUT2)에 응답하여 드라이버의 크기가 변경되어 구동능력이 변경된다.

즉 상기 부하 감지회로(210)은, 상기 출력단(OUT)의 부하 커패시턴스가 소정의 문턱 커패시턴스보다 작으면 상기 버퍼회로(230)의 풀다운 드라이버(22,23,24)를 선택적으로 디스에이블시켜 풀다운 구동능력을 감소시킨다. 또한 상기 부하 감지회로(210)은, 상기 출력단(OUT)의 부하 커패시턴스가 소정의 문턱 커패시턴스보다 크면 상기 버퍼회로(230)의 풀다운 드라이버(22,23,24)를 선택적으로 인에이블시켜 풀다운 구동능력을 증가시킨다. 상기 부하 감지회로(210)에 대한 구성 및 동작은 도 3에서 상세히 설명하겠다.

상기 버퍼회로(230)은, 풀업 드라이버(231)과 풀다운 드라이버(232), 논리 게이트들, 즉 노아 게이트(233), 낸드 게이트(236), 및 인버터들(234,235)를 구비한다.

상기 풀업 드라이버(231)은 드레인이 상기 출력단(OUT)과 전원전압(VDD) 사이에 접속되는 피모스 트랜지스터로 구성되고, 제1출력신호(S1)에 응답하여 상기출력단(OUT)을 풀업시킨다. 상기 풀다운 드라이버(232)는, 상기 출력단(OUT)과 접지전압(VSS) 사이에 접속되고, 제2출력신호(S2)에 응답하여 상기 출력단(OUT)을 풀다운시키며 상기 부하 감지회로(210)의 출력(COUT1,COUT2)에 응답하여 크기가 변경되어 구동능력이 변경된다.

특히 상기 풀다운 드라이버(232)는, 상기 출력단(OUT)과 접지전압(VSS) 사이에 접속되고 상기 제2출력신호(S2)에만 응답하여 턴온(인에이블) 또는 턴오프(디스에이블)되는 제1풀다운 드라이버(21)과, 상기 출력단(OUT)과 접지전압(VSS) 사이에 병렬로 접속되고 상기 제2출력신호(S2) 및 상기 부하 감지회로(210)의 출력(COUT1,COUT2)에 응답하여 턴온 또는 턴오프되는 복수개의 제2풀다운 드라이버(22,23,24)를 구비한다. 여기에서 상기 제2풀다운 드라이버(22)는 상기 제2출력신호(S2) 및 상기 부하 감지회로(210)의 출력(COUT1)에 응답하여 턴온 또는 턴오프되고, 한편 상기 제2풀다운 드라이버(23,24)는 상기 제2출력신호(S2) 및 상기 부하 감지회로(210)의 출력(COUT2)에 응답하여 턴온 또는 턴오프된다. 여기에서는 상기 제2풀다운 드라이버가 3개인 경우가 도시되어 있으나, 필요에 따라 3개 이상이 될 수 있다. 상기 제1풀다운 드라이버(21) 및 제2풀다운 드라이버(22,23,24)의 구성 및 동작은 도 4에서 상세히 설명하겠다.

도 3은 도 2에 도시된 부하 감지회로의 상세 회로도이다. 여기에서는 서로 다른 용량의 3개의 커패시터들(C1,C2,C3)를 포함하는 경우가 도시되어 있다.

도 3을 참조하면, 상기 부하 감지회로는, 제1충방전부(310), 제2충방전부(330), 제3충방전부(350), 제1비교기(370), 및 제2비교기(390)을 구비한다.

상기 제1충방전부(310)은, 제1 내지 제3엔모스 트랜지스터(M11,M12,M13)과 제1커패시터(C1)을 포함하여 구성되며, 제1제어신호(UP) 및 제3제어신호(SAM)에 응답하여 상기 제1커패시터(C1)을 소정의 전압, 즉 전원 공급전압(VDD)로 충전시킨 다음 제2제어신호(DN) 및 상기 제3제어신호(SAM)에 응답하여 상기 제1커패시터(C1)에 충전된 전압을 소정의 시간동안 방전시킨다.

상기 제1엔모스 트랜지스터(M11)은, 전원 공급전압(VDD)가 인가되는 드레인과, 제1제어신호(UP)가 인가되는 게이트, 및 상기 출력단(OUT)에 접속되는 소오스를 갖는다. 상기 제2엔모스 트랜지스터(M12)는, 상기 출력단(OUT)에 접속되는 드레인과, 제2제어신호(DN)이 인가되는 게이트, 및 접지전압(VSS)가 인가되는 소오스를 갖는다. 상기 제3엔모스 트랜지스터(M13)은, 상기 출력단(OUT)에 접속되는 드레인과, 제3제어신호(SAM)이 인가되는 게이트를 갖는다. 상기 제1커패시터(C1)의 일단(SOUT)은 상기 제3엔모스 트랜지스터(M13)의 소오스에 접속되고 상기 제1커패시터(C1)의 타단은 접지전압(VSS)에 접속된다.

상기 제2충방전부(330)은, 제4 내지 제6엔모스 트랜지스터(M31,M32,M33)과 제2커패시터(C2)를 포함하여 구성되며, 상기 제1제어신호(UP) 및 제3제어신호(SAM)에 응답하여 상기 제2커패시터(C2)를 전원 공급전압(VDD)로 충전시킨 다음 상기 제2제어신호(DN) 및 상기 제3제어신호(SAM)에 응답하여 상기 제2커패시터(C2)에 충전된 전압을 소정의 시간동안 방전시킨다.

상기 제4엔모스 트랜지스터(M31)은, 전원 공급전압(VDD)가 인가되는 드레인과, 상기 제1제어신호(UP)가 인가되는 게이트를 갖는다. 상기 제5엔모스 트랜지스터(M32)는, 상기 제4엔모스 트랜지스터(M31)의 소오스에 접속되는 드레인과, 상기 제2제어신호(DN)이 인가되는 게이트, 및 접지전압(VSS)가 인가되는 소오스를 갖는다. 상기 제6엔모스 트랜지스터(M33)은, 상기 제4엔모스 트랜지스터(M31)의 소오스에 접속되는 드레인과, 상기 제3제어신호(SAM)이 인가되는 게이트를 갖는다. 상기 제2커패시터(C2)의 일단(REF1)은 상기 제6엔모스 트랜지스터(M33)의 소오스에 접속되고 상기 제2커패시터(C2)의 타단은 접지전압(VSS)에 접속된다.

상기 제3충방전부(350)은, 제7 내지 제9엔모스 트랜지스터(M51,M52,M53)과 제3커패시터(C3)를 포함하여 구성되며, 상기 제1제어신호(UP) 및 제3제어신호(SAM)에 응답하여 상기 제3커패시터(C3)를 전원 공급전압(VDD)로 충전시킨 다음 상기 제2제어신호(DN) 및 상기 제3제어신호(SAM)에 응답하여 상기 제3커패시터(C3)에 충전된 전압을 소정의 시간동안 방전시킨다.

상기 제7엔모스 트랜지스터(M51)은, 전원 공급전압(VDD)가 인가되는 드레인과, 상기 제1제어신호(UP)가 인가되는 게이트를 갖는다. 상기 제8엔모스 트랜지스터(M52)는, 상기 제7엔모스 트랜지스터(M51)의 소오스에 접속되는 드레인과, 상기 제2제어신호(DN)이 인가되는 게이트, 및 접지전압(VSS)가 인가되는 소오스를 갖는다. 상기 제9엔모스 트랜지스터(M53)은, 상기 제7엔모스 트랜지스터(M51)의 소오스에 접속되는 드레인과, 상기 제3제어신호(SAM)이 인가되는 게이트를 갖는다. 상기 제3커패시터(C3)의 일단(REF2)는 상기 제9엔모스 트랜지스터(M53)의 소오스에 접속되고 상기 제3커패시터(C3)의 타단은 접지전압(VSS)에 접속된다.

특히 여기에서 상기 엔모스 트랜지스터들(M12,M32,M52)의 크기는 동일하다. 또한 상기 제1커패시터(C1)의 용량은 상기 출력단(OUT)의 부하 커패시터(CL)의 용량보다 충분히 작으며 전하를 잘 보존할 수 있는 정도의 크기를 갖는다. 상기 제2커패시터(C2)의 용량은 상기 제3커패시터(C3)의 용량보다 작다. 또한 여기에서는 상기 부하 감지회로가 서로 다른 용량의 3개의 커패시터(C1,C2,C3)를 포함하는 경우가 도시되어 있으나, 필요에 따라 상기 부하 감지회로에 서로 다른 용량의 3개 이상의 커패시터를 포함시켜 상기 출력단(OUT)의 다양한 부하에 대처할 수 있다.

상기 제1비교기(370)은, 상기 소정의 시간동안 방전후에 상기 제1커패시터(C1)에 충전되어 있는 최종 전압, 즉 상기 제1커패시터(C1)의 일단(SOUT)의 전압과 상기 제2커패시터(C2)에 충전되어 있는 최종 전압, 즉 상기 제2커패시터(C2)의 일단(REF1)의 전압을 비교하여 그 결과(COUT1)을 상기 버퍼부(230)의 풀다운 드라이버(232)로 출력한다. 상기 제2비교기(390)은, 상기 소정의 시간동안 방전후에 상기 제1커패시터(C1)에 충전되어 있는 최종 전압, 즉 상기 제1커패시터(C1)의 일단(SOUT)의 전압과 상기 제3커패시터(C3)에 충전되어 있는 최종 전압, 즉 상기 제3커패시터(C3)의 일단(REF2)의 전압을 비교하여 그 결과(COUT2)을 상기 버퍼부(230)의 풀다운 드라이버(232)로 출력한다.

도 4는 도 2에 도시된 제1 및 제2풀다운 드라이버의 상세 회로도이다.

도 4를 참조하면, 상기 풀다운 드라이버는, 제1입력신호(d)로서 도 2에 도시된 상기 제2출력신호(S2)를 받아 들이고 제2입력신호(c)로서 상기 부하 감지회로(210)의 출력(COUT1) 또는 출력(COUT2)를 받아 들이는 노아 게이트(410)과, 상기 출력단(OUT)과 접지(VSS) 사이에 병렬연결되고 게이트들에는 상기 노아 게이트(410)의 출력이 인가되는 복수개의 풀다운 트랜지스터들(MD1,MD2,MD3)을 구비한다. 여기에서 풀다운 트랜지스터가 3개인 경우가 도시되어 있으나 필요에 따라 3개 이상으로 구성될 수 있다. 또한 필요에 따라 상기 노아 게이트(410)의 출력과 상기 풀다운 트랜지스터(MD2)의 게이트 사이에 지연기(430)이 접속될 수 있으며, 상기 지연기(430)의 출력과 상기 풀다운 트랜지스터(MD3)의 게이트 사이에 지연기(450)이 접속될 수 있다. 이 경우 상기 지연기들(430,450)은 구동전류의 기울기를 최소로 하는 역할을 한다.

도 5는 본 발명에 따른 출력버퍼의 동작 타이밍도이다.

도 5의 동작 타이밍도를 참조하여 본 발명에 따른 출력버퍼의 동작을 상세히 설명하겠다.

반도체장치의 동작 초기에 내부 혹은 외부에서 발생되는 리셋신호(RESET)가 논리"하이"가 되면, 이에 따라 제1제어신호(UP)가 논리"하이"가 되어 도 3에 도시된 부하 감지회로의 엔모스 트랜지스터들(M11,M31,M51)이 턴온된다. 또한 이때 제3제어신호(SAM)이 논리"하이"가 되어 상기 부하 감지회로의 엔모스 트랜지스터들(M13,M33,M53)이 턴온된다. 이에 따라 상기 부하 감지회로의 제1 내지 제3커패시터(C1,C2,C3)가 전원 공급전압(VDD)로 충전된다.

이후 상기 제1제어신호(UP)가 논리"로우"가 되고 제2제어신호(DN)이 논리"하이"가 되어 상기 부하 감지회로의 엔모스 트랜지스터들(M11,M31,M51)이 턴오프되고 엔모스 트랜지스터들(M12,M32,M52)가 턴온된다. 이에 따라 상기 제1 내지 제3커패시터(C1,C2,C3)는 소정의 시간(ts)동안, 즉 상기 제3제어신호(SAM)이 논리"로우"가 될 때까지의 시간동안 방전된다. 따라서 상기 제3제어신호(SAM)이 논리"로우"가 된 후, 상기 제1 내지 제3커패시터(C1,C2,C3)는 방전을 멈추고 전하를 보존하게 되며 상기 제1 내지 제3커패시터(C1,C2,C3)의 일단들(SOUT,REF1,REF2)에는 소정의 전압이 유지된다. 상기 제1커패시터(C1)은 상기 출력단(OUT)의 부하 커패시터(CL)과 병렬연결되어 있으므로, 상기 제1커패시터(C1)의 충방전은 상기 부하 커패시터(CL)의 충방전과 함께 이루어진다.

이때 상기 출력단(OUT)의 부하 커패시터(CL)의 값이 상기 제2커패시터(C2)의 값보다 작은 경우에는, 상기 제1커패시터(C1)의 일단(SOUT)의 전압은 상기 제2커패시터(C2)의 일단(REF1)의 전압보다 작아진다. 또한 상기 제2커패시터(C2)의 용량은 상기 제3커패시터(C3)의 용량보다 작으므로, 상기 제1커패시터(C1)의 일단(SOUT)의 전압은 상기 제3커패시터(C3)의 일단(REF2)의 전압보다 작아진다. 이에 따라 상기 제1비교기(370)의 출력(COUT1) 및 상기 제2비교기(390)의 출력(COUT2)는 모두 논리"하이"가 된다. 그 결과 도 2에 도시된 제2풀다운 드라이버(22,23,24)가 항상 턴오프된다. 즉 제2풀다운 드라이버(22,23,24)의 풀다운 트랜지스터들이 모두 턴오프된다. 따라서 상기 출력단(OUT)의 부하 커패시터(CL)의 값이 상기 제2커패시터(C2)의 값보다 작은 경우에는, 본 발명에 따른 출력버퍼의 구동능력은 도 2에 도시된 제1풀다운 드라이버(21)에 의해 결정되게 된다.

상기 출력단(OUT)의 부하 커패시터(CL)의 값이 상기 제2커패시터(C2)의 값보다 크고 상기 제3커패시터(C3)의 값보다 작은 경우에는, 상기 제1커패시터(C1)의일단(SOUT)의 전압은 상기 제2커패시터(C2)의 일단(REF1)의 전압보다 커지고 상기 제3커패시터(C3)의 일단(REF2)의 전압보다 작아진다. 이에 따라 상기 제1비교기(370)의 출력(COUT1)은 논리"로우"가 되고 상기 제2비교기(390)의 출력(COUT2)는 논리"하이"가 된다. 그 결과 도 2에 도시된 제2풀다운 드라이버(23,24)가 항상 턴오프된다. 즉 제2풀다운 드라이버(23,24)의 풀다운 트랜지스터들이 모두 턴오프된다. 따라서 상기 출력단(OUT)의 부하 커패시터(CL)의 값이 상기 제2커패시터(C2)의 값보다 크고 상기 제3커패시터(C3)의 값보다 작은 경우에는, 본 발명에 따른 출력버퍼의 구동능력은 도 2에 도시된 제1풀다운 드라이버(21) 및 제2풀다운 드라이버(22)에 의해 결정되게 된다.

상기 출력단(OUT)의 부하 커패시터(CL)의 값이 상기 제3커패시터(C3)의 값보다 큰 경우에는, 상기 제1커패시터(C1)의 일단(SOUT)의 전압은 상기 제2커패시터(C2)의 일단(REF1)의 전압 및 상기 제3커패시터(C3)의 일단(REF2)의 전압보다 커진다. 이에 따라 상기 제1비교기(370)의 출력(COUT1) 및 상기 제2비교기(390)의 출력(COUT2)는 모두 논리"로우"가 된다. 그 결과 도 2에 도시된 제2풀다운 드라이버(22,23,24)는 상기 제2출력신호(S2)에만 응답하여 턴온 또는 턴오프된다. 따라서 상기 출력단(OUT)의 부하 커패시터(CL)의 값이 상기 제3커패시터(C3)의 값보다 큰 경우에는, 본 발명에 따른 출력버퍼의 구동능력은 도 2에 도시된 제1풀다운 드라이버(21) 및 제2풀다운 드라이버(22,23,24)에 의해 결정되게 된다.

결론적으로 본 발명에 따른 출력버퍼는, 외부 부하조건, 즉 출력단의 부하를감지하여 스스로 전류 구동능력이 조절되는 장점이 있다. 따라서 출력단의 부하의 크기에 따라 전류 구동능력이 적절히 조절되므로, 출력버퍼의 동작전류의 변화(di/dt)가 감소되며 이에 따라 잡음이 감소되는 장점이 있다.

도 6a는 출력단의 부하가 10PF일 때 도 1에 도시된 종래의 출력버퍼의 접지(VSS) 잡음에 대한 측정 파형도이고, 도 6b는 출력단의 부하가 10PF일 때 도 2에 도시된 본 발명에 따른 출력버퍼의 접지(VSS) 잡음에 대한 측정 파형도이다.

도 7a는 출력단의 부하가 100PF일 때 도 1에 도시된 종래의 출력버퍼의 접지(VSS) 잡음에 대한 측정 파형도이고, 도 7b는 출력단의 부하가 100PF일 때 도 2에 도시된 본 발명에 따른 출력버퍼의 접지(VSS) 잡음에 대한 측정 파형도이다.

상기 측정 파형도들을 살펴보면, 동일한 부하조건에서 본 발명에 따른 출력버퍼의 접지 잡음이 종래기술에 비해 매우 작은 것을 알 수 있다.

이상 본 발명을 일실시예를 들어 설명하였으나 본 발명은 상기한 실시예에 한정되지 않으며 본 발명이 속하는 기술적 사상내에서 당분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 물론이다.

상술한 바와 같이 본 발명에 따른 출력버퍼는, 외부 부하조건, 즉 출력단의 부하를 감지하여 스스로 전류 구동능력이 조절되는 장점이 있다. 따라서 출력단의 부하의 크기에 따라 전류 구동능력이 적절히 조절되므로, 출력버퍼의 동작전류의 변화(di/dt)가 감소되며 이에 따라 잡음이 감소되는 장점이 있다.

Claims

출력단과 접지전압 사이에 병렬로 연결되고, 상기 출력단을 풀다운시키는 제1 및 제2풀다운 드라이버를 포함하는 버퍼회로; 및

상기 출력단에 연결되고, 상기 출력단의 부하 커패시턴스가 소정의 문턱 커패시턴스보다 작으면 상기 제2풀다운 드라이버를 디스에이블시키고 상기 출력단의 부하 커패시턴스가 상기 문턱 커패시턴스보다 크면 상기 제2풀다운 드라이버를 인에이블시키는 부하 감지회로를 구비하는 것을 특징으로 하는 반도체장치의 출력버퍼.
제1항에 있어서, 상기 부하 감지회로는,

상기 출력단의 부하 커패시턴스와 서로 다른 용량을 갖는 복수개의 커패시터들을 포함하고,

상기 커패시터들을 소정의 전압으로 충전시킨 다음 이들 충전된 전압들을 소정의 시간동안 방전시키고 방전후 상기 커패시터들의 최종전압들을 서로 비교하여 그 결과들을 상기 제2풀다운 드라이버로 출력하는 것을 특징으로 하는 반도체장치의 출력버퍼.
제1항에 있어서, 상기 부하 감지회로는,

상기 출력단에 접속되는 제1커패시터를 포함하고, 상기 제1커패시터를 소정의 전압으로 충전시킨 다음 상기 제1커패시터에 충전된 전압을 소정의 시간동안 방전시키는 제1충방전부;

제2커패시터를 포함하고, 상기 제2커패시터를 상기 소정의 전압으로 충전시킨 다음 상기 제2커패시터에 충전된 전압을 상기 소정의 시간동안 방전시키는 제2충방전부;

제3커패시터를 포함하고, 상기 제3커패시터를 상기 소정의 전압으로 충전시킨 다음 상기 제3커패시터에 충전된 전압을 상기 소정의 시간동안 방전시키는 제3충방전부;

상기 소정의 시간후에 상기 제1커패시터에 충전된 최종 전압과 상기 제2커패시터에 충전된 최종 전압을 비교하여 그 결과를 상기 제2풀다운 드라이버로 출력하는 제1비교기; 및

상기 소정의 시간후에 상기 제1커패시터에 충전된 최종 전압과 상기 제3커패시터에 충전된 최종 전압을 비교하여 그 결과를 상기 제2풀다운 드라이버로 출력하는 제2비교기를 구비하는 것을 특징으로 하는 반도체장치의 출력버퍼.
제3항에 있어서, 상기 제1커패시터의 용량은, 상기 출력단의 부하 커패시턴스보다 작은 것을 특징으로 하는 반도체장치의 출력버퍼.
제3항에 있어서, 상기 제2커패시터의 용량은, 상기 제3커패시터의 용량보다 작은 것을 특징으로 하는 반도체장치의 출력버퍼.
제3항에 있어서, 상기 제1충방전부는,

상기 소정의 전압이 인가되는 드레인, 제1제어신호가 인가되는 게이트, 상기 출력단에 접속되는 소오스를 갖는 제1엔모스 트랜지스터;

상기 출력단에 접속되는 드레인, 제2제어신호가 인가되는 게이트, 접지전압이 인가되는 소오스를 갖는 제2엔모스 트랜지스터; 및

상기 출력단에 접속되는 드레인, 제3제어신호가 인가되는 게이트를 갖는 제3엔모스 트랜지스터를 더 구비하고,

상기 제1커패시터는 일단이 상기 제3엔모스 트랜지스터의 소오스에 접속되고 타단이 접지전압에 접속되는 것을 특징으로 하는 반도체장치의 출력버퍼.
제3항에 있어서, 상기 제2충방전부는,

상기 소정의 전압이 인가되는 드레인, 제1제어신호가 인가되는 게이트를 갖는 제4엔모스 트랜지스터;

상기 제4엔모스 트랜지스터의 소오스에 접속되는 드레인, 제2제어신호가 인가되는 게이트, 접지전압이 인가되는 소오스를 갖는 제5엔모스 트랜지스터; 및

상기 제4엔모스 트랜지스터의 소오스에 접속되는 드레인, 제3제어신호가 인가되는 게이트를 갖는 제6엔모스 트랜지스터를 더 구비하고,

상기 제2커패시터는 일단이 상기 제6엔모스 트랜지스터의 소오스에 접속되고 타단이 접지전압에 접속되는 것을 특징으로 하는 반도체장치의 출력버퍼.
제3항에 있어서, 상기 제3충방전부는,

상기 소정의 전압이 인가되는 드레인, 제1제어신호가 인가되는 게이트를 갖는 제7엔모스 트랜지스터;

상기 제7엔모스 트랜지스터의 소오스에 접속되는 드레인, 제2제어신호가 인가되는 게이트, 접지전압이 인가되는 소오스를 갖는 제8엔모스 트랜지스터; 및

상기 제7엔모스 트랜지스터의 소오스에 접속되는 드레인, 제3제어신호가 인가되는 게이트를 갖는 제9엔모스 트랜지스터를 더 구비하고,

상기 제3커패시터는 일단이 상기 제9엔모스 트랜지스터의 소오스에 접속되고 타단이 접지전압에 접속되는 것을 특징으로 하는 반도체장치의 출력버퍼.
제1항에 있어서, 상기 버퍼회로는,

상기 출력단과 전원전압 사이에 연결되고, 상기 출력단을 풀업시키는 풀업 드라이버를 더 포함하는 것을 특징으로 하는 반도체장치의 출력버퍼.
제1항에 있어서, 상기 제2풀다운 드라이버는,

상기 출력단과 접지전압 사이에 병렬로 연결되고, 소정의 출력신호 및 상기 부하 감지회로의 출력에 응답하여 인에이블 또는 디스에이블되는 복수개의 풀다운 드라이버들을 포함하는 것을 특징으로 하는 반도체장치의 출력버퍼.
제10항에 있어서, 상기 제1풀다운 드라이버는,

상기 출력단과 접지전압 사이에 병렬연결되고, 게이트들에는 상기 소정의 출력신호가 인가되는 복수개의 풀다운 트랜지스터들을 구비하는 것을 특징으로 하는 반도체장치의 출력버퍼.
제10항에 있어서, 상기 제2풀다운 드라이버의 상기 복수개의 풀다운 드라이버들 각각은,

상기 출력단과 접지전압 사이에 병렬연결되고, 게이트들에는 상기 소정의 출력신호 및 상기 부하 감지회로의 출력이 논리조합된 신호가 인가되는 복수개의 풀다운 트랜지스터들을 구비하는 것을 특징으로 하는 반도체장치의 출력버퍼.