JP2000091899A - 負荷適応型の低雑音出力バッファ及びそれを有する半導体装置 - Google Patents
負荷適応型の低雑音出力バッファ及びそれを有する半導体装置Info
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- H03K17/165—Modifications for eliminating interference voltages or currents in field-effect transistor switches by feedback from the output circuit to the control circuit
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- H03K17/167—Soft switching using parallel switching arrangements
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Abstract
(57)【要約】
【課題】 外部負荷条件、即ち出力端の負荷を感知して
自ら電流駆動能力が調節される負荷適応型の低雑音出力
バッファ及びそれを有する半導体装置を提供する。 【解決手段】 外部のバスラインに連結される出力端の
負荷を感知する負荷感知回路210と、前記負荷感知回路2
10の出力に応答してドライバーの電流容量の大きさが変
更され駆動能力が変更されるバッファ回路230とを具備
する。これにより、出力端の負荷の大きさにより電流駆
動能力が適切に調節されるので、出力バッファの動作電
流の変化が減少して雑音が減る長所がある。
自ら電流駆動能力が調節される負荷適応型の低雑音出力
バッファ及びそれを有する半導体装置を提供する。 【解決手段】 外部のバスラインに連結される出力端の
負荷を感知する負荷感知回路210と、前記負荷感知回路2
10の出力に応答してドライバーの電流容量の大きさが変
更され駆動能力が変更されるバッファ回路230とを具備
する。これにより、出力端の負荷の大きさにより電流駆
動能力が適切に調節されるので、出力バッファの動作電
流の変化が減少して雑音が減る長所がある。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の出力バ
ッファに係り、特に負荷適応型の低雑音出力バッファ及
びそれを有する半導体装置に関する。
ッファに係り、特に負荷適応型の低雑音出力バッファ及
びそれを有する半導体装置に関する。
【０００２】
【従来の技術】半導体装置の出力バッファは、一般に規
定の出力速度を満足すると共に負荷キャパシタンスの大
きい出力端を駆動する必要があるので、電流容量が大き
い。図1は、代表的な従来の出力バッファの回路図であ
る。図1を参照すれば、従来の出力バッファは、プルアッ
プドライバー111とプルダウンドライバー112、及び論理
ゲート113乃至117を具備する。前記プルアップドライバ
ー111は、外部のバスラインに連結される出力端OUTに接
続され、論理ゲート114の出力信号に応答して前記出力
端OUTをプルアップする。前記プルダウンドライバー112
は前記出力端OUTに接続され、論理ゲート117の出力信号
に応答して前記出力端OUTをプルダウンする。前記プル
ダウンドライバー112は比較的電流容量が大きく、その
電流容量の大きさによって駆動能力が固定されている。
定の出力速度を満足すると共に負荷キャパシタンスの大
きい出力端を駆動する必要があるので、電流容量が大き
い。図1は、代表的な従来の出力バッファの回路図であ
る。図1を参照すれば、従来の出力バッファは、プルアッ
プドライバー111とプルダウンドライバー112、及び論理
ゲート113乃至117を具備する。前記プルアップドライバ
ー111は、外部のバスラインに連結される出力端OUTに接
続され、論理ゲート114の出力信号に応答して前記出力
端OUTをプルアップする。前記プルダウンドライバー112
は前記出力端OUTに接続され、論理ゲート117の出力信号
に応答して前記出力端OUTをプルダウンする。前記プル
ダウンドライバー112は比較的電流容量が大きく、その
電流容量の大きさによって駆動能力が固定されている。
【０００３】従って、前記従来の出力バッファでは動作
電流の変化(di/dt)が非常に大きく、この動作電流の変
化が前記出力端OUTに連結されるボンディングワイヤと
パッケージの寄生インダクタンスにより雑音を発生す
る。結局、雑音と負荷キャパシタンスが結合して出力信
号が発振して波形が崩れ、これによって出力速度が落ち
る。また、雑音の値が前記出力バッファ回路の対雑音許
容値を越える場合には、間違ったスイッチング等が発生
して半導体装置の誤動作が起こる恐れがある。
電流の変化(di/dt)が非常に大きく、この動作電流の変
化が前記出力端OUTに連結されるボンディングワイヤと
パッケージの寄生インダクタンスにより雑音を発生す
る。結局、雑音と負荷キャパシタンスが結合して出力信
号が発振して波形が崩れ、これによって出力速度が落ち
る。また、雑音の値が前記出力バッファ回路の対雑音許
容値を越える場合には、間違ったスイッチング等が発生
して半導体装置の誤動作が起こる恐れがある。
【０００４】特に、帯域幅を広げるために用いられるマ
ルチビット半導体メモリ装置の場合には、同時スイッチ
ングの雑音により前記のような問題点がさらに深刻にな
る。従って、出力バッファのスイッチング速度に対する
条件を満足させながら雑音を減らすこと、即ちdi/dtの
最大値を減らすことが必要である。
ルチビット半導体メモリ装置の場合には、同時スイッチ
ングの雑音により前記のような問題点がさらに深刻にな
る。従って、出力バッファのスイッチング速度に対する
条件を満足させながら雑音を減らすこと、即ちdi/dtの
最大値を減らすことが必要である。
【０００５】前記のような問題点を解決するための第１
の方法が、"A 25ns 4Mbit CMOS SRAM with dynamic bit
-line loads"、IEEE J.Solid-State Circuits、vol. 2
4、pp.1213-1217、Oct.1989にMiyaji等により報告され
た。この第１の方法は、駆動初期には出力バッファのNM
OSトランジスタのゲートに低い電圧を印加し、一定時間
が過ぎた後は電源供給電圧を印加する方法である。第２
の方法が、"Application specific CMOS output driver
circuit design technique to reduce simultaneous s
witching noise"、IEEE J.Solid-State Circuits、vol.
28、pp.1383-1388、Dec.1993にSenthinathan 等により
報告された。この第２の方法は、出力バッファのNMOSト
ランジスタとPMOSトランジスタとを各々並列連結された
N個のトランジスタより構成し、各々のトランジスタが
ターンオンする時間を調節する方法である。また、第３
の方法が、"Adjustable output driver with a self-re
covering Vpp generator for a 4M×16DRAM"、IEEE J.S
olid-State Circuits、vol.19、pp.308-310、Mar.1994
にFurutani等により報告された。前記第３の方法は、出
力の負荷条件によって外部で低速モードと高速モードを
指定して、出力バッファの出力電流を調節する方法であ
る。
の方法が、"A 25ns 4Mbit CMOS SRAM with dynamic bit
-line loads"、IEEE J.Solid-State Circuits、vol. 2
4、pp.1213-1217、Oct.1989にMiyaji等により報告され
た。この第１の方法は、駆動初期には出力バッファのNM
OSトランジスタのゲートに低い電圧を印加し、一定時間
が過ぎた後は電源供給電圧を印加する方法である。第２
の方法が、"Application specific CMOS output driver
circuit design technique to reduce simultaneous s
witching noise"、IEEE J.Solid-State Circuits、vol.
28、pp.1383-1388、Dec.1993にSenthinathan 等により
報告された。この第２の方法は、出力バッファのNMOSト
ランジスタとPMOSトランジスタとを各々並列連結された
N個のトランジスタより構成し、各々のトランジスタが
ターンオンする時間を調節する方法である。また、第３
の方法が、"Adjustable output driver with a self-re
covering Vpp generator for a 4M×16DRAM"、IEEE J.S
olid-State Circuits、vol.19、pp.308-310、Mar.1994
にFurutani等により報告された。前記第３の方法は、出
力の負荷条件によって外部で低速モードと高速モードを
指定して、出力バッファの出力電流を調節する方法であ
る。
【０００６】
【発明が解決しようとする課題】ところが、前記第１及
び第２の方法において、出力バッファが出力端に連結さ
れているバスを駆動する場合には、バスの負荷条件をあ
らかじめ知ることができないので、各々の用途が制限さ
れて多種の製品が必要になるし、また第３の方法のよう
に外部で負荷条件を指定する場合には、追加のピンが必
要となるという短所がある。
び第２の方法において、出力バッファが出力端に連結さ
れているバスを駆動する場合には、バスの負荷条件をあ
らかじめ知ることができないので、各々の用途が制限さ
れて多種の製品が必要になるし、また第３の方法のよう
に外部で負荷条件を指定する場合には、追加のピンが必
要となるという短所がある。
【０００７】従って、本発明が達成しようとする技術的
課題は、外部の負荷条件、即ち出力端の負荷を感知して
自ら電流駆動能力が調節される負荷適応型の低雑音出力
バッファ及びそれを有する半導体装置を提供することに
ある。
課題は、外部の負荷条件、即ち出力端の負荷を感知して
自ら電流駆動能力が調節される負荷適応型の低雑音出力
バッファ及びそれを有する半導体装置を提供することに
ある。
【０００８】
【課題を解決するための手段】前記課題を達成するため
に本発明に係る出力バッファは、外部のバスラインに連
結される出力端の負荷を感知する負荷感知回路と、前記
負荷感知回路の出力に応答してドライバーの電流容量の
大きさが変更され駆動能力が変更されるバッファ回路と
を具備することを特徴とする。
に本発明に係る出力バッファは、外部のバスラインに連
結される出力端の負荷を感知する負荷感知回路と、前記
負荷感知回路の出力に応答してドライバーの電流容量の
大きさが変更され駆動能力が変更されるバッファ回路と
を具備することを特徴とする。
【０００９】前記負荷感知回路は、第1乃至第3充放電部
と第1乃至第2比較器とを具備する。前記第1充放電部
は、前記出力端に接続される第1キャパシタを含み、前
記第1キャパシタを所定の電圧で充電した後、前記第1キ
ャパシタに充電された電圧を所定の時間放電する。前記
第2充放電部は、第2キャパシタを含み、前記第2キャパ
シタを前記所定の電圧で充電した後、前記第2キャパシ
タに充電された電圧を前記所定の時間放電する。前記第
3充放電部は、第3キャパシタを含み、前記第3キャパシ
タを前記所定の電圧で充電した後、前記第3キャパシタ
に充電された電圧を前記所定の時間放電する。前記第1
比較器は、前記所定の時間放電した後に前記第1キャパ
シタに充電されている最終電圧と前記第2キャパシタに
充電されている最終電圧とを比較して、その比較結果を
前記バッファ回路に出力する。前記第2比較器は、前記
所定の時間放電した後に前記第1キャパシタに充電され
ている最終電圧と前記第3キャパシタに充電されている
最終電圧とを比較して、その比較結果を前記バッファ回
路に出力する。
と第1乃至第2比較器とを具備する。前記第1充放電部
は、前記出力端に接続される第1キャパシタを含み、前
記第1キャパシタを所定の電圧で充電した後、前記第1キ
ャパシタに充電された電圧を所定の時間放電する。前記
第2充放電部は、第2キャパシタを含み、前記第2キャパ
シタを前記所定の電圧で充電した後、前記第2キャパシ
タに充電された電圧を前記所定の時間放電する。前記第
3充放電部は、第3キャパシタを含み、前記第3キャパシ
タを前記所定の電圧で充電した後、前記第3キャパシタ
に充電された電圧を前記所定の時間放電する。前記第1
比較器は、前記所定の時間放電した後に前記第1キャパ
シタに充電されている最終電圧と前記第2キャパシタに
充電されている最終電圧とを比較して、その比較結果を
前記バッファ回路に出力する。前記第2比較器は、前記
所定の時間放電した後に前記第1キャパシタに充電され
ている最終電圧と前記第3キャパシタに充電されている
最終電圧とを比較して、その比較結果を前記バッファ回
路に出力する。
【００１０】ここで、前記第1キャパシタの容量は、前
記出力端の負荷キャパシタの容量より小さく、前記第2
キャパシタの容量は前記第3キャパシタの容量より小さ
い。
記出力端の負荷キャパシタの容量より小さく、前記第2
キャパシタの容量は前記第3キャパシタの容量より小さ
い。
【００１１】前記負荷感知回路は、必要に応じて4つ以
上の充放電部と3つ以上の比較器を備える。
上の充放電部と3つ以上の比較器を備える。
【００１２】また、前記バッファ回路は、アップドライ
バーとプルダウンドライバーとを具備する。前記プルア
ップドライバーは、前記出力端に接続され、第1出力信
号に応答して前記出力端をプルアップする。特に、前記
プルダウンドライバーは、前記出力端に接続され、第2
出力信号に応答して前記出力端をプルダウンし、前記負
荷感知回路の出力に応答して電流容量の大きさが変更さ
れ駆動能力が変更される。
バーとプルダウンドライバーとを具備する。前記プルア
ップドライバーは、前記出力端に接続され、第1出力信
号に応答して前記出力端をプルアップする。特に、前記
プルダウンドライバーは、前記出力端に接続され、第2
出力信号に応答して前記出力端をプルダウンし、前記負
荷感知回路の出力に応答して電流容量の大きさが変更さ
れ駆動能力が変更される。
【００１３】前記プルダウンドライバーは、前記出力端
に接続され、前記第2出力信号のみに応答してターンオ
ンまたはターンオフする第1プルダウンドライバーと、
前記出力端に接続され、前記第2出力信号及び前記負荷
感知回路の出力に応答してターンオンまたはターンオフ
する複数個の第2プルダウンドライバーとを具備する。
に接続され、前記第2出力信号のみに応答してターンオ
ンまたはターンオフする第1プルダウンドライバーと、
前記出力端に接続され、前記第2出力信号及び前記負荷
感知回路の出力に応答してターンオンまたはターンオフ
する複数個の第2プルダウンドライバーとを具備する。
【００１４】又、本発明の半導体装置は、外部のバスラ
インに出力バッファの出力端を介して連結される半導体
装置であって、前記出力バッファが、外部のバスライン
に連結される出力端の負荷を感知する負荷感知回路と、
前記負荷感知回路の出力に応答して、ドライバーの電流
容量の大きさが変更され駆動能力が変更されるバッファ
回路とを具備することを特徴とする。
インに出力バッファの出力端を介して連結される半導体
装置であって、前記出力バッファが、外部のバスライン
に連結される出力端の負荷を感知する負荷感知回路と、
前記負荷感知回路の出力に応答して、ドライバーの電流
容量の大きさが変更され駆動能力が変更されるバッファ
回路とを具備することを特徴とする。
【００１５】従って、前記本発明に係る出力バッファ及
びそれを有する半導体装置は、外部負荷条件、即ち出力
端の負荷を感知して自ら電流駆動能力が調節される長所
がある。出力端の負荷の大きさによって電流駆動能力が
適切に調節されるので、出力バッファの動作電流の変化
(di/dt)が減少しこれに従って雑音が減る長所がある。
びそれを有する半導体装置は、外部負荷条件、即ち出力
端の負荷を感知して自ら電流駆動能力が調節される長所
がある。出力端の負荷の大きさによって電流駆動能力が
適切に調節されるので、出力バッファの動作電流の変化
(di/dt)が減少しこれに従って雑音が減る長所がある。
【００１６】
【発明の実施の形態】以下、添付した図面を参照して、
本発明の望ましい実施の形態例をより詳細に説明する。
本発明の望ましい実施の形態例をより詳細に説明する。
【００１７】図２は、本実施の形態に係る半導体装置の
出力バッファの構成例を示す回路図である。
出力バッファの構成例を示す回路図である。
【００１８】図2を参照すれば、前記本実施の形態に係
る出力バッファは、負荷感知回路210とバッファ回路230
とを具備する。ここで、参照符号DBは出力データであ
り、参照符号ENは前記出力バッファに対するイネーブル
信号であり、SUM,UO,DNは出力バッファに対する制御信
号である。これらのデータ及び信号は、半導体装置の内
部で発生されて後述の図５のタイミングで出力バッファ
に提供され、半導体装置内部から外部に出力バッファを
介してデータが出力される。
る出力バッファは、負荷感知回路210とバッファ回路230
とを具備する。ここで、参照符号DBは出力データであ
り、参照符号ENは前記出力バッファに対するイネーブル
信号であり、SUM,UO,DNは出力バッファに対する制御信
号である。これらのデータ及び信号は、半導体装置の内
部で発生されて後述の図５のタイミングで出力バッファ
に提供され、半導体装置内部から外部に出力バッファを
介してデータが出力される。
【００１９】前記負荷感知回路210は、外部のバスライ
ンに連結される出力端OUTの負荷を第1及び第2制御信号U
P、DNに応答して感知する。前記バッファ回路230は、前
記負荷感知回路210の出力COUT1、COUT2に応答してドラ
イバーの大きさが変更され、駆動能力が変更される。
ンに連結される出力端OUTの負荷を第1及び第2制御信号U
P、DNに応答して感知する。前記バッファ回路230は、前
記負荷感知回路210の出力COUT1、COUT2に応答してドラ
イバーの大きさが変更され、駆動能力が変更される。
【００２０】さらに説明すれば、前記負荷感知回路210
は、前記出力端OUTに接続されるキャパシタと相異なる
容量の複数個のキャパシタを含み、前記キャパシタを所
定の電圧で充電した後、この充電された電圧を所定の時
間放電し、放電後に前記キャパシタの最終電圧をお互い
比較して、その比較結果のCOUT1、COUT2を前記バッファ
部230に出力する手段を具備する。前記負荷感知回路210
の構成及び動作は、図3で詳細に説明する。
は、前記出力端OUTに接続されるキャパシタと相異なる
容量の複数個のキャパシタを含み、前記キャパシタを所
定の電圧で充電した後、この充電された電圧を所定の時
間放電し、放電後に前記キャパシタの最終電圧をお互い
比較して、その比較結果のCOUT1、COUT2を前記バッファ
部230に出力する手段を具備する。前記負荷感知回路210
の構成及び動作は、図3で詳細に説明する。
【００２１】前記バッファ回路230は、プルアップドラ
イバー231とプルダウンドライバー232、論理ゲート、即
ちNORゲート233、NANDゲート236、及びインバータ234、
235を具備する。
イバー231とプルダウンドライバー232、論理ゲート、即
ちNORゲート233、NANDゲート236、及びインバータ234、
235を具備する。
【００２２】前記プルアップドライバー231は、ドレイ
ンが前記出力端OUTに接続されるPMOSトランジスタより
なり、第1出力信号S1に応答して前記出力端OUTをプルア
ップする。前記プルダウンドライバー232は、前記出力
端OUTに接続され、第2出力信号S2に応答して前記出力端
OUTをプルダウンし、前記負荷感知回路210の出力COUT
1、COUT2に応答して大きさが変更され、駆動能力が変更
される。
ンが前記出力端OUTに接続されるPMOSトランジスタより
なり、第1出力信号S1に応答して前記出力端OUTをプルア
ップする。前記プルダウンドライバー232は、前記出力
端OUTに接続され、第2出力信号S2に応答して前記出力端
OUTをプルダウンし、前記負荷感知回路210の出力COUT
1、COUT2に応答して大きさが変更され、駆動能力が変更
される。
【００２３】特に、前記プルダウンドライバー232は、
前記出力端OUTに接続され、前記第2出力信号S2のみに応
答してターンオンまたはターンオフする第1プルダウン
ドライバー21と、前記出力端OUTに接続され、前記第2出
力信号S2及び前記負荷感知回路210の出力COUT1、COUT2
に応答してターンオンまたはターンオフする複数個の第
2プルダウンドライバー22、23、24とを具備する。ここ
で、前記第2プルダウンドライバー22は、前記第2出力信
号S2及び前記負荷感知回路210の出力COUT1に応答してタ
ーンオンまたはターンオフし、一方、前記第2プルダウ
ンドライバー23、24は、前記第2出力信号S2及び前記負
荷感知回路210の出力COUT2に応答してターンオンまたは
ターンオフする。ここでは、前記第2プルダウンドライ
バーが3つの場合が示されているが、必要に応じて3つ以
上になる場合もある。前記第1プルダウンドライバー21
及び第2プルダウンドライバー22、23、24の構成及び動
作は、図4で詳細に説明する。
前記出力端OUTに接続され、前記第2出力信号S2のみに応
答してターンオンまたはターンオフする第1プルダウン
ドライバー21と、前記出力端OUTに接続され、前記第2出
力信号S2及び前記負荷感知回路210の出力COUT1、COUT2
に応答してターンオンまたはターンオフする複数個の第
2プルダウンドライバー22、23、24とを具備する。ここ
で、前記第2プルダウンドライバー22は、前記第2出力信
号S2及び前記負荷感知回路210の出力COUT1に応答してタ
ーンオンまたはターンオフし、一方、前記第2プルダウ
ンドライバー23、24は、前記第2出力信号S2及び前記負
荷感知回路210の出力COUT2に応答してターンオンまたは
ターンオフする。ここでは、前記第2プルダウンドライ
バーが3つの場合が示されているが、必要に応じて3つ以
上になる場合もある。前記第1プルダウンドライバー21
及び第2プルダウンドライバー22、23、24の構成及び動
作は、図4で詳細に説明する。
【００２４】図3は、図2に示す負荷感知回路の詳細回路
図である。ここでは、相異なる容量の3つのキャパシタC
1、C2、C3を含む場合が示されている。
図である。ここでは、相異なる容量の3つのキャパシタC
1、C2、C3を含む場合が示されている。
【００２５】図3を参照すれば、前記負荷感知回路は、
第1充放電部310、第2充放電部330、第3充放電部350、第
1比較器370、及び第2比較器390を具備する。
第1充放電部310、第2充放電部330、第3充放電部350、第
1比較器370、及び第2比較器390を具備する。
【００２６】前記第1充放電部310は、第1乃至第3NMOSト
ランジスタM11、M12、M13と第1キャパシタC1を含んでな
り、第1制御信号UP及び第3制御信号SAMに応答して前記
第1キャパシタC1を所定の電圧、即ち電源供給電圧VDDで
充電した後、第2制御信号DN及び前記第3制御信号SAMに
応答して前記第1キャパシタC1に充電された電圧を所定
の時間放電する。前記第1NMOSトランジスタM11は、電源
供給電圧VDDが印加されるドレインと、第1制御信号UPが
印加されるゲート、及び前記出力端OUTに接続されるソ
ースとを有する。前記第2NMOSトランジスタM12は、前記
出力端OUTに接続されるドレインと、第2制御信号DNが印
加されるゲート、及び接地電圧VSSが印加されるソース
とを有する。前記第3NMOSトランジスタM13は、前記出力
端OUTに接続されるドレインと、第3制御信号SAMが印加
されるゲートとを有する。前記第1キャパシタC1の一端S
OUTは前記第3NMOSトランジスタM13のソースに接続さ
れ、前記第1キャパシタC1の他端は接地電圧VSSに接続さ
れる。
ランジスタM11、M12、M13と第1キャパシタC1を含んでな
り、第1制御信号UP及び第3制御信号SAMに応答して前記
第1キャパシタC1を所定の電圧、即ち電源供給電圧VDDで
充電した後、第2制御信号DN及び前記第3制御信号SAMに
応答して前記第1キャパシタC1に充電された電圧を所定
の時間放電する。前記第1NMOSトランジスタM11は、電源
供給電圧VDDが印加されるドレインと、第1制御信号UPが
印加されるゲート、及び前記出力端OUTに接続されるソ
ースとを有する。前記第2NMOSトランジスタM12は、前記
出力端OUTに接続されるドレインと、第2制御信号DNが印
加されるゲート、及び接地電圧VSSが印加されるソース
とを有する。前記第3NMOSトランジスタM13は、前記出力
端OUTに接続されるドレインと、第3制御信号SAMが印加
されるゲートとを有する。前記第1キャパシタC1の一端S
OUTは前記第3NMOSトランジスタM13のソースに接続さ
れ、前記第1キャパシタC1の他端は接地電圧VSSに接続さ
れる。
【００２７】前記第2充放電部330は、第4乃至第6NMOSト
ランジスタM31、M32、M33と第2キャパシタC2とを含んで
なり、前記第1制御信号UP及び第3制御信号SAMに応答し
て前記第2キャパシタC2を電源供給電圧VDDで充電した
後、前記第2制御信号DN及び前記第3制御信号SAMに応答
して前記第2キャパシタC2に充電された電圧を所定の時
間放電する。
ランジスタM31、M32、M33と第2キャパシタC2とを含んで
なり、前記第1制御信号UP及び第3制御信号SAMに応答し
て前記第2キャパシタC2を電源供給電圧VDDで充電した
後、前記第2制御信号DN及び前記第3制御信号SAMに応答
して前記第2キャパシタC2に充電された電圧を所定の時
間放電する。
【００２８】前記第4NMOSトランジスタM31は、電源供給
電圧VDDが印加されるドレインと、第1制御信号UPが印加
されるゲートとを有する。前記第5NMOSトランジスタM32
は、前記第4NMOSトランジスタM31のソースに接続される
ドレインと、前記第2制御信号DNが印加されるゲート、及
び接地電圧VSSが印加されるソースとを有する。前記第6
NMOSトランジスタM33は、前記第4NMOSトランジスタM31
のソースに接続されるドレインと、前記第3制御信号SAM
が印加されるゲートとを有する。前記第2キャパシタC2の
一端REF1は前記第6NMOSトランジスタM33のソースに接続
され、前記第2キャパシタC2の他端は接地電圧VSSに接続
される。
電圧VDDが印加されるドレインと、第1制御信号UPが印加
されるゲートとを有する。前記第5NMOSトランジスタM32
は、前記第4NMOSトランジスタM31のソースに接続される
ドレインと、前記第2制御信号DNが印加されるゲート、及
び接地電圧VSSが印加されるソースとを有する。前記第6
NMOSトランジスタM33は、前記第4NMOSトランジスタM31
のソースに接続されるドレインと、前記第3制御信号SAM
が印加されるゲートとを有する。前記第2キャパシタC2の
一端REF1は前記第6NMOSトランジスタM33のソースに接続
され、前記第2キャパシタC2の他端は接地電圧VSSに接続
される。
【００２９】前記第3充放電部350は、第7乃至第9NMOSト
ランジスタM51、M52、M53と第3キャパシタC3とを含んで
なり、前記第1制御信号UP及び第3制御信号SAMに応答し
て前記第3キャパシタC3を電源供給電圧VDDで充電した
後、前記第2制御信号DN及び前記第3制御信号SAMに応答
して前記第3キャパシタC3に充電された電圧を所定の時
間放電する。
ランジスタM51、M52、M53と第3キャパシタC3とを含んで
なり、前記第1制御信号UP及び第3制御信号SAMに応答し
て前記第3キャパシタC3を電源供給電圧VDDで充電した
後、前記第2制御信号DN及び前記第3制御信号SAMに応答
して前記第3キャパシタC3に充電された電圧を所定の時
間放電する。
【００３０】前記第7NMOSトランジスタM51は、電源供給
電圧VDDが印加されるドレインと、第1制御信号UPが印加
されるゲートとを有する。前記第8NMOSトランジスタM52
は、前記第7NMOSトランジスタM51のソースに接続される
ドレインと、前記第2制御信号DNが印加されるゲート、及
び接地電圧VSSが印加されるソースとを有する。前記第9
NMOSトランジスタM53は、前記第7NMOSトランジスタM51
のソースに接続されるドレインと、前記第3制御信号SAM
が印加されるゲートとを有する。前記第3キャパシタC3の
一端REF2は前記第9NMOSトランジスタM53のソースに接続
され、前記第3キャパシタC3の他端は接地電圧VSSに接続
される。
電圧VDDが印加されるドレインと、第1制御信号UPが印加
されるゲートとを有する。前記第8NMOSトランジスタM52
は、前記第7NMOSトランジスタM51のソースに接続される
ドレインと、前記第2制御信号DNが印加されるゲート、及
び接地電圧VSSが印加されるソースとを有する。前記第9
NMOSトランジスタM53は、前記第7NMOSトランジスタM51
のソースに接続されるドレインと、前記第3制御信号SAM
が印加されるゲートとを有する。前記第3キャパシタC3の
一端REF2は前記第9NMOSトランジスタM53のソースに接続
され、前記第3キャパシタC3の他端は接地電圧VSSに接続
される。
【００３１】特にここで、前記NMOSトランジスタM12、M
32、M52の大きさは同一である。また、前記第1キャパシ
タC1の容量は、前記出力端OUTの負荷キャパシタCLの容
量より十分に小さく、電荷をうまく保存できる程度の大
きさを有する。前記第2キャパシタC2の容量は、前記第3
キャパシタC3の容量より小さい。また、ここには、前記
負荷感知回路が相異なる容量の3つのキャパシタC1、C
2、C3を含む場合が示されているが、必要に応じて前記
負荷感知回路に相異なる容量の3つ以上のキャパシタを
設ければ、前記出力端OUTの多様な負荷に対処できる。
32、M52の大きさは同一である。また、前記第1キャパシ
タC1の容量は、前記出力端OUTの負荷キャパシタCLの容
量より十分に小さく、電荷をうまく保存できる程度の大
きさを有する。前記第2キャパシタC2の容量は、前記第3
キャパシタC3の容量より小さい。また、ここには、前記
負荷感知回路が相異なる容量の3つのキャパシタC1、C
2、C3を含む場合が示されているが、必要に応じて前記
負荷感知回路に相異なる容量の3つ以上のキャパシタを
設ければ、前記出力端OUTの多様な負荷に対処できる。
【００３２】前記第1比較器370は、前記所定の時間放電
した後に、前記第1キャパシタC1に充電されている最終
電圧、即ち前記第1キャパシタC1の一端SOUTの電圧と、
前記第2キャパシタC2に充電されている最終電圧、即ち
前記第2キャパシタC2の一端REF1の電圧とを比較して、
その比較結果のCOUT1を前記バッファ部230のプルダウン
ドライバー232に出力する。前記第2比較器390は、前記
所定の時間放電した後に、前記第1キャパシタC1に充電
されている最終電圧、即ち前記第1キャパシタC1の一端S
OUTの電圧と、前記第3キャパシタC3に充電されている最
終電圧、即ち前記第3キャパシタC3の一端REF2の電圧と
を比較して、その比較結果のCOUT2を前記バッファ部230
のプルダウンドライバー232に出力する。
した後に、前記第1キャパシタC1に充電されている最終
電圧、即ち前記第1キャパシタC1の一端SOUTの電圧と、
前記第2キャパシタC2に充電されている最終電圧、即ち
前記第2キャパシタC2の一端REF1の電圧とを比較して、
その比較結果のCOUT1を前記バッファ部230のプルダウン
ドライバー232に出力する。前記第2比較器390は、前記
所定の時間放電した後に、前記第1キャパシタC1に充電
されている最終電圧、即ち前記第1キャパシタC1の一端S
OUTの電圧と、前記第3キャパシタC3に充電されている最
終電圧、即ち前記第3キャパシタC3の一端REF2の電圧と
を比較して、その比較結果のCOUT2を前記バッファ部230
のプルダウンドライバー232に出力する。
【００３３】図4は、図2に示す第1及び第2プルダウンド
ライバーの詳細回路図である。
ライバーの詳細回路図である。
【００３４】図4を参照すれば、前記プルダウンドライ
バーは、第1入力信号dとして図2に示した前記第2出力信
号S2を受信し、第2入力信号cとして前記負荷感知回路21
0の出力COUT1または出力COUT2を受信するNORゲート410
と、前記出力端OUTと接地VSSとの間に並列連結され、ゲ
ートには前記NORゲート410の出力が印加される複数個の
プルダウントランジスタMD1、MD2、MD3とを具備する。
ここでは、プルダウントランジスタが3つの場合が示さ
れているが、必要に応じて3つ以上からなる場合もあ
る。また、必要に応じて前記NORゲート410の出力と前記
プルダウントランジスタMD2のゲートとの間に遅延器430
が接続でき、前記遅延器430の出力と前記プルダウント
ランジスタMD3のゲートとの間に遅延器450が接続でき
る。この場合、前記遅延器430、450は駆動電流の増加／
減少の傾斜を小さくする役割をする。
バーは、第1入力信号dとして図2に示した前記第2出力信
号S2を受信し、第2入力信号cとして前記負荷感知回路21
0の出力COUT1または出力COUT2を受信するNORゲート410
と、前記出力端OUTと接地VSSとの間に並列連結され、ゲ
ートには前記NORゲート410の出力が印加される複数個の
プルダウントランジスタMD1、MD2、MD3とを具備する。
ここでは、プルダウントランジスタが3つの場合が示さ
れているが、必要に応じて3つ以上からなる場合もあ
る。また、必要に応じて前記NORゲート410の出力と前記
プルダウントランジスタMD2のゲートとの間に遅延器430
が接続でき、前記遅延器430の出力と前記プルダウント
ランジスタMD3のゲートとの間に遅延器450が接続でき
る。この場合、前記遅延器430、450は駆動電流の増加／
減少の傾斜を小さくする役割をする。
【００３５】図5は、本実施の形態に係る出力バッファ
の動作タイミング図である。
の動作タイミング図である。
【００３６】図5の動作タイミング図を参照して、本実
施の形態に係る出力バッファの動作を詳細に説明する。
施の形態に係る出力バッファの動作を詳細に説明する。
【００３７】半導体装置の動作初期に内部あるいは外部
で発生するリセット信号RESETが論理"ハイ"になれば、
これにより第1制御信号UPが論理"ハイ"になって、図3に
示した負荷感知回路のNMOSトランジスタM11、M31、M51
がターンオンする。またこの時、第3制御信号SAMが論
理"ハイ"になって、前記負荷感知回路のNMOSトランジス
タM13、M33、M53がターンオンする。これにより、前記
負荷感知回路の第1乃至第3キャパシタC1、C2、C3が電源
供給電圧VDDにより充電される。
で発生するリセット信号RESETが論理"ハイ"になれば、
これにより第1制御信号UPが論理"ハイ"になって、図3に
示した負荷感知回路のNMOSトランジスタM11、M31、M51
がターンオンする。またこの時、第3制御信号SAMが論
理"ハイ"になって、前記負荷感知回路のNMOSトランジス
タM13、M33、M53がターンオンする。これにより、前記
負荷感知回路の第1乃至第3キャパシタC1、C2、C3が電源
供給電圧VDDにより充電される。
【００３８】その後、前記第1制御信号UPが論理"ロー"
になり第2制御信号DNが論理"ハイ"になって、前記負荷
感知回路のNMOSトランジスタM11、M31、M51がターンオフ
しNMOSトランジスタM12、M32、M52がターンオンする。
これにより、前記第1乃至第3キャパシタC1、C2、C3は所
定の時間ts、即ち前記第3制御信号SAMが論理"ロー"にな
るまでの間放電する。前記第3制御信号SAMが論理"ロー"
になった後は、前記第1乃至第3キャパシタC1、C2、C3は
放電を止めて電荷を保存し、前記第1乃至第3キャパシタ
C1、C2、C3の一端SOUT、REF1、REF2には所定の電圧が維
持される。前記第1キャパシタC1は前記出力端OUTの負荷
キャパシタCLと並列連結されているので、前記第1キャ
パシタC1の充放電は前記負荷キャパシタCLの充放電と共
になされる。
になり第2制御信号DNが論理"ハイ"になって、前記負荷
感知回路のNMOSトランジスタM11、M31、M51がターンオフ
しNMOSトランジスタM12、M32、M52がターンオンする。
これにより、前記第1乃至第3キャパシタC1、C2、C3は所
定の時間ts、即ち前記第3制御信号SAMが論理"ロー"にな
るまでの間放電する。前記第3制御信号SAMが論理"ロー"
になった後は、前記第1乃至第3キャパシタC1、C2、C3は
放電を止めて電荷を保存し、前記第1乃至第3キャパシタ
C1、C2、C3の一端SOUT、REF1、REF2には所定の電圧が維
持される。前記第1キャパシタC1は前記出力端OUTの負荷
キャパシタCLと並列連結されているので、前記第1キャ
パシタC1の充放電は前記負荷キャパシタCLの充放電と共
になされる。
【００３９】この時、前記出力端OUTの負荷キャパシタC
Lの容量値（実際には第1キャパシタC1との和であるが、
上述のように十分に小さいので無視できる）が前記第2
キャパシタC2の容量値より小さな場合には、前記第1キ
ャパシタC1の一端SOUTの電圧は前記第2キャパシタC2の
一端REF1の電圧より小さくなる。また、前記第2キャパ
シタC2の容量は前記第3キャパシタC3の容量より小さい
ので、前記第1キャパシタC1の一端SOUTの電圧は前記第3
キャパシタC3の一端REF2の電圧より小さくなる。これに
より、前記第1比較器370の出力COUT1及び前記第2比較器
390の出力COUT2は共に論理"ハイ"になる。その結果、図
2に示した第2プルダウンドライバー22、23、24が常にタ
ーンオフする。即ち、第2プルダウンドライバー22、2
3、24のプルダウントランジスタMDが全てターンオフす
る。従って、前記出力端OUTの負荷キャパシタCLの容量
値が前記第2キャパシタC2の容量値より小さな場合に
は、本実施の形態に係る出力バッファの駆動能力は、図
2に示した第1プルダウンドライバー21により決まる。
Lの容量値（実際には第1キャパシタC1との和であるが、
上述のように十分に小さいので無視できる）が前記第2
キャパシタC2の容量値より小さな場合には、前記第1キ
ャパシタC1の一端SOUTの電圧は前記第2キャパシタC2の
一端REF1の電圧より小さくなる。また、前記第2キャパ
シタC2の容量は前記第3キャパシタC3の容量より小さい
ので、前記第1キャパシタC1の一端SOUTの電圧は前記第3
キャパシタC3の一端REF2の電圧より小さくなる。これに
より、前記第1比較器370の出力COUT1及び前記第2比較器
390の出力COUT2は共に論理"ハイ"になる。その結果、図
2に示した第2プルダウンドライバー22、23、24が常にタ
ーンオフする。即ち、第2プルダウンドライバー22、2
3、24のプルダウントランジスタMDが全てターンオフす
る。従って、前記出力端OUTの負荷キャパシタCLの容量
値が前記第2キャパシタC2の容量値より小さな場合に
は、本実施の形態に係る出力バッファの駆動能力は、図
2に示した第1プルダウンドライバー21により決まる。
【００４０】前記出力端OUTの負荷キャパシタCLの値が
前記第2キャパシタC2の値より大きく前記第3キャパシタ
C3の値より小さな場合には、前記第1キャパシタC1の一
端SOUTの電圧は前記第2キャパシタC2の一端REF1の電圧
より大きくなり、前記第3キャパシタC3の一端REF2の電
圧より小さくなる。これにより、前記第1比較器370の出
力COUT1は論理"ロー"になり前記第2比較器390の出力COU
T2は論理"ハイ"になる。その結果、図2に示した第2プル
ダウンドライバー23、24が常にターンオフする。即ち、
第2プルダウンドライバー23、24のプルダウントランジ
スタMDが全てターンオフする。従って、前記出力端OUT
の負荷キャパシタCLの値が前記第2キャパシタC2の値よ
り大きく前記第3キャパシタC3の値より小さな場合に
は、本実施の形態に係る出力バッファの駆動能力は、図
2に示した第1プルダウンドライバー21及び第2プルダウ
ンドライバー22により決まる。
前記第2キャパシタC2の値より大きく前記第3キャパシタ
C3の値より小さな場合には、前記第1キャパシタC1の一
端SOUTの電圧は前記第2キャパシタC2の一端REF1の電圧
より大きくなり、前記第3キャパシタC3の一端REF2の電
圧より小さくなる。これにより、前記第1比較器370の出
力COUT1は論理"ロー"になり前記第2比較器390の出力COU
T2は論理"ハイ"になる。その結果、図2に示した第2プル
ダウンドライバー23、24が常にターンオフする。即ち、
第2プルダウンドライバー23、24のプルダウントランジ
スタMDが全てターンオフする。従って、前記出力端OUT
の負荷キャパシタCLの値が前記第2キャパシタC2の値よ
り大きく前記第3キャパシタC3の値より小さな場合に
は、本実施の形態に係る出力バッファの駆動能力は、図
2に示した第1プルダウンドライバー21及び第2プルダウ
ンドライバー22により決まる。
【００４１】前記出力端OUTの負荷キャパシタCLの値が
前記第3キャパシタC3の値より大きい場合には、前記第1
キャパシタC1の一端SOUTの電圧は前記第2キャパシタC2
の一端REF1の電圧及び前記第3キャパシタC3の一端REF2
の電圧より大きくなる。これにより、前記第1比較器370
の出力COUT1及び前記第2比較器390の出力COUT2は共に論
理"ロー"になる。その結果、図2に示した第2プルダウン
ドライバー22、23、24は、前記第2出力信号S2のみに応
答してターンオンまたはターンオフする。従って、前記
出力端OUTの負荷キャパシタCLの値が前記第3キャパシタ
C3の値より大きい場合には、本実施の形態に係る出力バ
ッファの駆動能力は、図2に示した第1プルダウンドライ
バー21及び第2プルダウンドライバー22、23、24により
決まる。
前記第3キャパシタC3の値より大きい場合には、前記第1
キャパシタC1の一端SOUTの電圧は前記第2キャパシタC2
の一端REF1の電圧及び前記第3キャパシタC3の一端REF2
の電圧より大きくなる。これにより、前記第1比較器370
の出力COUT1及び前記第2比較器390の出力COUT2は共に論
理"ロー"になる。その結果、図2に示した第2プルダウン
ドライバー22、23、24は、前記第2出力信号S2のみに応
答してターンオンまたはターンオフする。従って、前記
出力端OUTの負荷キャパシタCLの値が前記第3キャパシタ
C3の値より大きい場合には、本実施の形態に係る出力バ
ッファの駆動能力は、図2に示した第1プルダウンドライ
バー21及び第2プルダウンドライバー22、23、24により
決まる。
【００４２】前述したように、本実施の形態に係る出力
バッファは、外部負荷条件、即ち出力端の負荷を感知し
て自ら電流駆動能力が調節できる長所がある。よって、
出力端の負荷の大きさにより電流駆動能力が適切に調節
されるので、出力バッファの動作電流の変化(di/dt)が
減少して雑音が減る長所がある。
バッファは、外部負荷条件、即ち出力端の負荷を感知し
て自ら電流駆動能力が調節できる長所がある。よって、
出力端の負荷の大きさにより電流駆動能力が適切に調節
されるので、出力バッファの動作電流の変化(di/dt)が
減少して雑音が減る長所がある。
【００４３】以下に、本実施の形態の図２の出力バッフ
ァの具体例による接地雑音の測定結果を、従来の出力バ
ッファの測定結果と比較して示す。ここでは、第1キャ
パシタC1の容量を1pF、第2キャパシタC2の容量を2.5p
F、第3キャパシタC3の容量を5pFとし、接地雑音として
は、図１及び図２のそれぞれの出力バッファが形成され
た半導体装置をパッケージングして、パッケージの接地
ピンの両端の電圧を測定した。
ァの具体例による接地雑音の測定結果を、従来の出力バ
ッファの測定結果と比較して示す。ここでは、第1キャ
パシタC1の容量を1pF、第2キャパシタC2の容量を2.5p
F、第3キャパシタC3の容量を5pFとし、接地雑音として
は、図１及び図２のそれぞれの出力バッファが形成され
た半導体装置をパッケージングして、パッケージの接地
ピンの両端の電圧を測定した。
【００４４】図6Aは、出力端の負荷が10PFの時の、図1
に示した従来の出力バッファの接地VSS雑音に対する測
定波形図であり、図6Bは、出力端の負荷が10PFの時の、
図2に示した本実施の形態に係る出力バッファの接地VSS
雑音に対する測定波形図である。
に示した従来の出力バッファの接地VSS雑音に対する測
定波形図であり、図6Bは、出力端の負荷が10PFの時の、
図2に示した本実施の形態に係る出力バッファの接地VSS
雑音に対する測定波形図である。
【００４５】図7Aは、出力端の負荷が100PFの時の、図1
に示した従来の出力バッファの接地雑音に対する測定波
形図であり、図7Bは、出力端の負荷が100PFの時の、図2
に示した本実施の形態に係る出力バッファの接地雑音に
対する測定波形図である。
に示した従来の出力バッファの接地雑音に対する測定波
形図であり、図7Bは、出力端の負荷が100PFの時の、図2
に示した本実施の形態に係る出力バッファの接地雑音に
対する測定波形図である。
【００４６】前記測定波形図を調べると、同じ負荷条件
において本実施の形態に係る出力バッファの接地雑音が
従来の技術に比べて非常に小さなことが分かる。
において本実施の形態に係る出力バッファの接地雑音が
従来の技術に比べて非常に小さなことが分かる。
【００４７】以上のように、本発明を一実施の形態例を
挙げて限定的に説明したが、これに限らず、本発明の思
想の範囲内で当該分野の通常の知識を有する者によって
本願発明に対する各種変形が可能である。
挙げて限定的に説明したが、これに限らず、本発明の思
想の範囲内で当該分野の通常の知識を有する者によって
本願発明に対する各種変形が可能である。
【００４８】
【発明の効果】前述したように、本発明に係る出力バッ
ファは、外部負荷条件、即ち出力端の負荷を感知して自
ら電流駆動能力が調節できる長所がある。よって、出力
端の負荷の大きさにより電流駆動能力が適切に調節され
るので、出力バッファの動作電流の変化(di/dt)が減少
して雑音が減る長所がある。
ファは、外部負荷条件、即ち出力端の負荷を感知して自
ら電流駆動能力が調節できる長所がある。よって、出力
端の負荷の大きさにより電流駆動能力が適切に調節され
るので、出力バッファの動作電流の変化(di/dt)が減少
して雑音が減る長所がある。
【図1】従来の出力バッファの回路図である。
【図2】本実施の形態に係る出力バッファの回路図であ
る。
る。
【図3】図2に示す負荷感知回路の詳細回路図である。
【図4】図2に示す第1及び第2プルダウンドライバーの詳
細回路図である。
細回路図である。
【図5】本実施の形態に係る出力バッファの動作タイミ
ング図である。
ング図である。
【図6A】出力端の負荷が10PFの時の、図1に示す従来の
出力バッファの接地(VSS)雑音に対する測定波形図であ
る。
出力バッファの接地(VSS)雑音に対する測定波形図であ
る。
【図6B】出力端の負荷が10PFの時の、図2に示す本実施
の形態に係る出力バッファの接地(VSS)雑音に対する測
定波形図である。
の形態に係る出力バッファの接地(VSS)雑音に対する測
定波形図である。
【図7A】出力端の負荷が100PFの時の、図1に示す従来の
出力バッファの接地(VSS)雑音に対する測定波形図であ
る。
出力バッファの接地(VSS)雑音に対する測定波形図であ
る。
【図7B】出力端の負荷が100PFの時の、図2に示す本実施
の形態に係る出力バッファの接地(VSS)雑音に対する測
定波形図である。
の形態に係る出力バッファの接地(VSS)雑音に対する測
定波形図である。
21 第1プルダウンドライバー 22、23、24 第2プルダウンドライバー 210 負荷感知回路 230 バッファ回路 231 プルアップドライバー 232 プルダウンドライバー 233 NORゲート 234、235 インバータ 236 NANDゲート DB 出力データ EN イネーブル信号 OUT 出力端 UP、DN 第1、第2制御信号 COUT1、COUT2 出力 S1、S2 第1、第2出力信号
Claims (13)
- 【請求項1】 外部のバスラインに連結される出力端の
負荷を感知する負荷感知回路と、 前記負荷感知回路の出力に応答して、ドライバーの電流
容量の大きさが変更され駆動能力が変更されるバッファ
回路とを具備することを特徴とする半導体装置の出力バ
ッファ。 - 【請求項2】 前記負荷感知回路は、 前記出力端の負荷キャパシタと相異なる容量の複数個の
キャパシタを含み、前記キャパシタを所定の電圧で充電
した後、この充電された電圧を所定の時間放電し、放電
後の前記キャパシタの最終電圧をお互いに比較して、そ
の比較結果を前記バッファ回路に出力する手段を具備す
ることを特徴とする請求項1に記載の半導体装置の出力
バッファ。 - 【請求項3】 前記負荷感知回路は、 前記出力端に接続される第1キャパシタを含み、前記第1
キャパシタを所定の電圧で充電した後、前記第1キャパ
シタに充電された電圧を所定の時間放電する第1充放電
部と、 第2キャパシタを含み、前記第2キャパシタを前記所定の
電圧で充電した後、前記第2キャパシタに充電された電
圧を前記所定の時間放電する第2充放電部と、 第3キャパシタを含み、前記第3キャパシタを前記所定の
電圧で充電した後、前記第3キャパシタに充電された電
圧を前記所定の時間放電する第3充放電部と、 前記所定の時間後に前記第1キャパシタに充電された最
終電圧と前記第2キャパシタに充電された最終電圧とを
比較して、その比較結果を前記バッファ回路に出力する
第1比較器と、 前記所定の時間後に前記第1キャパシタに充電された最
終電圧と前記第3キャパシタに充電された最終電圧とを
比較して、その比較結果を前記バッファ回路に出力する
第2比較器とを具備することを特徴とする請求項1に記載
の半導体装置の出力バッファ。 - 【請求項4】 前記第1キャパシタの容量は、前記出力端
の負荷キャパシタの容量より小さなことを特徴とする請
求項3に記載の半導体装置の出力バッファ。 - 【請求項5】 前記第2キャパシタの容量は、前記第3キ
ャパシタの容量より小さなことを特徴とする請求項3に
記載の半導体装置の出力バッファ。 - 【請求項6】 前記第1充放電部は、 前記所定の電圧が印加されるドレイン、第1制御信号が
印加されるゲート、前記出力端に接続されるソースを有
する第1NMOSトランジスタと、 前記出力端に接続されるドレイン、第2制御信号が印加
されるゲート、接地電圧が印加されるソースを有する第2
NMOSトランジスタと、 前記出力端に接続されるドレイン、第3制御信号が印加
されるゲートを有する第3NMOSトランジスタとをさらに
具備し、 前記第1キャパシタは、一端が前記第3NMOSトランジスタ
のソースに接続され他端が接地電圧に接続されることを
特徴とする請求項3に記載の半導体装置の出力バッフ
ァ。 - 【請求項7】 前記第2充放電部は、 前記所定の電圧が印加されるドレイン、第1制御信号が
印加されるゲートを有する第4NMOSトランジスタと、 前記第4NMOSトランジスタのソースに接続されるドレイ
ン、第2制御信号が印加されるゲート、接地電圧が印加さ
れるソースを有する第5NMOSトランジスタと、 前記第4NMOSトランジスタのソースに接続されるドレイ
ン、第3制御信号が印加されるゲートを有する第6NMOSト
ランジスタとをさらに具備し、 前記第2キャパシタは、一端が前記第6NMOSトランジスタ
のソースに接続され他端が接地電圧に接続されることを
特徴とする請求項3に記載の半導体装置の出力バッフ
ァ。 - 【請求項8】 前記第3充放電部は、 前記所定の電圧が印加されるドレイン、第1制御信号が
印加されるゲートを有する第7NMOSトランジスタと、 前記第7NMOSトランジスタのソースに接続されるドレイ
ン、第2制御信号が印加されるゲート、接地電圧が印加さ
れるソースを有する第8NMOSトランジスタと、 前記第7NMOSトランジスタのソースに接続されるドレイ
ン、第3制御信号が印加されるゲートを有する第9NMOSト
ランジスタとをさらに具備し、 前記第3キャパシタは、一端が前記第9NMOSトランジスタ
のソースに接続され他端が接地電圧に接続されることを
特徴とする請求項3に記載の半導体装置の出力バッフ
ァ。 - 【請求項9】 前記バッファ回路は、 前記出力端に接続され、第1出力信号に応答して前記出
力端をプルアップするプルアップドライバーと、 前記出力端に接続され、第2出力信号に応答して前記出
力端をプルダウンし、前記負荷感知回路の出力に応答し
て電流容量の大きさが変更され駆動能力が変更されるプ
ルダウンドライバーとを具備することを特徴とする請求
項1に記載の半導体装置の出力バッファ。 - 【請求項10】 前記プルダウンドライバーは、 前記出力端に接続され、前記第2出力信号のみに応答し
てターンオンまたはターンオフする第1プルダウンドラ
イバーと、 前記出力端に接続され、前記第2出力信号及び前記負荷
感知回路の出力に応答してターンオンまたはターンオフ
する複数個の第2プルダウンドライバーとを具備するこ
とを特徴とする請求項9に記載の半導体装置の出力バッ
ファ。 - 【請求項11】 前記第1プルダウンドライバーは、 前記出力端と接地との間に並列連結され、ゲートには前
記第2出力信号が印加される複数個のプルダウントラン
ジスタを具備することを特徴とする請求項10に記載の半
導体装置の出力バッファ。 - 【請求項12】 前記第2プルダウンドライバーは、 前記出力端と接地との間に並列連結され、ゲートには前
記第2出力信号及び前記負荷感知回路の出力が論理組合
された信号が印加される複数個のプルダウントランジス
タを具備することを特徴とする請求項10に記載の半導体
装置の出力バッファ。 - 【請求項13】 外部のバスラインに出力バッファの出力
端を介して連結される半導体装置であって、 前記出力バッファが、 外部のバスラインに連結される出力端の負荷を感知する
負荷感知回路と、 前記負荷感知回路の出力に応答して、ドライバーの電流
容量の大きさが変更され駆動能力が変更されるバッファ
回路とを具備することを特徴とする半導体装置。
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