TWM246895U - Load adaptive low noise output buffer - Google Patents
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Description
M246895 捌、新型說明: 【新型所屬之技術領域】 本創作係有關於-種半導體裝置之輪 一種負載適應低雜訊輸出緩衝器。 ,’ ° ,寺別是 【先前技術】 為了驅動輸出埠之大負载電容 度,半導體裝置的輪出例曰疋輸出速 輸出㈣.的電路圖。根據,,此傳統輸出緩衝器包含拉 上1£動益U1,下拉驅動器112,和邏輯閘113至117。此拉 上驅動器⑴連接到輸出師υτ),其連接到外部匯流排, «邏輯閘極U4輸出訊號拉上輸出埠(_)。此下拉驅動 為112連接到輸出埠_Τ),根據邏輯閘117輸出訊號下拉輸 出埠(謝)。這此下拉驅動器U2相當大。驅動能力 驅動器112之大小。 所以’於傳統輸出緩衝器,這操作電流變化率(di/dt)是重 要的由於連接至輸出埠(〇υτ)之絞合電線與包裝之寄生電 感,操作電流之變化產生噪音。結果,此雜訊結合負載電 谷產生之雜訊,於是振動輸出訊號的波形。因此,輸出速 度降低。當雜訊值超過輸出緩衝器邊際,產生錯誤開關, 造成半導體裝置操作錯誤。 在用多位7L半導體記憶裝置加寬頻寬時,由於同時的開 關雜讯,上面的問題變成更加嚴重。所以,必須減少這噪 音的大小,而其關係到輸出緩衝器的開關速度,換句話說, 必須減少di/dt的最大值。
O:\57\57747 DOC M246895 解決上面的問題的第i種方法{由Miyaji於電機電子工程 協會固態電路卷24,1213_1217頁,在胸年1〇月所報告, 標題為”動態位元線負載之25奈秒4百萬位元互補金氧半導 體靜態記憶體”。第i種方法於起始階段,低電壓被連接到 輸出緩衝器之N通路金氧半導體電晶體閘極,而電源電壓在 -確定時間後連接上。第2種方法是由Senthmathan於電機電 子工程工程協會固態電路卷28,1383_1388頁,在1993年12 月所報告’標題為”應用特定互補金氧半導體輸出驅動電流 設計技巧以減少同時開關雜訊”。在第2種方法,輸出緩衝 器的N通路金氧半導體電晶體與p通路金氧半導體電晶體包 含平行連接之N電晶體,且打開個別電晶體的時間被控制。 第3種方法是由Fuman^電機電子卫程卫程協會固態電路 卷19,爆310頁,在1994年3月所報告,標題為,,4Mx_ 態記憶體自我回復Vpp產生器之可調整輸出驅動器”。於第3 種方法’輸出緩衝器之輸出電流,根據負載狀況的輸出, 經由指定慢的模式和快的模式從外面控制。 / ^敘述於第1與第2種方法,驅動匯流排,其輸出的緩 衝為在連接到輸出埠的情況下,不可能預先知道匯流排負 載的狀况。當如第3種方法所述從外面指定負載狀況時,兩 要附加的接腳。 而 【新型内容】 為解決上面的問題’本創作的目標為提供一個負載適應 低雜訊輸出緩衝器,其電流驅動能力藉偵測外在: 況,也就是說輸出痒之負載,而自我控制。 、戟狀
O:\57\57747 DOC M246895 由此,為達成以上目標’提供半導體裝置之輸出緩衝器, 包含一負載偵測電路以偵測連接至外部匯流排之輸出埠之 2載,及一緩衝器電路,其反應負載偵測電路輸出之驅動 月匕力,隨驅動器大小改變。 負載偵測電路包含第丨至第3充放電部份及第丨和第2比較 °。。第1充放電部份包含連接到輸出埠之第丨電容器,以預 =電壓為第1電容器充電,並以預定時間為第】電容器放 電。第2充放電部份包含第2電容器,以預定電壓為第2電容 器充電,並以預定時間為第2電容器放電。第3充放電部份 t含第3電容器,以預定電壓為第3電容器充電,並以預定 =間為第3電容器放電。第Ub較器在預定時間後比較於這 弟1電容器之最後電壓與第2電容器之最後電壓,並輸出結 果到緩衝器電路。第2比較器在預定時間後比較於這第工電 合為之最後電壓與第3電容器之最後電壓,並輸出結果到緩 衝器電路。 、 第1電容器的容量是少於輸出埠負載電容器之容量。第2 電容器的容量是少於第3電容器的容量。 負載偵測電路能包含多達四個充放電部份與三個比較 器。 緩衝器電路包含一個拉上極動器及一個下拉驅動器。連 至輸出埠之拉上驅動器反應第丨輸出訊號而拉上輸出埠。連 至輸出埠之下拉驅動器反應第2輸出訊號而下拉輸出蟑,其 輸出埠之驅動能力反應負載偵測電路之輸出而改變大小。 下拉驅動器包含連至輸出琿之第1下拉驅_,僅對第2
〇 V57\57747 DOC M246895 輪出訊號反應而開關;並包 動器,對第2輸出訊號和 &出埠之第2下拉驅 所以,根據本創作,二:路之輸出反應而開關。 ;輸出緩衝器之電流弓區办 測外在負載狀況,也就是1…電“£動此力由谓 既然電流《能力載,㈣在控制。 力根據輪出淳負載的大小適當的控制,於 出緩衝器的操作電产的銳 輸 少。 f“的文化率dl_減少因此,雜訊被減 【實施方式】 下文中’本創作之較佳具體實證例將參考附圖而詳述。 參考圖2,根據本創作輪出緩衝器包含負載谓測電路㈣ 和緩衝器電路230。參考數__分別意指輸出資料盘 對輸出緩衝器的致能訊號。 這負載傾測電路21〇<貞測連接到外在匯流排輸出埠〇υτ 的負載,其反應第1和第2控制訊號UP*Dn。緩衝器電路23〇 反應負載偵測電路210之輸出C0UT1* c〇UT2,而改變驅動 器的大小。因此,驅動能力改變了。 負載偵測電路210包括數個電容器,其容量不同於輸出埠 OUT的負載電容器的容量,及數個藉預定電壓充電及以預 定時間為電容器放電的裝置,並在充電之後比較彼此電容 器的最後電壓,輸出比較結果COUT1和COUT2到緩衝器電 路23〇。負載偵測電路210的結構和操作將會在圖3描述。 緩衝器電路230包括拉上驅動器231,下拉驅動器232, 邏輯閘,也就是,,,反或,’閘(NOR)233 和,,反及,,閘 (NAND)236,和反相器 234和 23 5。
O:\57\57747.DOC M246895 拉上驅動器23 1包含P通路金氧半導體電晶體,其集極接 · 到輸出埠OUT,並反應第1輸出訊號81拉上輸出琿〇υτ。連 接到輸出埠OUT的下拉驅動器232反應第2輸出訊號幻,將 輸出埠out下拉。下拉驅動器的大小反應負載偵測電路21〇 的輸出COUT1和COUT2而改變。因此,驅動能力改變。 下拉驅動器232包括連接到輸出埠〇υτ的第i下拉驅動器 2 1,並只對第2輸出訊號S2反應而開關,並包含數個連接到 輸出埠OUT的第2下拉驅動器22,23,和24,其對第2輸出 春 汛號S2和負載偵測電路21〇的輸出c〇UT1*c〇UT2反應而 開關。第2下拉驅動器22對第2輸出訊號S2和負載偵測電路 210的輸出COUT1反應而開關。第2下拉驅動器23和24對第2 輸出訊號S2和負載偵測電路21〇的輸出c〇ut2反應而開 關。此處,第2下拉驅動器有3個。然而,能提供超過三個 下拉驅動器。第1下拉驅動器21和第2下拉驅動器22 , 23, 和24的結構和操作將會圖4詳述。 圖3顯示圖2負載偵測電路21〇的詳細電路圖。此處,三個 · 電容器Cl,C2,和C3有不同的容量。 參考圖3 ,負載偵測電路包括第!充放電單位31〇,第2充 放電單位330 ’第3充放電單位350,第1比較器370,和第2 比較器390。 第1充放電單位310包含第1到第3N通路金氧半導體電晶 體,Mil,M12, M13,和第1電容器C1,藉預定電壓充電第 1電谷器C1 ’其電壓也就是反應第1個控制信號up和第3控制 信號SAM的電源電壓VDD,並以預定時間放電第i電容器
O:\57\57747.DOC M246895 C1,其反應第2電壓訊號DN和第3控制信號SAM。 第1N通路金氧半導體電晶體μ 11包括連接至電源供應電 壓之集極,連接第丨控制信號UP的閘極,和連接到輸出璋 OUT的源極。第2N通路金氧半導體電晶體M12包括連接到 輸出埠OUT之集極,連接第2控制信號DN的閘極,和連接至 接地電壓VSS的源極。第3N通路金氧半導體電晶體M13包括 連接到輸出埠OUT之集極,連接到第3控制信號SAM的閘 極,和連接到接地電壓vss的源極。第1電容器ci的一端 SOUT連接至第3N通路金屬氧化半導體M13的源極,另一端 連接至接地電壓VSS。 第2充放電單位330,包含第4至第6N通路金氧半導體電晶 體M3卜M32,和M33,和第2電容器C2,反應第丨控制信號 UP和第3控制信號SAM,以電源電壓VDD對第2電容器充 電,並反應第2控制信號dn和第3控制信號SAM,以預定時 間對第2電容器C2放電。 第4N通路金氧半導體電晶體M31包括連接至電源電壓 VDD的集極,和連接至第丨控制信號1;]?的閘極。第5n通路 金氧半導體電晶體M32包括連接到第4N通路金氧半導體電 晶體M31源極的集極,連接到第2控制信號〇1^的閘極,和連 接到接地電麼VSS的源極。第6個N通路金氧半導體電晶體 M33包括連接到第4N通路金氧半導體電晶體M3丨源極的集 極,連接到第3控制信號SAM的閘極。第2電容器c2的一端 REF1連接到第6N通路金氧半導體電晶體的源極,第2 電容器C2的另一端接到接地電壓vSS。
0\57\57747.DOC -10- M246895 第3充電放電單位350,包含第7至第9N通路金氧半導體電 晶體M51,M52,和M53,和第3電容器C3,反應第}控制信 嬈UP和第3控制信號SAM,以電源電壓VDD對第3電容器C3 充電,並反應第2控制信號DN和第3控制信號SAM,以預定 時間對第3電容器C3放電。 第7N通路金氧半導體電晶體M51包括連接到電源電壓 VDD的集極,和連接到第丨控制信號1^的閘極。第8n通路 金氧半導體電晶體M52包括被連接到第7^^通路金氧半導體 電晶體M51源極的集極,連接到第2控制信號DN的閘極,和 連接到接地電壓VSS的源極。第9N通路金氧半導體電晶體 M53包括連接到第7N通路金氧半導體電晶體M51源極的集 極’和連接到第3控制信號SAM的閘極。第3電容器C3的一 端REF2連接到第N通路金氧半導體電晶體M53的源極,而第 3電容器C3的另一端連接到接地電壓vss。 N通路金氧半導體電晶體]^12, M32,和M52的大小相同。 第1電容器ci的容量比輸出埠〇υτ的負載電容器CL的容量 更小。第1電容器的大小足以保持電荷。第2電容器C2的容 量小於第3電容器C3的容量。在這裡,負載偵測電路21〇包 括三個不同容量的電容器C1,C2,和C3。然而,可藉提供 多於三個不同容量的電容器予負載偵測電路21〇,以應付輸 出埠的各種不同負載。 第1比較器370比較第1電容器C1的最後電壓,也就是,第 1電容器C1的一端sou丁電壓,和第2電容器C2的最後的電 壓,也就是,第2電容器的一端REF1的電壓,並輸出結果 O:\57\57747 DOC -11 - M246895 C0UT1到緩衝器單位23〇的下拉驅動器232。第2比較器39〇 比較第1電容器C 1在執行預定的時間的充電後的最後電 壓,也就是,第1電容器C1一端SOUT的電壓,與第3電容器 C3的最後電壓,也就是,第3電容器c3 一端reF2的電壓, 並輸出結果C0UT2到緩衝器單位230的下拉驅動器232。 圖4是圖2所示下拉驅動器之一的詳細電路圖。 參考圖4,下拉驅動器包括”反或”閘41〇,用以接收顯示在 圖2的第2輸出訊號S2,當做第1輸入信號d,並接收負載偵 測電路210的輸出COUTUtc〇UT2,當做第2輸入信號。,並 包括數個下拉電晶體MD1,MD2,和MD3並聯於輸出埠out 和接地VSS之間,”反或”閘410的輸出連接至各閘極。在這 裡,下拉電晶體的數目是三。然而,能提供多於三個的下 拉電晶體。延遲器4 3 〇能連接於”反或”閘4 i 〇的輸出和下拉電 晶體MD2的閘極之間。延遲器45〇能連接於,,延遲器々如的 輸出和下拉電晶體MD3的閘極之間。在這情況,延遲器43〇 和4 5 0將驅動電流的斜度減到最少。 圖5疋日丁序圖,顯示根據本創作輸出緩衝器的操作。根據 本創作輸出緩衝器的操作將會參考圖5的時序圖詳述。 當外部或内部產生的復置訊號RESET在半導體裝置的起 使操作階段變成邏輯”高”,第!控制信號^^變成邏輯"高,,。 因此,圖3所示負載偵測電路之N通路金氧 .賴,和M51被打開。此時,第3控制信號二= 邏輯、”。因此’<貞測電路之轉路金氧半導體電晶體心, M33 ,和M53被打開。因此,第丨至第 乐i芏弟j員載偵測電路的電
0\57\57747.DOC -12- M246895 谷器Cl ’ C2,和C3被電源電壓VDD充電。 。第^控制信號UP變成邏輯”低”,且第2控制信號1)1^變成邏 輯n 。負載偵測電路的N通路金氧半導體電晶體Mn, M3 1和M5 1被關上,且n通路金氧半導體電晶體M12, M32,和M52被打開。因此,第1至第3的電容器ci,C2, 和C3被放電預定的時間ts,也就是,用以將為第3控制信號 SAM交成”低”的時間。因此,在第3控制信號變成”低” 之後,第1至第3的電容器Cl,C2,和C3停止放電而且保存 電荷。各別預定的電壓在第i至第3的電容器Ci,c2,和C3 的每一端SOUT,REF1,和REF2被維護。既然第}電容器 C1與輸出埠ουτ的負載電容器CL並聯,第1電容器C1的充 放電和負載電容器CL一起執行。 當輸出埠OUT的負載電容器CL的數值小於第2電容器C2 的數值時,第1電容器一端S〇UT的電壓小於第2電容器一端 REF 1的電壓。而且,既然第2電容器的容量小於第3電容器 的容量,第1電容器C1的一端SOUT的電壓將小於第3電容器 C3的一端rEF2的電壓。因此,第Ub較器37〇的輸出c〇uti 和第2比較器390的輸出C0UT2變成邏輯”高”。結果,圖2所 示之第2下拉驅動器22,23,和24總是被關上。亦即,第2 下拉驅動器22,23,24的下拉電晶體全部被關上。因此,當 輸出埠負載電容器CL的數值小於第2電容器C2時,根據本創 作輸出緩衝器的驅動能力由圖2之第1下拉驅動器21決定。
當輸出埠OUT負載電容器CL的數值大於第2電容器C2,並 小於第3電容器C3的數值的時候,第1電容器C1的一端s〇UT 〇:\57\57747 DOC -13 - M246895 的電壓比第2電容器C2的一端REF 1的電壓更高,並比第3電 谷器C3的一端REF2的電壓更低。因此,第1比較器370的輸 出COUT1變成邏輯”低”,且第2比較器390的輸出COUT2變 成邏輯’’高”。結果,圖2之第2下拉驅動器23和24總是被關 上。亦即’第2下拉驅動器,23和24的下拉電晶體全被關上。 因此’當輸出埠OUT負載電容器CL的數值大於第2電容器 C2,並小於第3電容器C3的數值的時候,根據本創作輸出緩 衝器的驅動能力由圖2之第1和第2下拉驅動器21,22決定。 當輪出埠負載電容器CL的數值較第3電容器c3的數值大 時,第1電容器ci 一端S0UT的電壓比第2電容器一端REF1 與第3電容器C3 一端尺抑2的電壓高。因此,第工比較器 的輸出COUT1和第2比較器、39〇的輸出c〇UT2變成邏輯,,低 ”。結果,圖2所示之驅動器22,23,和24只對第2輸出訊號 ^反應而被打開或關上。因此,當輸出埠OUT的負載電容 =·的數值比第3電谷器的數值更大時,根據本創作輸出 緩衝器的驅動能力由圖2之第丨下拉驅動器21和第2下拉驅 動器22,23,24決定。 — 根據本創作,藉由測知外部的負載情況,也就是, 輸出槔的負載,輸出緩衝器電流驅動能力在内部被控制。 既然電區動能力是依照輸出埠的負載量適當地控制,榦 作電流變化率_被減少。因此’雜訊被減 出埠的負載是10pF時,圖1顯示的傳統的輸 之接地電壓VSS的測量波形,是當輸出埠的
O:\57\57747.DOC -14- M246895 負載是10PF時,根據本創作 電 壓VSS的測量波形。 圖2 一輸出緩衝器之接地 圖7A是當輸出埠的負載是 屮结俺哭#拉U + Γ· 圖1顯不的傳統的輪 出緩衝為之接地電壓vss的測量 輸 負載卿時,根據本創作圖㈣亍的::…出璋的 之接地電壓VSS的測量波形。不的傳統的輸出緩衝器 從測量波形可知,根據本創作輪出緩衝器的接地㈣, 比在相同的負載情況下傳統技術的接地雜訊少。 如上所述’根據本創作,輪 A A1 輸出級衝益控制藉由測知外部 的負載情況,也就是,輸出埠 p m 粉出璋的負载,而内部控制電㈣ 動-力。因此’既然電流驅動能力依照輸出埠負載量適· 地被控制’輸出緩衝器的操作電流變化率di/dt被減少。: 此,雜訊被減少。 本創作不限於以上之具體實證例,而且可以清楚地了 解,本創作的視野和精神中可包含許多技藝的變異。 【圖式簡單說明】 經由參考之附圖詳述較佳具體實證例’本創作之上述目 才示與優點將更加明顯: 圖1是傳統的輸出缓衝器電路圖; 圖2是根據本創作之輸出緩衝器電路圖; 圖3是圖2所示負載偵測電路的詳細電路圖; 圖4是圖2所示第丨與第2下拉驅動器的詳細電路; 圖5是根據本創作之輸出緩衝器之時序圖。 圖6 A疋圖1之傳統輸出緩衝器之接地雜訊之量測波形,其
0\57\57747.DOC -15- M246895 輸出埠的負載是l〇pF ; 圖6]5疋根據本創作圖2之輸出緩衝器之接地雜訊之量測 波形’其輸出埠的負載是10pF ; 圖7A是圖丨之傳統輸出緩衝器之接地雜訊之量測波形;其 輸出埠的負載是100PF ;及 圖7B是根據本創作圖2之輸出緩衝器之接地雜訊之量測 波形, 其輸出埠的負載是l〇0pF。 【圖式元件符號說明】 111 拉上驅動器 234 反相器 112 下拉驅動器 235 反相器 113 邏輯閘 236 NAND 閘 114 邏輯閘 310 第一充放電單位 115 邏輯閘 330 第二充放電單位 116 NAND 閘 350 第三充放電單位 117 邏輯閘 370 第一比較器 210 負載偵測電路 390 第二比較器 230 緩衝器電路 410 NOR閘 231 拉上驅動器 430 延遲器 232 下拉驅動器 450 延遲器 233 NOR閘 O:\57\57747.DOC -16-
Claims (1)
- 月)玖輸出埠的第2電容器 以預定時間為第2電 容 第3充放電部份, 以預定電壓為第3電 器放電; « θ 十、 申請專利範圍: I -種半導體裝置的輪出緩衝器,包含: 負載请測電路,用以偵測遠 輪出㈣負載;^㈣連接至外部的匯流排的 力器電路,其反應負㈣測電路輸出之驅動能 /、ik驅動器大小而改變; 其中該負載偵測電路包含·· 異數:電容器’其容量與輸㈣之負載電容器容量相 構件’用之以預定電壓為雷交哭亡中 严1访兩马电备益充電,以預定時 s % ’在執彳了放電後互減較電容 並輸出比較結果予緩衝器電路。 取後電心 2·如申請專利範圍第丨 電路包含: 、的輸出…’其中該負載價測 、弟L充放%部份,包含連接到輸出埠的第1電容器, 以預定電壓為第1雷六。。 ° 器放電; ㈣充笔,以預定時間為第i電容 第2充放電部份,包含連接到 以預疋私壓為第2電容器充電, 1§放電; 包含連接到輸出埠的第3電容器, 容器充電,以預定時間為第3電容 M246895 第1比較器,用以在預定時間之後比較^電容器的 最後電壓與第2電容哭^ ^ , i谷扣的取後電壓,並輸出結果至緩衝 器電路; 第2比較器,用以在預定時間之後比較第u容器的 最後電壓與第3電容哭L你+沒、,认, 兒谷為的瑕後電壓,亚輸出結果至緩衝 器電路。 3 ·如申明專利範圍第2項的輸出緩衝器,其中第工電容器 的谷置小於輸出埠負載電容器的容量。 4. 如申請專利範圍第2項的輸出緩衝器,其中第2電容器 的谷量小於第3電容器的容量。 5. 如申請專利範圍第2項的輸出緩衝器,其中第丨充放電 部份更進一步包含: 第1N型金氧半導體電晶體,其中包含連接至預定電 C的集極,連接至第1控制信號的閘極,與連接至輸出 璋的源極; 第2N型金氧半導體電晶體,其中包含連接至輸出埠 的集極,連接至第2控制信號的閘極,與連接至接地電 壓的源極; 弟3N型金氧半導體電晶體,其中包含連接至輸出埠 的集極,連接至第3控制信號的閘極, 其第1電容器的一端連接到第3N型金氧半導體電晶 體的源極,另一端連接到接地電壓。 6. 如申請專利範圍第2項的輸出緩衝器,其中第2充放電 部份更進一步包含: O:\57\57747-930504.DOC M246895 胃第4N型金氧半導體電晶體,其中包含連接至預定電 壓的集極,連接至第丨控制信號的閘極; 第5N型金氧半導體電晶體,其中包含連接至第4 n型 金氧半導體電晶體源極的集極,連接至第2控制信號的 閘極,與連接至接地電壓的源極; 第6N型金氧半導體電晶體,其中包含連接至第4 N型 金氧半導體電晶體源極的集極,連接至第3控制信號的 間極, 其第2電容器的一端連接到第6N型金氧半導體電晶 & 體的源極,另一端連接到接地電壓。 如申凊專利範圍第2項的輸出緩衝器,其中第3充放電 部份更進一步包含: 第7N型金氧半導體電晶體 壓的集極,連接至第丨控制信號的閘極; 其中包含連接至預定電 第8N型金氧半導體電晶體, 金氧半導體電晶體源極的集極, 閘極,與連接至接地電壓的源極 第9N型金氧半導體電晶體,其 金氧半導體電晶體源極的集極, 閘極, 其中包含連接至第7N型 連接至苐2控制信號的 j 中包含連接至第7N型 連接至第3控制信號的其第3電容器的一端連接到第9N型金氧半導體電晶 體的源極,另一端連接到接地電壓。 8·如申請專利範圍第1項的輸出緩 包含: 器’其中緩衝器電路 O:\57\57747-930504.DOC 連接到輪出埠的拉上 拉上驅動态,用來反應第1輪出訊號 以上拉輸出埠;和 連接到輸出琿的下拉 輪 .,,動其反應負載偵測電超 W出之驅動能力,直 第 大小而改變,用以反應 輸出矾唬而下拉輸出埠。 9.如申凊專利範圍第 包含: 貝的輸出、*衝器,其中下拉驅動器 連接到輸出埠的第丨下拉驅 ^ ^ , 勒口 口其只反應第2輸出 訊唬而打開或關上;# 铷^ 數個連接到輸出埠的第2 ^ ^ 广孜驅動态,其反應第2輸 出,負㈣電路的輪出而打開或關上。 .如申請專利範圍第9項㈣出緩衝器 器包含數個下拉電a "弟1下拉驅動 間,其並聯於輸料與接地之 /、閘極連接至第2輸出訊號。 1 1 ·如申請專利範圍 圍苐9項的輸出缓衝器,复 動器包含數個下拉雷曰轉^ /、第2下拉驅 間,其閘極連接至第?私 粉出琿與接地之 的邏輯演算輸出訊號。 冑制②路輸出 O:\57\57747-930504. DOC
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US5877647A (en) * | 1995-10-16 | 1999-03-02 | Texas Instruments Incorporated | CMOS output buffer with slew rate control |
US5786709A (en) | 1996-10-25 | 1998-07-28 | Vanguard International Semiconductor Corporation | Integrated circuit output driver incorporating power distribution noise suppression circuitry |
US5910874A (en) | 1997-05-30 | 1999-06-08 | Pmc-Sierra Ltd. | Gate-coupled structure for enhanced ESD input/output pad protection in CMOS ICs |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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