CN104637517B - 用于sram写入辅助的负位线升压方案 - Google Patents

用于sram写入辅助的负位线升压方案 Download PDF

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Abstract

本发明的器件包括连接在位线电压节点和接地节点之间的晶体管开关，以及连接至晶体管开关的栅极节点的升压信号电路，其中，该升压信号电路提供响应于写入使能信号的升压信号。该器件还包括第一延迟元件和与该第一延迟元件串联的第一电容器。第一电容器具有连接至位线电压节点的第一端和通过第一延迟元件连接至栅极节点的第二端。本发明还包括用于SRAM写入辅助的负位线升压方案。

Description

用于SRAM写入辅助的负位线升压方案
技术领域
本发明涉及用于SRAM写入辅助的负位线升压方案。
背景技术
静态随机存取存储器（SRAM）通常用于集成电路中。嵌入式SRAM在高速通信、图像处理和片上系统（SOC）应用中特别普及。SRAM单元具有不需刷新便能保持数据的优势特征。通常，SRAM单元包括两个传输栅极晶体管，使得位可以通过传输栅极晶体管从SRAM单元读出或写入SRAM单元。这种类型的SRAM单元称为单一端口SRAM单元。另一个类型的SRAM单元称为双端口SRAM单元，其包括四个传输栅极晶体管。由于具有两个端口，存储在SRAM单元中的位可以同时从端口A和端口B读出。这实现了通过不同应用的并行操作。此外，如果第一SRAM单元和第二SRAM单元位于相同列或相同行中，则在从第一SRAM单元实施读出操作的同时，也可以对第二SRAM单元实施写入操作。
SRAM位单元可以工作的最低VDD电压（正电源电压）称为Vccmin。具有较低的单元VDD（接近Vccmin）降低漏电流，并且也降低读出翻转的发生率。具有较高的单元VDD提高写入操作的成功率。因此，Vccmin受到写入操作的限制。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种器件，包括：晶体管开关，连接在位线电压节点和接地节点之间；升压信号电路，与所述晶体管开关的栅极节点连接，所述升压信号电路提供响应写入使能信号的升压信号；第一延迟元件；以及第一电容器，与所述第一延迟元件串联，并且具有与所述位线电压节点连接的第一端和通过所述第一延迟元件与所述栅极节点连接的第二端。
在上述器件中，其中，所述第一延迟元件使所述升压信号的第一延迟形式与所述第一电容器连接，用于当所述晶体管开关截止时驱动所述位线电压节点至第一负电压。
在上述器件中，其中，所述第一延迟元件使所述升压信号的第一延迟形式与所述第一电容器连接，用于当所述晶体管开关截止时驱动所述位线电压节点至第一负电压，其中，所述升压信号使所述晶体管开关截止，并且所述第一延迟元件在所述升压信号的所述第一延迟形式与所述第一电容器连接之前提供足以使所述晶体管开关完全截止的延迟。
在上述器件中，还包括：第二延迟元件；以及第二电容器，与所述第二延迟元件串联，并且具有与所述位线电压节点连接的第一端和通过所述第二延迟元件与所述第一电容器的第二端连接的第二端。
在上述器件中，还包括：第二延迟元件；以及第二电容器，与所述第二延迟元件串联，并且具有与所述位线电压节点连接的第一端和通过所述第二延迟元件与所述第一电容器的第二端连接的第二端，其中，所述第一延迟元件使所述升压信号的第一延迟形式与所述第一电容器连接，以驱动所述位线电压节点至第一负电压，其中，所述第二延迟元件使所述升压信号的第二延迟形式与所述第二电容器连接，以驱动所述位线电压节点至第二负电压。
在上述器件中，还包括：第二延迟元件；以及第二电容器，与所述第二延迟元件串联，并且具有与所述位线电压节点连接的第一端和通过所述第二延迟元件与所述第一电容器的第二端连接的第二端，其中，所述第一延迟元件使所述升压信号的第一延迟形式与所述第一电容器连接，以驱动所述位线电压节点至第一负电压，其中，所述第二延迟元件使所述升压信号的第二延迟形式与所述第二电容器连接，以驱动所述位线电压节点至第二负电压，其中，所述升压信号使所述晶体管开关截止，并且所述第一延迟元件在所述升压信号的所述第一延迟形式与所述第一电容器连接之前提供足以使所述晶体管开关完全截止的延迟。
在上述器件中，还包括：伪位线，与伪写入驱动器连接，所述伪写入驱动器响应于写入使能信号而驱动所述伪位线在高和低之间转换；以及检测器，与所述伪位线连接，以检测所述伪位线在高和低之间的转换，其中，所述升压信号电路响应于所述检测器的输出，以提供所述升压信号。
在上述器件中，还包括：伪位线，与伪写入驱动器连接，所述伪写入驱动器响应于写入使能信号而驱动所述伪位线在高和低之间转换；以及检测器，与所述伪位线连接，以检测所述伪位线在高和低之间的转换，其中，所述升压信号电路响应于所述检测器的输出，以提供所述升压信号，其中，所述升压信号电路还包括在所述检测器和所述晶体管开关的栅极节点之间连接的延迟元件。
在上述器件中，还包括与所述位线电压节点连接的写入驱动器以及与所述写入驱动器连接的SRAM阵列，所述写入驱动器将所述位线电压节点的电压传输至所述SRAM阵列中的位线。
根据本发明的另一方面，还提供了一种器件，包括：晶体管开关，在位线电压节点和接地节点之间连接；可变延迟升压信号电路，与所述晶体管开关的栅极节点连接，所述可变延迟升压信号电路提供响应写入使能信号的升压信号，所述可变延迟升压信号电路响应于选择信号而选择多个可选择升压信号延迟中的一个；以及第一电容器，连接在所述晶体管开关的所述栅极节点和所述位线电压节点之间。
在上述器件中，其中，所述可变延迟升压信号电路包括：伪位线，与伪写入驱动器连接，所述伪写入驱动器响应于写入使能信号而驱动所述伪位线在高与低之间转换；检测器，与所述伪位线连接，用于检测所述伪位线在高和低之间的转换；以及延迟元件，在所述检测器和所述晶体管开关的所述栅极节点之间连接。
在上述器件中，其中，所述可变延迟升压信号电路包括：伪位线，与伪写入驱动器连接，所述伪写入驱动器响应于写入使能信号而驱动所述伪位线在高与低之间转换；检测器，与所述伪位线连接，用于检测所述伪位线在高和低之间的转换；以及延迟元件，在所述检测器和所述晶体管开关的所述栅极节点之间连接，其中，所述伪写入驱动器响应于所述选择信号，所述伪写入驱动器具有与所述多个可选择升压信号延迟相对应的多种可选择驱动能力。
在上述器件中，其中，所述可变延迟升压信号电路包括：伪位线，与伪写入驱动器连接，所述伪写入驱动器响应于写入使能信号而驱动所述伪位线在高与低之间转换；检测器，与所述伪位线连接，用于检测所述伪位线在高和低之间的转换；以及延迟元件，在所述检测器和所述晶体管开关的所述栅极节点之间连接，其中，所述伪写入驱动器响应于所述选择信号，所述伪写入驱动器具有与所述多个可选择升压信号延迟相对应的多种可选择驱动能力，其中，所述伪写入驱动器包括多个可选择驱动器。
在上述器件中，其中，所述可变延迟升压信号电路包括：伪位线，与伪写入驱动器连接，所述伪写入驱动器响应于写入使能信号而驱动所述伪位线在高与低之间转换；检测器，与所述伪位线连接，用于检测所述伪位线在高和低之间的转换；以及延迟元件，在所述检测器和所述晶体管开关的所述栅极节点之间连接，其中，所述伪写入驱动器响应于所述选择信号，所述伪写入驱动器具有与所述多个可选择升压信号延迟相对应的多种可选择驱动能力，其中，所述伪写入驱动器包括多个可选择驱动器，其中，所述可选择驱动器中的至少一个具有比所述可选择驱动器中的另一个更大的驱动能力。
在上述器件中，其中，所述可变延迟升压信号电路包括：伪位线，与伪写入驱动器连接，所述伪写入驱动器响应于写入使能信号而驱动所述伪位线在高与低之间转换；检测器，与所述伪位线连接，用于检测所述伪位线在高和低之间的转换；以及延迟元件，在所述检测器和所述晶体管开关的所述栅极节点之间连接，其中，所述检测器响应于所述选择信号，所述检测器具有与所述多个可选择升压信号延迟相对应的多个可选择检测点。
在上述器件中，其中，所述可变延迟升压信号电路包括：伪位线，与伪写入驱动器连接，所述伪写入驱动器响应于写入使能信号而驱动所述伪位线在高与低之间转换；检测器，与所述伪位线连接，用于检测所述伪位线在高和低之间的转换；以及延迟元件，在所述检测器和所述晶体管开关的所述栅极节点之间连接，其中，所述伪写入驱动器响应于所述选择信号，所述伪写入驱动器具有与所述多个可选择升压信号延迟相对应的多种可选择驱动能力，其中，所述伪写入驱动器包括多个可选择驱动器，其中，所述可选择驱动器中的至少一个具有比所述可选择驱动器中的另一个更大的驱动能力，其中，所述检测器包括各自具有不同检测点的多个可选择检测器。
在上述器件中，其中，所述可变延迟升压信号电路包括：伪位线，与伪写入驱动器连接，所述伪写入驱动器响应于写入使能信号而驱动所述伪位线在高与低之间转换；检测器，与所述伪位线连接，用于检测所述伪位线在高和低之间的转换；以及延迟元件，在所述检测器和所述晶体管开关的所述栅极节点之间连接，其中，所述延迟元件响应于所述选择信号，所述延迟元件具有与所述多个可选择升压信号延迟相对应的多个可选择延迟。
在上述器件中，其中，所述可变延迟升压信号电路包括：伪位线，与伪写入驱动器连接，所述伪写入驱动器响应于写入使能信号而驱动所述伪位线在高与低之间转换；检测器，与所述伪位线连接，用于检测所述伪位线在高和低之间的转换；以及延迟元件，在所述检测器和所述晶体管开关的所述栅极节点之间连接，其中，所述延迟元件响应于所述选择信号，所述延迟元件具有与所述多个可选择升压信号延迟相对应的多个可选择延迟，其中，所述延迟元件包括与所述多个可选择升压信号延迟相对应的多个可选择延迟通路。
根据本发明的又一方面，还提供了一种用于将数据写入存储单元的连续负升压位线电压的方法，包括以下步骤：在写入使能过程中，通过开关晶体管将位线电压节点连接至接地节点；响应于升压信号而使所述开关晶体管截止以将所述位线电压节点与所述接地节点断开；在使所述开关晶体管截止之后，利用与所述位线电压节点连接的电容器来启动将所述位线电压节点驱动至第一负电压；以及在所述写入使能过程之后，使所述开关晶体管导通以将所述位线电压节点重新连接至所述接地节点。
在上述方法中，还包括：在启动将所述位线电压节点驱动至所述第一负电压之后进行延迟，然后在所述延迟之后，利用连接至所述位线电压节点的第二电容器来启动将所述位线电压驱动至低于所述第一负电压的第二负电压。
附图说明
通过附图中的元件，以下内容将变得显而易见。所提供的附图仅用于示出的目的且不必按照比例绘制。
图1示出了具有连接至位线写入驱动器的升压电路的器件。
图2示出了具有连接至位线写入驱动器的改进的升压电路的实施例的器件。
图2A是示出了图2的器件的操作的时序图。
图3示出了升压电路的可选实施例。
图4示出了图3的升压电路的模拟结果。
图5示出了可变延迟升压电路的实施例。
图5A是示出了图5的可变延迟升压电路的操作的时序图。
图6示出了可变延迟升压电路的可选实施例。
图6A是示出了图6的可变延迟升压电路的操作的时序图。
图7示出了可变延迟升压电路的可选实施例。
图7A是示出了图7的可变延迟升压电路的操作的时序图。
具体实施方式
预期结合附图来阅读对本说明书的特定示例性实施例的这种描述，所述附图被认为是整个说明书的一部分。除非另有清楚地描述，否则关于附接、连接等（诸如“连接”和“互连”）的术语是指其中的结构直接或通过中介结构间接地固定至或附接至另一结构的关系，以及两者都是可移动的或刚性附接或关系。同样地，除非另有清楚地描述，否则关于电连接等术语（诸如“耦合”、“连接”和“互连”）是指其中的结构直接或通过中介结构间接地与另一结构通信的关系。
可以在写入操作过程中将“升压信号”提供至位线。这种升压信号将位线降低为低于接地电压，从而协助写入操作。然而，适当地定时（timing）升压信号被证明是有问题的。此外，需要在位线的近端处过升压（over-boosting）以在位线的远端处获得有效的电压电平。
图1示出了具有连接至位线写入驱动器12的升压电路14的器件10。位线写入驱动器电路12是传统的设计且包括通过写入列多路复用器选择晶体管（N2）连接至位线的第一反相器（INV1）以及通过写入列多路复用器晶体管（N3）连接至反相位线（BLB）的第二反相器（INV2）。诸如SRAM单元的存储器单元的列连接至位线。应该理解，未示出这种SRAM单元的列是SRAM阵列（包括以行和列布置的SRAM单元的阵列）的一部分。每个SRAM单元被配置为通过操作以增强存储到其中的数据状态（即，真实数据节点增强互补数据节点，反之亦然）的交叉耦合反相器对。在示出的实施例中，每个SRAM单元是通过负极位线升压结构的单一端口单元，并且该方案同样适用于双端口SRAM存储器。
示出的视图示出了通过驱动器INV1写入SRAM单元的数据节点内的逻辑“0”。同样的，逻辑“0”通过驱动器INV2写入互补数据节点。
从图1中可以看出，位线驱动器电路12在节点1处连接至升压电路14。升压电路包括在接地（ground）和节点1之间连接的NMOS开关晶体管N1以及直接在晶体管N1的漏极端（节点1）和栅极端（节点18）之间连接的电容器C1。在节点18处从逻辑16提供位线升压使能控制信号（“升压信号”），其响应于写入使能信号。逻辑16可以是与反相器串联的延迟元件，该延迟元件在其输入端对写入使能脉冲提供固定的、不可配置的延迟。写入使能信号被延迟和反相以在节点18处提供升压信号。在写入使能信号升高之前（在写入操作开始时/期间），升压信号较高，其使晶体管N1导通并使电容器C1充电。当升压信号较高时，节点1也通过开关晶体管N1接地。在延迟之后，升压信号降低，其使晶体管N1截止，并且同时引起电容器C1放电，这驱动节点1从接地（低）升压至负值。该负电压被提供给位线（BL/BLB），这为对SRAM单元（与位线（BL/BLB）连接）实施的写入操作提供升压。
从图1中可以看出，电容器C1开始放电的同时晶体管N1截止（即，由于升压信号被同时提供给晶体管N1的栅极和电容器C1）。这种升压电路不能提供调节升压信号定时的方法并且将会带来升压过早（例如，在晶体管N1完全截止之前）或过晚（例如，如果逻辑16的固定延迟元件过长或过短）的风险。电路还需要在位线的近端过升压（over-boosting），以在位线的远端提供有效的负电压电平。
图2示出了具有连接至位线写入驱动器12（与图1中的位线写入驱动器12相同）的升压电路102的实施例的存储器件100。如结合图1的以上描述，位线写入驱动器12连接至SRAM阵列（未示出）。
升压电路102包括在标记为节点2的节点处连接至伪写入驱动跟踪电路110（也称为伪写入驱动器）的复（duplicate）（或伪）位线105。写入驱动跟踪电路110与写入驱动器12相似并且包括连接至由写入使能信号控制的伪NMOS列多路复用器选择晶体管N4的伪写入驱动器（INV5）。升压电路102还包括检测器120，在示例性实施例中检测器120为反相器（INV4）。延迟元件130连接至检测器120的输出端，并且通过反相器INV3将延迟信号（来自延迟元件130）反相以提供升压使能控制信号（“升压信号”）。升压电路102还包括连接在INV3的输出端和晶体管N1的栅极之间的第二延迟元件140，其提供“延迟的升压信号1”。第三延迟元件142连接在第二延迟元件140的输出端（即，晶体管N1的栅极节点）和电容器C1之间。第三延迟元件142提供“延迟的升压信号2”。升压电路102还包括连接在节点1和第四延迟元件144之间的第二电容器C2，第四延迟元件144连接至第三延迟元件142的输出端。第四延迟元件提供“延迟的升压信号3”。如以下描述，在操作中，升压电路102提供在升压之间具有多个延迟的连续升压电路。这为位线远端处的SRAM单元提供更好的负电压输送效率。使用连续升压也导致位线近端处的较小的峰值电压。
下文将解释图2的升压电路的操作。当不进行写入操作时（即，当写入使能低时），复位线高，其保持晶体管N1导通且将节点1接地。在这期间，电容器C1和C2充电。在写入操作过程中，写入使能信号升高。这使晶体管N2和N3导通以使位线（BL/BLB）连接至节点1。这也使晶体管N4导通以将节点2连接至INV5的输出端，INV5的输出端为逻辑低。通过检测器120检测出节点2从高转变到低。当检测转变点时，反相器INV4输出逻辑高。通过第一延迟元件130延迟来自INV4的输出信号，然后再次反相以提供升压信号，其基本上为节点2处信号的延迟形式（version）。通过第二延迟元件140延迟升压信号以提供延迟的升压信号1。在通过检测器120检测到从高到底的转变之后，在结合的延迟（延迟1+延迟2）之后，延迟的升压信号1使放电晶体管N1截止。应该理解，第一延迟元件130和第二延迟元件140中的一个是可选的，且可以通过适当配置的第一延迟元件130或第二延迟元件140来提供期望的延迟（延迟1+延迟2）。逻辑上，延迟元件130、140可以被认为是一个延迟元件。此时，晶体管N1截止，其将节点1与接地节点断开，并且延迟的升压信号2仍较高。在由第三延迟元件142引起的进一步的延迟（延迟3）之后，延迟的升压信号2也由高转变至低。这导致电容器C1放电，其将节点1由接地（较低）驱动升压至第一负值。这个负电压通过写入驱动器12输送至位单元。由第三延迟元件142提供的延迟3用于确保晶体管N1完全截止。如果N1未完全截止且电容器C1被升压，则将损失一些电荷。在实施例中，只有尽可能制造较短的延迟3才能确保使晶体管N1截止。
在通过第四延迟元件144导致的进一步的延迟（延迟4）之后，延迟的升压信号3由高转变为低。这使电容器C2放电，其驱动节点1从第一负值升压至较低的第二负值。第二负电压通过写入驱动器12输送至位单元。
图2A是进一步示出图2的器件100的操作的时序图。在时间T0时，写入使能信号增高，其在时间T1时使晶体管N4导通并驱动节点2降低。在延迟（由于延迟元件130的延迟1）之后，升压信号由较高转变至较低（在时间T2）。在进一步的延迟（由于延迟元件140的延迟2）之后，第一延迟的升压信号（延迟升压信号1）由较高转变至较低（在时间T3）。这使晶体管N1截止，直到T3时，晶体管N1仍为导通且保持节点1接地。在从时间T3至T4的进一步的延迟（延迟3）之后，第二延迟的升压信号（延迟升压信号2）转变至低。这使电容器C1升压并驱动节点1至第一负电压（VN1）。在从时间T4至T5的另一延迟（延迟4）之后，第三延迟的升压信号（延迟升压信号3）转变至低。这使电容器C2升压并驱动节点1至第二负电压（VN2）。在时间T6，写入使能信号降低。这种转变使节点2在时间T7转变至高。响应于这些变化，在时间T8时升压信号转变至高。这种转变分别在时间T9、T10和T11时级联至延迟升压信号1、延迟升压信号2和延迟升压信号3。如时序图中所示，在时间T9时，延迟升压信号1升高，再次使晶体管N1导通，其将节点1从第二负电压VN2驱动至接地电压。
虽然图2的实施例示出了两个电容器的使用以及两个延迟的连续升压，但是应该理解，标号仅仅用于示出的目的。例如，如图3所示，加入第五延迟元件146以及第三电容器C3，从而可以对电路进行三个延迟的连续的升压操作。当然，基于本文的技术，可以设计具有多个连续升压（例如，4个以上）的电路。同样的，在实施例中，在使晶体管N1截止之后可以仅使用一个延迟的升压，即，在设计中仅使用第二延迟元件140、第三延迟元件142以及一个电容器C1。不同于图1的器件，这种实施例可以确保在提供负升压之前使晶体管N1截止。
图4示出了图3的升压电路的模拟结果。X轴表示以皮秒（ps）计的升压信号的延迟启动时间（delay fire time）。从0ps至80ps追踪节点1和位线远端电压。从图中可以看出，位线远端电压保持在约负216mv至负218mv之间的相对恒定的负电压。节点1电压仅在初始峰值电压为负404mv（在0ps）的基础上改变了22mv至负382mv（在80ps）。这些结果表明，在位线的近端不存在过升压，同时负电压也可以有效地输送至位线的远端。
图5示出了可变延迟升压信号电路的实施例。图5中的电路与图1中的电路基本相同，不同之处仅在于使用了改进的写入驱动跟踪电路110A。写入驱动跟踪电路110A包括两个或多个写入驱动反相器。在示出的实施例中，写入驱动跟踪电路110A包括驱动器112和114。与驱动器112相比，驱动器（反相器114）具有更大的驱动能力。例如，反相器114的驱动能力可以是反相器112的两倍。选择信号控制是使用反相器112和114中的一种还是使用两种。如图5A所示，如果使用这两种反相器，则节点2被快速驱动至低，其表示在检测器120检测节点2处的转变和发出升压信号之前，具有较短的延迟。如果仅使用反相器112，则节点2被缓慢地驱动至低，其表示在检测器120检测节点2处的转变和发出升压信号之前，具有较长的延迟。最终，如果仅使用反相器114，则在检测器120检测节点2处的转变和发出升压信号之前，具有适中的延迟，其中，与反相器112相比，反相器114具有更强的驱动能力，但其驱动能力小于反相器112和114的组合驱动能力。
从图5A中可以看出，BL/BLB处的位线电压表明图5的升压电路的其余部分根据图1中所示配置。这可以从当升压信号转变时位线处的电压被驱动至负电压，意味着相同的升压信号连接至晶体管N1的栅极和电容器C1看出。当然，图5的配置也可以与连续的延迟方案以及在图2和图3中示出的升压电路一起使用。结合图6和图7在下文中描述的可选实施例同样如此。
图5中的“选择信号”可以是用于SRAM器件的单次设置，诸如通过引脚（pin）。如果设计需要更快的SRAM设计，则选择较早的升压点。如果设计需要更有效的SRAM设计，则选择较晚的升压点。当然，也可以选择用于合适的折中设计的中间升压点。
参照图6，其示出了可变延迟升压信号电路的另一实施例。这个电路使用改进的检测器120A，其中，可以通过选择信号来配置检测点。在这个实例中，检测器包括多个检测器，诸如检测器122、124和126，其中的每一个均具有不同的检测点。如结合图5的以上描述，通过选择信号选择将使用的特定的检测器。检测器122与较早的检测点相对应。检测器124与较晚的检测点相对应。最后，检测器126与中间的检测点相对应。在实施例中，检测器为CMOS反相器。例如，检测器126可以是具有偶数个和/或一定尺寸的PMOS和NMOS晶体管的平衡检测器。相比而言，检测器122和126可以在CMOS反相器中具有加权平均数的和/或一定尺寸的PMOS/NMOS晶体管，从而将它们配置为在较早的检测点（在检测器122的情况下）或较晚的检测点（在检测器124的情况下）改变它们的输出。与图5A相似，图6A是示出图6的可变延迟升压电路的操作的时序图。
图7示出了可变延迟升压信号电路的另一个实施例。这个电路使用改进的延迟元件130。在这个实施例中，延迟元件130包括可选择的多个延迟通路。在示出的实施例中，延迟单元130A包括三个延迟通路，但是应当理解，在实施例中，可以使用两个延迟通路，或三个以上的延迟通路。通路132包括数量最少的延迟元件，通路136包括数目最多的延迟元件，且通路134包括的延迟元件所提供的延迟介于通路132所提供的延迟与通路136所提供的延迟之间。此外，通过选择信号的方式可以选择将要使用的通路。与图5A和图6A相似，图7A是示出图7的可变延迟升压电路的操作的时序图。
应该理解，在所期望的SRAM设计中，可以一起使用用于检验可变延迟升压电路的图5至图7的方法中的一种或多种。此外，图5至图7中的可变延迟升压电路可以与图2和图3中的连续升压方案一起使用。
如上文所述，升压电路的实施例提供了连续的升压信号（即，提供了一次以上的升压的升压信号）。通过使用这种连续的升压信号提供改进的负电压信号，该负电压信号可以被有效地输送至位线远端处的SRAM单元，并且该负电压信号在连接至位线近端的单元处导致较小的峰值电压（过升压）。应该认为，通过连续升压，这种实施例避免了在同一时间将升压电容器中全部电荷耦合至位线，这避免了位线近端处的较大峰值。在一些实施例中，升压电路是可配置的（诸如通过选择信号），从而在从写入使能信号提供第一升压信号的过程中选择一个期望的初始延迟。这些实施例允许设计者按照需要配置器件以用于高速和/或有效的操作或两者的折中。
在本文所述的特定实施例中，一种器件包括：连接在位线电压节点和接地节点之间的晶体管开关；连接至晶体管开关的栅极节点的升压信号电路，升压信号电路提供响应于写入使能信号的升压信号；第一延迟元件；以及与第一延迟元件串联第一电容器，并且该第一电容器具有连接至位线电压节点的第一端和通过第一延迟元件连接至栅极节点的第二端。
在器件的实施例中，第一延迟元件将升压信号的第一延迟形式连接至第一电容器，当晶体管开关截止时将位线电压节点驱动至第一负电压。
在实施例中，升压信号使晶体管开关截止，且第一延迟元件在将升压信号的第一延迟形式连接至第一电容器之前，提供足以使晶体管开关完全截止的延迟。
在实施例中，器件还包括第二延迟元件；以及与第二延迟元件串联的第二电容器，并且第二电容器具有连接至位线电压节点的第一端和通过第二延迟元件连接至第一电容器的第二端的第二端。
在实施例中，第一延迟元件将升压信号的第一延迟形式连接至第一电容器，从而将位线电压节点驱动至第一负电压，并且第二延迟元件将升压信号的第二延迟形式连接至第二电容器，从而将位线电压节点驱动至第二负电压。
在实施例中，升压信号使晶体管开关截止，且第一延迟元件在升压信号的第一延迟形式连接至第一电容器之前，提供足以使晶体管开关完全截止的延迟。
在实施例中，器件还包括：连接至伪写入驱动器的伪位线，伪写入驱动器响应于写入使能信号以驱动伪位线在高和低之间转换；以及连接至伪位线的检测器，以检测伪位线在高和低之间的转换，其中，升压信号电路响应于检测器的输出，以提供升压信号。
在器件的实施例中，升压信号电路还包括连接在检测器和晶体管开关的栅极节点之间的延迟元件。
在实施例中，器件还包括连接至位线电压节点的写入驱动器以及连接至写入驱动器的SRAM阵列，写入驱动器将位线电压节点的电压传输至SRAM阵列中的位线。
在本文描述的特定实施例中，器件包括连接在位线电压节点和接地节点之间的晶体管开关；连接至晶体管开关的栅极节点的可变延迟升压信号电路，可变延迟升压信号电路提供响应于写入使能信号的升压信号，可变延迟升压信号电路响应于选择信号，以选择多个可选择升压信号延迟中的一个；以及连接在所述晶体管开关的栅极节点和位线电压节点之间的第一电容器。
在实施例中，可变延迟升压信号电路包括：连接至伪写入驱动器的伪位线，伪写入驱动器响应于写入使能信号以驱动伪位线在高和低之间转换；连接至伪位线的检测器，以检测伪位线在高和低之间的转换；以及连接在检测器和晶体管开关的栅极节点之间的延迟元件。
在实施例中，伪写入驱动器响应于选择信号，伪写入驱动器具有与多个可选择升压信号延迟相对应的多种可选择驱动能力。
在实施例中，伪写入驱动器包括多个可选择驱动器。
在实施例中，可选择驱动器中的至少一个比另一个可选择驱动器具有较大的驱动能力。
在实施例中，检测器响应于选择信号，检测器具有与多个可选择升压信号延迟相对应的多个可选的检测点。
在实施例中，检测器包括各自具有不同检测点的多个可选择检测器。
在实施例中，延迟元件响应于选择信号，延迟元件具有与多个可选择升压信号延迟相对应的多个可选择延迟。
在实施例中，延迟元件包括与多个可选择升压信号延迟相对应的多个可选择延迟通路。
在本文所描述的特定实施例中，提供了用于将数据写入至存储单元的连续负升压位线电压的方法。该方法包括以下步骤：在写入使能过程中，通过开关晶体管将位线电压节点连接至接地节点；响应于升压信号使开关晶体管截止以将位线电压节点与接地节点断开；在使开关晶体管截止之后，利用连接至位线电压节点的电容器来启动将位线电压节点驱动至第一负电压；以及在写入使能过程之后，使开关晶体管导通以将位线电压节点重新连接至接地节点。
在方法的特定实施例中，该方法还包括：在启动将位线电压节点驱动至第一负电压之后进行延迟，然后在延迟之后，利用连接至位线电压节点的第二电容器来启动将位线电压驱动至低于第一负电压的第二负电压，。
尽管在本文中示出和描述了实例，然而，实施例并不仅限于所示出的具体细节，在权利要求的等同范围内，本领域普通技术人员将可以对本发明作出各种修改和结构改变。

Claims (17)

1.一种存储器件，包括：
晶体管开关，连接在位线电压节点和接地节点之间；
升压信号电路，与所述晶体管开关的栅极节点连接，所述升压信号电路提供响应写入使能信号的升压信号；
第一延迟元件；以及
第一电容器，与所述第一延迟元件串联，并且具有与所述位线电压节点连接的第一端和通过所述第一延迟元件与所述栅极节点连接的第二端；
第二延迟元件；以及
第二电容器，与所述第二延迟元件串联，并且具有与所述位线电压节点连接的第一端和通过所述第二延迟元件与所述第一电容器的第二端连接的第二端。
2.根据权利要求1所述的存储器件，其中，所述第一延迟元件使所述升压信号的第一延迟形式与所述第一电容器连接，用于当所述晶体管开关截止时驱动所述位线电压节点至第一负电压。
3.根据权利要求2所述的存储器件，其中，所述升压信号使所述晶体管开关截止，并且所述第一延迟元件在所述升压信号的所述第一延迟形式与所述第一电容器连接之前提供足以使所述晶体管开关完全截止的延迟。
4.根据权利要求1所述的存储器件，
其中，所述第一延迟元件使所述升压信号的第一延迟形式与所述第一电容器连接，以驱动所述位线电压节点至第一负电压，
其中，所述第二延迟元件使所述升压信号的第二延迟形式与所述第二电容器连接，以驱动所述位线电压节点至第二负电压。
5.根据权利要求4所述的存储器件，其中，所述升压信号使所述晶体管开关截止，并且所述第一延迟元件在所述升压信号的所述第一延迟形式与所述第一电容器连接之前提供足以使所述晶体管开关完全截止的延迟。
6.根据权利要求1所述的存储器件，还包括：
伪位线，与伪写入驱动器连接，所述伪写入驱动器响应于写入使能信号而驱动所述伪位线在高和低之间转换；以及
检测器，与所述伪位线连接，以检测所述伪位线在高和低之间的转换，其中，所述升压信号电路响应于所述检测器的输出，以提供所述升压信号。
7.根据权利要求6所述的存储器件，其中，所述升压信号电路还包括在所述检测器和所述晶体管开关的栅极节点之间连接的延迟元件。
8.根据权利要求1所述的存储器件，还包括与所述位线电压节点连接的写入驱动器以及与所述写入驱动器连接的SRAM阵列，所述写入驱动器将所述位线电压节点的电压传输至所述SRAM阵列中的位线。
9.一种存储器件，包括：
晶体管开关，在位线电压节点和接地节点之间连接；
可变延迟升压信号电路，与所述晶体管开关的栅极节点连接，所述可变延迟升压信号电路提供响应写入使能信号的升压信号，所述可变延迟升压信号电路响应于选择信号而选择多个可选择升压信号延迟中的一个；以及
第一电容器，连接在所述晶体管开关的所述栅极节点和所述位线电压节点之间，
其中，所述可变延迟升压信号电路包括：延迟元件，在检测器和所述晶体管开关的所述栅极节点之间连接，其中，所述延迟元件响应于所述选择信号，所述延迟元件具有与所述多个可选择升压信号延迟相对应的多个可选择延迟。
10.根据权利要求9所述的存储器件，其中，所述可变延迟升压信号电路包括：
伪位线，与伪写入驱动器连接，所述伪写入驱动器响应于写入使能信号而驱动所述伪位线在高与低之间转换；以及
检测器，与所述伪位线连接，用于检测所述伪位线在高和低之间的转换。
11.根据权利要求10所述的存储器件，其中，所述伪写入驱动器响应于所述选择信号，所述伪写入驱动器具有与所述多个可选择升压信号延迟相对应的多种可选择驱动能力。
12.根据权利要求11所述的存储器件，其中，所述伪写入驱动器包括多个可选择驱动器。
13.根据权利要求12所述的存储器件，其中，所述可选择驱动器中的至少一个具有比所述可选择驱动器中的另一个更大的驱动能力。
14.根据权利要求10所述的存储器件，其中，所述检测器响应于所述选择信号，所述检测器具有与所述多个可选择升压信号延迟相对应的多个可选择检测点。
15.根据权利要求13所述的存储器件，其中，所述检测器包括各自具有不同检测点的多个可选择检测器。
16.根据权利要求9所述的存储器件，其中，所述延迟元件包括与所述多个可选择升压信号延迟相对应的多个可选择延迟通路。
17.一种用于将数据写入存储单元的连续负升压位线电压的方法，包括以下步骤：
在写入使能过程中，通过开关晶体管将位线电压节点连接至接地节点；
响应于升压信号而使所述开关晶体管截止以将所述位线电压节点与所述接地节点断开；
在使所述开关晶体管截止之后，利用与所述位线电压节点连接的电容器来启动将所述位线电压节点驱动至第一负电压；以及
在所述写入使能过程之后，使所述开关晶体管导通以将所述位线电压节点重新连接至所述接地节点；
其中，在启动将所述位线电压节点驱动至所述第一负电压之后进行延迟，然后在所述延迟之后，利用连接至所述位线电压节点的第二电容器来启动将所述位线电压驱动至低于所述第一负电压的第二负电压。
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