JP2002074957A - 半導体記憶装置、及びその制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 低電源電圧化を伴いながら大容量化、高速化
されても、回路規模を増大させることなく、低消費電流
化、及び高速化を十分に図ることができる半導体記憶装
置を提供すること 【解決手段】 プリチャージ回路Ｐｒｅ３のショート回
路部分をトランジスタＴＮ１Ａ、ＴＮ１Ｂの直列接続に
て構成し、両トランジスタの接続点とプリチャージ電圧
ＶＰＲの間にトランジスタＴＮ２Ａ及びＴＮ２Ｂを直列
接続して電位保持回路とし、トランジスタＴＮ１ＡとＴ
Ｎ２Ａ、ＴＮ１ＢとＴＮ２Ｂを、各々プリチャージ信号
ＢＲＳ０、及びＢＲＳ１で制御する。プリチャージ信号
ＢＲＳ０、及びＢＲＳ１のうちの何れか一方を、１サイ
クル前からプリセットしておき、他方をセットすると同
時にビット線対／ＢＬ−ＢＬのショート動作を開始し、
ショート動作の終了時にはプリセットした側をリセット
してショート動作を終了する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ビット線プリチャ
ージ動作を行う半導体記憶装置に関するものであり、特
に、高速動作に好適なプリチャージ動作を行う半導体記
憶装置に関するものである。

【０００２】

【従来の技術】近年、動画描画やその他の先進機能を実
現するコンピュータ技術の進展に伴い、ダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）等の半導体記憶装置
には、大容量化や高速化に対する要求が強くなってきて
いる。またプロセステクノロジーの進展や携帯機器等の
普及等により低電源電圧化や低消費電流化も必要であ
る。

【０００３】さて、メモリセルへのデータの読み出し、
書き込みはビット線を介して行われるが、特に読み出し
の場合に、メモリセルから読み出したデータをセンスア
ンプ等にて差動増幅する必要から、ビット線は２本を１
セットとしてセンスアンプを挟んで対をなしてビット線
対として構成されており、互いに相補な信号が入出力さ
れる。そのためデータアクセスの終了後には、次のデー
タアクセスに備えビット線対の電圧をリセットする、い
わゆるプリチャージ動作を行う必要があり、データ入出
力のサイクルは、データアクセス動作とビット線対プリ
チャージ動作の和で決定される。従って、データアクセ
スの高速化を図るためには、ビット線プリチャージ動作
の高速化が重要である。

【０００４】図１に従来技術の半導体記憶装置における
ビット線プリチャージ回路を示す。ビット線対／ＢＬ−
ＢＬには各々多数のメモリセルが接続されているが、図
１ではメモリセルＣｅｌｌ０、Ｃｅｌｌ１（ＤＲＡＭ構
成のメモリセルを示す。）が例示されている。更にビッ
ト線対／ＢＬ−ＢＬは、センスアンプＳＡｍｐで連結さ
れると共に、プリチャージ回路Ｐｒｅに接続されてい
る。

【０００５】プリチャージ回路Ｐｒｅは、ビット線対／
ＢＬ−ＢＬをショートするトランジスタＴＮ１０１、及
びショートされたビット線／ＢＬ、ＢＬの電位をプリチ
ャージ電圧ＶＰＲに保持するためのトランジスタＴＮ１
０２、ＴＮ１０３で構成され、これらのトランジスタＴ
Ｎ１０１乃至ＴＮ１０３は、制御回路Ｃｎｔより出力さ
れるデータサイクル開始信号ＡＣＴＶとプリチャージサ
イクル開始信号ＰＲＥにより制御されたプリチャージ信
号発生回路ＰｒｅＣから出力されるプリチャージ信号Ｐ
ＲＥＺにより制御される。

【０００６】従来より、大容量化あるいは低電源電圧化
された場合においてビット線プリチャージ動作の高速化
を図るために、プリチャージ信号ＰＲＥＺの駆動能力を
強化する方策が採られている。具体的には、プリチャー
ジ信号発生回路ＰｒｅＣを、チップ内に多数あるトラン
ジスタＴＮ１０１乃至ＴＮ１０３のゲート総容量を十分
に駆動できる大きなトランジスタで構成したり、あるい
は昇圧された電圧ＶＰＰを印加することにより、駆動す
べきトランジスタＴＮ１０１乃至ＴＮ１０３の増加に伴
う駆動負荷の増大や、低電源電圧化による駆動能力の低
減に対応している。

【０００７】

【発明が解決しようとする課題】しかしながら、大容量
化、高速化の要求は留まるところを知らず、またこれら
の要求を実現するため低電源電圧化も進展することか
ら、上記従来技術では以下に詳述するように、高速化を
維持するために制御回路の回路規模が大きくなりチップ
上の占有面積の増大や消費電流の増大を招いてしまい、
しかも、高速化は十分には図れないという課題を有して
いる。

【０００８】図２に示すように大容量化した場合、プリ
チャージ信号ＰＲＥＺに接続されるプリチャージ回路Ｐ
ｒｅ用トランジスタＴＮ１０１乃至ＴＮ１０３の数も増
大し、プリチャージ信号ＰＲＥＺ自身の配線抵抗とトラ
ンジスタＴＮ１０１乃至ＴＮ１０３のゲート容量からビ
ット線対毎にＣＲ遅延が付加されることとなる。このＣ
Ｒ遅延は、ビット線対を通過する毎に順次加算され最遠
点で最大となり、高速化の要求に対しては最遠点でのプ
リチャージ動作が律速するため、それ以外のビット線対
ではプリチャージ動作が完了しているにもかかわらず最
遠点での動作完了を待たなければならず高速化が思うに
図れない。また、このＣＲ遅延時定数は配線抵抗とゲー
ト容量により一義的に決定されるので、プリチャージ信
号発生回路ＰｒｅＣの駆動能力の改善では解消せず、高
速化を十分に図ることができないという問題がある。

【０００９】また、大容量化に伴うプリチャージ信号Ｐ
ＲＥＺの負荷容量の増大に対応して、プリチャージ信号
ＰＲＥＺの駆動能力を向上させるため、プリチャージ信
号発生回路ＰｒｅＣを構成するトランジスタサイズを大
きくする必要があるが、チップ上におけるプリチャージ
信号発生回路ＰｒｅＣの占める面積が増大してしまい回
路集積上好ましくないという問題がある。

【００１０】また、プリチャージ信号発生回路ＰｒｅＣ
の出力能力強化や、プリチャージ信号ＰＲＥＺの昇圧電
圧ＶＰＰ駆動に伴う昇圧回路の追加あるいは能力増強
は、消費電流の増大を招き低消費電流を図ることができ
ないという問題がある。

【００１１】更に、プロセステクノロジーの進展や携帯
機器等の普及等により、トランジスタの閾値電圧の低下
以上に低電源電圧化が進展しており、電源電圧ＶＤＤに
対するトランジスタの動作余裕が減少する方向にある。
従って、従来のプリチャージ回路Ｐｒｅによりビット線
対／ＢＬ−ＢＬのプリチャージ動作を行う場合、メモリ
セルデータが破壊されずに正しく読み出されるために
は、従来以上にビット線対／ＢＬ−ＢＬを確実にショー
トすることが必要となり、次データアクセス動作に移行
する前により多くのプリチャージ時間が必要となり、高
速化を妨げる問題がある。

【００１２】この現象を図３に基づいて具体的に示す。
プリチャージ信号ＰＲＥＺがＨレベル電位になりトラン
ジスタＴＮ１０１乃至ＴＮ１０３が導通してプリチャー
ジ動作を開始する。この状態では、各トランジスタＴＮ
１０１乃至ＴＮ１０３のバックバイアスが異なるのでト
ランジスタＴＮ１０１乃至ＴＮ１０３毎に駆動能力に差
が生じることとなる。仮に、ビット線ＢＬの電位をＶＤ
Ｄ、ビット線／ＢＬの電位を０Ｖ、プリチャージ電圧Ｖ
ＰＲ＝ＶＤＤ／２と仮定すると、時刻ｔ０では、 ＴＮ１０１：ＶＧＳ＝ＶＤＤ、ＶＤＳ＝ＶＤＤ、ＶＢＳ
＝０ ＴＮ１０２：ＶＧＳ＝ＶＤＤ、ＶＤＳ＝ＶＤＤ／２、Ｖ
ＢＳ＝０ ＴＮ１０３：ＶＧＳ＝ＶＤＤ／２、ＶＤＳ＝ＶＤＤ／
２、ＶＢＳ＝ＶＤＤ／２ なる関係が成立する。時刻ｔ１に向かう期間では、バイ
アス関係からトランジスタＴＮ１０１が一番強く導通し
てビット線対／ＢＬ−ＢＬをショートし始める。次に強
く導通するのはトランジスタＴＮ１０２であり、ビット
線／ＢＬ（＝０Ｖ）をプリチャージ電圧ＶＰＲ（＝ＶＤ
Ｄ／２）にショートさせ、トランジスタＴＮ１０３はト
ランジスタＴＮ１０２よりも弱くビット線ＢＬ（＝ＶＤ
Ｄ）をプリチャージ電圧ＶＰＲ（＝ＶＤＤ／２）にショ
ートさせ、時刻ｔ１の時点では、ＢＬ＝ＶＰＲ＋α、／
ＢＬ＝ＶＰＲとなり、各トランジスタのバイアス条件
は、 ＴＮ１０１：ＶＧＳ＝ＶＤＤ／２、ＶＤＳ＝α、ＶＢＳ
＝ＶＤＤ／２ ＴＮ１０２：ＶＧＳ＝ＶＤＤ／２、ＶＤＳ＝０、ＶＢＳ
＝ＶＤＤ／２ ＴＮ１０３：ＶＧＳ＝ＶＤＤ／２、ＶＤＳ＝α、ＶＢＳ
＝ＶＤＤ／２ となる。

【００１３】時刻ｔ１では、トランジスタＴＮ１０１、
トランジスタＴＮ１０３は自身に電流を流しショート動
作をしているが、トランジスタＴＮ１０２はＶＤＳ＝０
であるから自身は電流を流していない。そして時刻ｔ１
から時刻ｔ２に向かうと、トランジスタＴＮ１０１はビ
ット線対／ＢＬ−ＢＬをショートし続けるので、ビット
線対／ＢＬ−ＢＬは共にＶＤＤ／２＋α／２の電圧レベ
ルに引っ張られ、時刻ｔ２では、 ＴＮ１０１：ＶＧＳ＝ＶＤＤ−（ＶＤＤ／２＋α／
２）、ＶＤＳ＝０、ＶＢＳ＝ＶＤＤ／２＋α／２ ＴＮ１０２：ＶＧＳ＝ＶＤＤ／２、ＶＤＳ＝α／２、Ｖ
ＢＳ＝ＶＤＤ／２ ＴＮ１０３：ＶＧＳ＝ＶＤＤ／２、ＶＤＳ＝α／２、Ｖ
ＢＳ＝ＶＤＤ／２ となる。そして、最終的には／ＢＬ＝ＢＬ＝ＶＰＲ（＝
ＶＤＤ／２）に収斂していくがこれには更に時間がかか
る。

【００１４】ここで、αは回路定数により決まる定数で
あり、トランジスタＴＮ１０１乃至３の駆動能力が強く
プリチャージ動作に対して十分な余裕がある場合には、
小さな値となり上記に示す時刻ｔ１でのビット線対／Ｂ
Ｌ−ＢＬ間の電位差はセンスアンプＳＡｍｐにとって無
視できるレベルとなるが、低電源電圧化によりトランジ
スタ閾値電圧が相対的に高くなりトランジスタＴＮ１０
１乃至３の動作余裕が厳しくなると、αは値として大き
な意味を持つようになり、時刻ｔ１では、もはやセンス
アンプＳＡｍｐを正常に動作させることはできなくな
り、更に多くのプリチャージ時間が必要となってデータ
アクセスの高速化が妨げられることとなる。

【００１５】本発明は前記従来技術の問題点を解消する
ためになされたものであり、低電源電圧化を伴いながら
大容量化、高速化されても、回路規模を増大させること
なく、低消費電流化、及び高速化を十分に図ることがで
きる半導体記憶装置を提供することを目的とする。

【００１６】

【課題を解決するための手段】前記目的を達成するため
に、請求項１に係る半導体記憶装置は、ビット線対間に
直列接続される第１及び第２スイッチ素子でビット線対
ショート回路が構成されることを特徴とする。

【００１７】請求項１の半導体記憶装置では、第１及び
第２スイッチ素子は、信号のレベルが同時に遷移するこ
とのない第１及び第２制御信号で制御され、各スイッチ
素子はそれぞれの制御信号により導通され、両制御信号
が揃った時点でビット線対のショート動作が行われる。

【００１８】これにより、第１あるいは第２制御信号の
うちの何れか一方の制御信号をプリセット信号としてビ
ット線対のショート動作開始前にプリセットしておき、
他方の制御信号をセットすると同時にビット線対のショ
ートを開始し、ショート動作の終了時にはプリセット信
号とした制御信号をリセットすることによりショート動
作を終了させればよく、ビット線対ショート動作の開始
と終了を異なる制御信号で設定することができるので、
高速化されてプリチャージ時間が短縮された場合に制御
信号線のＣＲ遅延により波形がなまっても、単独信号を
使用する場合のように波形が潰れてしまうことはなく、
有効なプリチャージ動作を確実に確保することができ、
制御信号線の配線抵抗と第１及び第２スイッチ素子の負
荷容量からなるＣＲ遅延の影響を受けにくい回路構成と
なり、ビット線対ショート時間を短縮しデータアクセス
の高速化が実現できる。

【００１９】また、各制御信号には短いパルス動作が要
求されることはないので、制御信号を生成する回路の駆
動能力を従来の回路に比して小さくすることができ、制
御信号の生成回路についてチップ上の回路占有面積や消
費電流の低減を図ることができる。

【００２０】また、請求項２に係る半導体記憶装置は、
請求項１に記載の半導体記憶装置において、第１及び第
２スイッチ素子の接続点と所定電圧源間に第３制御信号
で制御される第３スイッチ素子を接続してビット線電位
保持回路が構成されることを特徴とする。

【００２１】請求項２の半導体記憶装置では、第３スイ
ッチ素子は第３制御信号で制御され、第１及び第２スイ
ッチ素子が共に導通してビット線対がショートする期間
内に導通してビット線対を所定電圧源に接続する。

【００２２】これにより、第１乃至第３スイッチ素子を
第１乃至第３制御信号で制御するので、各制御信号毎の
駆動負荷容量を小さくすることができ、制御信号を生成
する回路についてチップ上の回路占有面積や消費電流の
低減を図ることができる。

【００２３】また、ビット線対ショート回路とビット線
電位保持回路とを異なる制御信号で制御することができ
るので、それぞれに最適なタイミングで動作を行わせる
ことができ、ビット線対ショート回路における第１及び
第２制御信号によるショート時間の短縮化に加えて、ビ
ット線電位保持の動作も必要に応じて最適なタイミング
で動作させることができ、データアクセスの高速化が実
現できる。

【００２４】また、請求項３に係る半導体記憶装置は、
請求項１に記載の半導体記憶装置において、第１及び第
２スイッチ素子の接続点と所定電圧源間に直列接続の第
４及び第５スイッチ素子を接続してビット線電位保持回
路とし、第１スイッチ素子と第４スイッチ素子を第１制
御信号で制御し、第２スイッチ素子と第５スイッチ素子
を第２制御信号で制御することを特徴とする。

【００２５】請求項３の半導体記憶装置では、第１及び
第４スイッチ素子と、第２及び第５スイッチ素子とは、
同時に遷移することのない第１及び第２制御信号で制御
され、各スイッチ素子はそれぞれの制御信号により導通
され、両制御信号が揃った時点でビット線対のショート
動作及び所定電圧源へのビット線電位保持動作が同時に
行われる。

【００２６】これにより、同時にレベル遷移をすること
のない第１及び第２制御信号の２相の制御信号によりビ
ット線対をショートするので、制御信号の配線抵抗と第
１及び第４スイッチ素子、あるいは第２及び第５スイッ
チ素子の負荷容量からなるＣＲ遅延の影響を受けにく
く、短縮化されたショート時間においても有効なショー
ト制御時間を十分に確保することができ、確実にショー
ト動作を行わせることができる。

【００２７】また、第１及び第２制御信号の２相信号で
制御するので、各制御信号毎の駆動負荷容量を小さくす
ることができ、制御信号を生成する回路についてチップ
上の回路占有面積や消費電流の低減を図ることができ
る。

【００２８】更に、ビット線対ショート回路とビット線
電位保持回路とを共通の制御信号で制御することができ
るので、簡単な制御タイミングでショート動作及び電位
保持動作からなるプリチャージ動作を行わせることがで
き、簡単な制御回路構成により回路占有面積や消費電力
の低減、及びデータアクセスの高速化を実現することが
できる。

【００２９】また、請求項４に係る半導体記憶装置は、
ビット線対間に接続される第６スイッチ素子によりビッ
ト線対ショート回路が構成され、ビット線対の一方のビ
ット線と所定電圧源との間に接続される第７スイッチ素
子によりビット線電位保持回路が構成されることを特徴
とする。

【００３０】請求項４の半導体記憶装置では、第４制御
信号により制御される第６スイッチ素子にてビット線対
がショートされると共に、ビット線の電位保持は、ショ
ート開始から所定遅延時間を経過してビット線対のショ
ート状態が進行し両ビット線の電位が近づいた後に、第
５制御信号により制御される第７スイッチ素子によって
一方のビット線に対しては直接に、他方のビット線に対
しては第６スイッチ素子を介して所定電位に保持され
る。

【００３１】これにより、遅延時間を意図的に設けビッ
ト線対のショート状態が進行して両ビット線の電位が近
づいた後にビット線の電位保持動作として第７スイッチ
素子を活性化するので、第７スイッチ素子に直接接続さ
れる一方のビット線か、あるいは第６スイッチ素子を介
して接続される他方のビット線かの違いに関わらず、第
７スイッチ素子のみという最小の回路構成で両ビット線
の電位保持動作を確実に行うことができ、ビット線電位
保持回路の構成素子数の削減と、これに伴うスイッチ素
子の駆動負荷の低減による高速化が実現できる。

【００３２】また、請求項５に係る半導体記憶装置は、
請求項４に記載の半導体記憶装置において、ビット線対
の他方のビット線に接続され、第７スイッチ素子と同一
で導通することのない第８スイッチ素子を備えることを
特徴とする。

【００３３】請求項５の半導体記憶装置では、一方のビ
ット線に接続される第７スイッチ素子と他方のビット線
に接続される第８スイッチ素子は同一であるため、対を
なす各ビット線にはスイッチ素子により同一の負荷が付
加されることとなる。

【００３４】これにより、対をなすビット線同士の負荷
バランスを均衡させることができるので、メモリセルの
蓄積電荷をビット線に読み出した場合のビット線間の微
小電位差にアンバランスが生ずることはないのでデータ
記憶の基本性能を低下させることなく、ビット線電位保
持回路の構成素子数の削減と、これに伴うスイッチ素子
の駆動負荷の低減による高速化を実現することができ
る。

【００３５】また、請求項６に係る半導体記憶装置は、
請求項１乃至請求項５に記載の半導体記憶装置におい
て、第１及び第２制御信号、又は第４制御信号の駆動電
圧は、ビット線対の駆動電圧より昇圧された電圧である
ことを特徴とする。

【００３６】請求項６の半導体記憶装置では、ビット線
対ショート回路は、ビット線対の駆動電圧より昇圧され
た電圧で駆動される。

【００３７】これにより、ビット線対ショート回路の駆
動能力を向上させることができ、ショート時間の短縮化
を図ることができると共に、ショート回路の制御信号の
みを昇圧することが可能な回路構成においては、昇圧回
路の回路規模を限定して回路占有面積及び消費電流の低
減を図ることができ、また、請求項３の場合にあって
は、ビット線対ショート回路と共にビット線電位保持回
路についても昇圧した第１及び第２制御信号で制御する
ことにより、ショート動作と電位保持動作との両者を高
速化することができ、データアクセスのさらなる高速化
を図ることができる。

【００３８】また、請求項７に係る半導体記憶装置は、
請求項１乃至請求項６に記載の半導体記憶装置におい
て、複数のビット線対群を２以上のグループに分割し、
前記各グループ毎に生成した前記各制御信号で、ビット
線対のショート動作、及びビット線の所定電位保持動作
を制御することを特徴とする。

【００３９】請求項７の半導体記憶装置では、ショート
および電位保持の動作に際して、２以上に分割されたビ
ット線対のグループは、グループ毎に生成された制御信
号によりビット線対ショート動作及びビット線電位保持
動作を行う。

【００４０】これにより、ビット線対ショート回路とビ
ット線電位保持回路とによる負荷はグループ毎に分割さ
れ制御信号もグループ毎に生成されるので、制御信号の
駆動負荷を低減することができ、負荷を十分な駆動能力
で駆動することができると共に、請求項１乃至請求項６
と組み合わせれば更に負荷の低減、駆動能力の増強を図
ることができ、データアクセスの高速化を実現すること
ができる。

【００４１】また、請求項８に係る半導体記憶装置の制
御方法は、１の制御信号から生成される複数の個別制御
信号により、ビット線対のショート動作からビット線の
電位保持動作に至る一連の動作を段階的に制御すること
を特徴とする。

【００４２】これにより、ショートおよび電位保持の一
連の動作を複数の個別制御信号により段階的に制御する
ので、個々の個別制御信号が駆動すべき負荷を限定する
ことができ、チップ上に多数配置されているビット線対
に至る個別制御信号の伝播遅延時間差を低減することが
でき、個別制御信号の駆動回路規模を大きくすることな
く高速動作をさせることができる。

【００４３】また、請求項９に係る半導体記憶装置の制
御方法は、請求項８に記載の半導体記憶装置の制御方法
において、ビット線対のショート動作では、１の個別制
御信号によるプリセットに続き、第１所定遅延時間の後
に他の個別制御信号を活性化してショート動作を開始
し、更に、他の個別制御信号の活性化に対して第２所定
遅延時間の後に１の個別制御信号を非活性とすることに
よりショート動作を終了することを特徴とする。

【００４４】これにより、ビット線対のショート動作を
動作タイミングの異なる２つの個別制御信号で行うの
で、短縮されたショート時間に対しても確実にショート
動作を行わせることができる。

【００４５】

【発明の実施の形態】以下、本発明の半導体記憶装置に
ついて具体化した第１乃至第７実施形態を図４乃至図２
０に基づき図面を参照しつつ詳細に説明する。図４は、
第１実施形態の半導体記憶装置におけるビット線プリチ
ャージ回路を示す回路図である。図５は、第１実施形態
のビット線プリチャージ期間短縮時の動作波形を示す波
形図である。図６は、第１実施形態におけるＣＲ遅延に
よるビット線プリチャージ期間短縮時の動作波形を示す
拡大波形図である。図７は、第２実施例の半導体記憶装
置におけるビット線プリチャージ回路を示す回路図であ
る。図８は、第２実施形態におけるＣＲ遅延によるビッ
ト線プリチャージ期間短縮時の動作波形を示す拡大波形
図である。図９は、第３実施形態の半導体記憶装置にお
けるビット線プリチャージ回路を示す回路図である。図
１０は、第３実施形態におけるＣＲ遅延によるビット線
プリチャージ期間短縮時の動作波形を示す拡大波形図で
ある。図１１は、第４実施形態の半導体記憶装置におけ
るビット線プリチャージ回路を示す回路図である。図１
２は、第４実施形態のビット線プリチャージ期間短縮時
の動作波形を示す波形図である。図１３は、第４実施形
態におけるビット線対のショート波形図である。図１４
は、第５実施形態の第１具体例におけるビット線プリチ
ャージ回路を示す回路図である。図１５は、第５実施形
態の第２具体例におけるビット線プリチャージ回路を示
す回路図である。図１６は、第６実施形態の第１具体例
におけるビット線プリチャージ回路を示す回路図であ
る。図１７は、第６実施形態の第２具体例におけるビッ
ト線プリチャージ回路を示す回路図である。図１８は、
第６実施形態の第３具体例におけるビット線プリチャー
ジ回路を示す回路図である。図１９は、第６実施形態の
第４具体例におけるビット線プリチャージ回路を示す回
路図である。図２０は、第７実施形態の半導体記憶装置
におけるビット線分割プリチャージを示す回路図であ
る。尚、各図において、従来技術と同様の構成部分につ
いては、同じ番号を付している。

【００４６】図４に示す第１実施形態の回路図において
は、プリチャージ信号発生回路ＰｒｅＣ１によりプリチ
ャージされる複数のビット線対のうち、最もプリチャー
ジ信号発生回路ＰｒｅＣ１に近いビット線対／ＢＬ−Ｂ
Ｌに接続されているプリチャージ回路Ｐｒｅ１と、最も
距離が離れたビット線対／ＢＬｄ−ＢＬｄに接続されて
いるプリチャージ回路Ｐｒｅ１ｄの２つの回路を示して
いる。

【００４７】図４のプリチャージ回路Ｐｒｅ１及びＰｒ
ｅ１ｄは、図示しない多数のメモリセル群の１つにセン
スアンプにて増幅されたデータがビット線／ＢＬ、Ｂ
Ｌ、／ＢＬｄ、ＢＬｄを介して入出力されるデータサイ
クルの間に、ビット線対／ＢＬ−ＢＬ、／ＢＬｄ−ＢＬ
ｄをショートした上でプリチャージ電圧ＶＰＲに保持す
る動作を行う。

【００４８】プリチャージ回路Ｐｒｅ１（Ｐｒｅ１ｄ）
のうちショート回路部分は、ＮＭＯＳトランジスタＴＮ
１Ａ、ＴＮ１Ｂ（ＴＮ１Ａｄ、ＴＮ１Ｂｄ）を直列に接
続してビット線対間を連結した構成をしており、それぞ
れ後述のプリチャージ信号ＢＲＳ０、ＢＲＳ１（ＢＲＳ
０ｄ、ＢＲＳ１ｄ）により制御される。また、各ビット
線／ＢＬ、ＢＬ（／ＢＬｄ、ＢＬｄ）は、それぞれＮＭ
ＯＳトランジスタＴＮ１０２、ＴＮ１０３（ＴＮ１０２
ｄ、ＴＮ１０３ｄ）を介して所定電圧のプリチャージ電
圧ＶＰＲに接続されてプリチャージ時にビット線／Ｂ
Ｌ、ＢＬ（／ＢＬｄ、ＢＬｄ）をＶＰＲ電位に保持す
る。

【００４９】プリチャージ信号発生回路ＰｒｅＣ１は、
図示しない制御回路よりパルス出力されたデータサイク
ル開始信号ＡＣＴＶとプリチャージサイクル開始信号Ｐ
ＲＥとがラッチ回路Ｌｃｈに入力され動作サイクルの状
態を記憶する。ラッチ回路Ｌｃｈからインバータにて反
転された信号Ａは、データサイクル開始信号ＡＣＴＶの
入力に対してハイレベル電位に設定され、出力バッファ
に入力されると共に、リングオシレータ状に接続された
分周回路Ｒｎｇの２組のトランスファゲートを交互にス
イッチすることにより、データサイクル開始信号ＡＣＴ
Ｖとプリチャージサイクル開始信号ＰＲＥとによるデー
タサイクルを半分に分周した信号Ｂを出力バッファに向
けて出力する。出力バッファは、信号Ａ及び信号Ｂによ
り制御されプリチャージ信号ＢＲＳ０、ＢＲＳ１を出力
する。

【００５０】プリチャージ信号ＢＲＳ０、ＢＲＳ１は、
一連のビット線対／ＢＬ−ＢＬ乃至／ＢＬｄ−ＢＬｄに
おけるプリチャージ回路Ｐｒｅ１乃至Ｐｒｅ１ｄに入力
されるが、チップ上の配置により最遠点のプリチャージ
回路Ｐｒｅ１ｄに至るまでの配線長は長く配線抵抗も大
きなものとなる。これに加えて、各プリチャージ回路Ｐ
ｒｅ１乃至Ｐｒｅ１ｄにおいてＮＭＯＳトランジスタＴ
Ｎ１Ａ乃至ＴＮ１Ａｄ、ＴＮ１Ｂ乃至ＴＮ１Ｂｄに接続
されるため、ビット線対毎にゲート負荷容量が接続され
ることとなり、自身の配線抵抗とゲート負荷容量により
ＣＲ遅延回路を構成する。このため、最遠点でのプリチ
ャージ信号ＢＲＳ０ｄ、ＢＲＳ１ｄは、最近点に比して
遅延された信号となる。

【００５１】図５に示すように、データサイクル開始信
号ＡＣＴＶとプリチャージサイクル開始信号ＰＲＥと
は、パルス状に印加される信号であり、データアクセス
した後次のデータサイクルに移行する前にビット線対を
ショートしてプリチャージ動作を行う必要があるため、
両信号は交互に印加される。また、データサイクルの高
速化に対応して同図においては、プリチャージ期間を短
縮した動作を表している。尚、ＣＲ遅延の有無について
は基本的構成、動作に差異はないので、以下の説明で
は、特に断らない限りＣＲ遅延のない信号に関する部分
について説明を代表するものとする。

【００５２】データサイクル開始信号ＡＣＴＶが、プリ
チャージ信号発生回路ＰｒｅＣ１のラッチ回路Ｌｃｈに
入力され信号Ａをハイレベル電位にセットする（図５
中、）。この時の信号Ｂの電圧レベルがローレベル電
位である場合を考えると、出力バッファの出力であるプ
リチャージ信号ＢＲＳ０は信号Ａのハイレベル電位への
反転を受けてローレベル電位に遷移する（図５中、）
のに対して、プリチャージ信号ＢＲＳ１はハイレベル電
位を保持し、トランジスタＴＮ１Ｂを導通して次ステッ
プであるプリチャージ動作のプリセット状態を保持す
る。加えて信号Ａは分周回路Ｒｎｇの前段トランスファ
ゲートを導通して次ステップでの信号Ｂの反転準備を行
う。

【００５３】データサイクルが終了しプリチャージサイ
クル開始信号ＰＲＥが入力されると、ラッチ回路Ｌｃｈ
が反転して、信号Ａはローレベル電位に反転し（図５
中、）プリチャージ信号ＢＲＳ０をハイレベル電位に
反転する（図５中、）。同時に分周回路Ｒｎｇの後段
トランスファゲートを導通して信号Ｂをハイレベル電位
に反転するが（図５中、）、これに先立ち信号Ａがロ
ーレベル電位に反転しているのでプリチャージ信号ＢＲ
Ｓ１はハイレベル電位を保持するところ、プリチャージ
信号ＢＲＳ０もハイレベル電位に遷移するので、トラン
ジスタＴＮ１Ｂに加えてトランジスタＴＮ１Ａも導通し
て、ビット線対／ＢＬ−ＢＬのショートが開始される。

【００５４】更に、次データサイクルが始まりデータサ
イクル開始信号ＡＣＴＶが入力されて、ラッチ回路Ｌｃ
ｈの再反転により信号Ａがハイレベル電位に遷移するこ
とにより（図５中、）、プリチャージ信号ＢＲＳ１が
ローレベル電位に再反転して（図５中、）トランジス
タＴＮ１Ｂがオフすることにより、ビット線対／ＢＬ−
ＢＬのショート動作を終了する。尚、この後もプリチャ
ージ信号ＢＲＳ０は、次プリチャージ動作のプリセット
信号としてハイレベル電位を保持しトランジスタＴＮ１
Ａの導通状態を保持する。以下、プリチャージサイクル
開始信号ＰＲＥとデータサイクル開始信号ＡＣＴＶとを
順次繰り返し、プリチャージ動作を行う。また、ビット
線／ＢＬ、ＢＬの電位保持用トランジスタＴＮ１０２、
ＴＮ１０３駆動用プリチャージ信号ＢＲＳ２は、プリチ
ャージ信号ＢＲＳ０とＢＲＳ１との論理積により生成さ
れ、ビット線対／ＢＬ−ＢＬのショート期間に同期して
ビット線／ＢＬ、ＢＬをプリチャージ電圧ＶＰＲに保持
する。

【００５５】従って、プリチャージ信号ＢＲＳ０、ＢＲ
Ｓ１の何れか一方を、プリセット信号として１サイクル
前のプリチャージ動作時からセットしておき、他方のプ
リチャージ信号をセットすると同時にビット線対／ＢＬ
−ＢＬのショート動作を開始し、ショート動作の終了時
にはプリセット信号としたプリチャージ信号をリセット
してショート動作を終了させると共に、他方のプリチャ
ージ信号を次プリチャージ動作のためのプリセット信号
としてセット状態を保持し、これをデータサイクル毎に
交互に繰り返す設定とするので、ビット線対／ＢＬ−Ｂ
Ｌのショート動作の開始と終了を異なる制御信号で設定
することができ、高速化されてプリチャージ時間が短縮
された場合にＣＲ遅延によりプリチャージ信号の波形が
なまっても、単独のプリチャージ信号で制御する場合の
ように波形が潰れてしまうことはなく、有効なプリチャ
ージ動作を確実に確保することができる。そして、プリ
チャージ信号ＢＲＳ０、ＢＲＳ１の配線抵抗と駆動すべ
きトランジスタＴＮ１Ａ、ＴＮ１Ｂのゲート負荷容量と
からなるＣＲ遅延回路の影響を受けにくい回路構成とな
り、ビット線対／ＢＬ−ＢＬのショート時間を短縮して
データアクセスの高速化が実現できる。

【００５６】さて、図６に示すプリチャージ期間短縮動
作波形では、図５のＺ部分をＣＲ遅延が最も大きくなる
最遠点のプリチャージ回路Ｐｒｅ１ｄについて従来技術
におけるプリチャージ信号ＰＲＥＺと比較して示してい
る。３つのトランジスタＴＮ１０１乃至ＴＮ１０３を駆
動するプリチャージ信号ＰＲＥＺ（図１参照。）に対し
て、プリチャージ信号ＢＲＳ０ｄ、ＢＲＳ１ｄが駆動す
べき負荷は、それぞれビット線対／ＢＬｄ−ＢＬｄ当り
１個のトランジスタＴＮ１Ａｄ、ＴＮ１Ｂｄであり、負
荷は１／３に軽減されている。今、最遠点のプリチャー
ジ回路Ｐｒｅ１ｄを駆動した場合のプリチャージ信号Ｂ
ＲＳ０ｄ、ＢＲＳ１ｄのＣＲ遅延時間を模式的にτ時間
で表し、プリチャージ動作にはハイレベル電位期間で２
τ時間が必要であるとすると、プリチャージ信号ＢＲＳ
０ｄの立ち上がり遅延、及びプリチャージ信号ＢＲＳ１
ｄの立下り遅延は共にτ時間となり、両信号のハイレベ
ル電位期間として２τ時間を確保した最小プリチャージ
期間は３τ時間となる。これに対して従来技術では、負
荷が３倍となるのでＣＲ遅延時間は３τ時間となり、ハ
イレベル電位時間の２τ時間を加算すると必要となる最
小プリチャージ期間は５τ時間となる。実際には、トラ
ンジスタの閾値電圧の関係からプリチャージ信号のハイ
レベル電位より低い電位レベルからプリチャージ動作は
開始されるので、プリチャージ信号ＢＲＳ０ｄ、ＢＲＳ
１ｄにおけるＣＲ遅延時間が少ない第１実施形態におい
ては、更にプリチャージ期間の短縮を図ることができ
る。即ち、最低でも（５τ―３τ）／５τ＝４０％のプ
リチャージ期間の短縮が可能となる。また、このときの
プリチャージ信号ＢＲＳ２ｄは、ＣＲ遅延が２τ時間で
あるので、ハイレベル電位でτ時間の電位保持時間を確
保することができる。

【００５７】従って、ＣＲ遅延が最大となる最遠点のビ
ット線対／ＢＬｄ−ＢＬｄをプリチャージするためにプ
リチャージ回路Ｐｒｅ１ｄを使用して２相のプリチャー
ジ信号ＢＲＳ０ｄ、ＢＲＳ１ｄで駆動することにより、
プリチャージ信号ＢＲＳ０ｄ、ＢＲＳ１ｄ毎の駆動負荷
容量を低減することができるので、プリチャージ信号Ｂ
ＲＳ０ｄ、ＢＲＳ１ｄの信号遷移時間の遅延を小さくす
ることができ、４０％以上のプリチャージ期間の短縮を
図ることができる。

【００５８】また、ビット線対／ＢＬ−ＢＬのショート
動作を２相信号で行い、各々のプリチャージ信号ＢＲＳ
０、ＢＲＳ１の負荷も軽減されるので、プリチャージ信
号ＢＲＳ０、ＢＲＳ１として短いパルスを生成する必要
がなく、プリチャージ信号発生回路ＰｒｅＣ１の駆動能
力を小さく限定することができ、チップ占有面積、及び
消費電流を低減することができる。

【００５９】次に、第２実施形態について図７乃至図８
に基づいて説明する。図７に示すように、プリチャージ
信号発生回路ＰｒｅＣ１は、第１実施形態における回路
と同様の構成でありここでの説明は省略する。プリチャ
ージ回路Ｐｒｅ２は、第１実施形態におけるプリチャー
ジ回路Ｐｒｅ１におけるビット線／ＢＬ、ＢＬの電位保
持回路を構成するトランジスタＴＮ１０２、ＴＮ１０３
に代えて、トランジスタＴＮ２をプリチャージ電圧ＶＰ
Ｒとビット線対／ＢＬ−ＢＬのショート回路におけるト
ランジスタＴＮ１ＡとＴＮ１Ｂとの接続点に接続してい
る。プリチャージ信号ＢＲＳ０及びＢＲＳ１の負荷は第
１実施形態の場合と同程度であり、２相の信号でショー
ト動作を制御するため、高速化されてプリチャージ時間
が短縮された場合にＣＲ遅延によりプリチャージ信号Ｂ
ＲＳ０、ＢＲＳ１の波形がなまっても、有効なショート
動作を確実に確保することができ、プリチャージ信号Ｂ
ＲＳ０、ＢＲＳ１の配線抵抗とトランジスタＴＮ１Ａ、
ＴＮ１Ｂのゲート負荷容量とからなるＣＲ遅延回路の影
響を受けにくい回路構成となり、ビット線対／ＢＬ−Ｂ
Ｌのショート時間を短縮してデータアクセスの高速化が
実現できる。またビット線／ＢＬ、ＢＬの電位保持用プ
リチャージ信号ＢＲＳ２が独立して供給されるので、駆
動負荷をビット線／ＢＬ、ＢＬの電位保持用トランジス
タＴＮ２の駆動に限定できるため駆動負荷を軽減するこ
とができ、ビット線／ＢＬ、ＢＬの電位保持動作につい
ても高速化することができ、ビット線対／ＢＬ−ＢＬの
ショート動作の高速化と相俟って、高速且つ確実なプリ
チャージ動作を行うことができるものである。

【００６０】図８に示すプリチャージ期間短縮動作波形
では、図６における場合と同様、図５のＺ部分をＣＲ遅
延が最も大きくなる最遠点のプリチャージ回路Ｐｒｅ２
ｄについて示している。ビット線対／ＢＬｄ−ＢＬｄの
ショート回路用プリチャージ信号ＢＲＳ０ｄ、ＢＲＳ１
ｄにおける信号遷移時のＣＲ遅延は、第１実施形態にお
ける場合と同様にτ時間であり、最小のプリチャージ期
間は３τ時間となる。またビット線／ＢＬｄ、ＢＬｄの
電位保持回路用プリチャージ信号ＢＲＳ２ｄについても
τ時間の遅延での駆動が可能であり、電位保持時間とし
て２τ時間を確保することができる。実際には、プリチ
ャージ回路Ｐｒｅ１ｄは、プリチャージ信号ＢＲＳ０
ｄ、ＢＲＳ１ｄのハイレベル電位より低い電位から動作
が可能であることから、信号遷移時間における遅延時間
の少ない第２実施形態において、プリチャージ期間を短
縮することができ、従来技術に比してプリチャージ期間
において４０％以上の期間短縮を可能としながら、ビッ
ト線／ＢＬｄ、ＢＬｄの電位保持時間も十分に確保する
ことができる。

【００６１】また、ビット線対／ＢＬ−ＢＬのショート
動作とビット線／ＢＬ、ＢＬの電位保持動作を３相信号
で行い、各々のプリチャージ信号ＢＲＳ０、ＢＲＳ１、
ＢＲＳ２の負荷も軽減されるので、プリチャージ信号Ｂ
ＲＳ０、ＢＲＳ１として短いパルスを生成する必要がな
く、プリチャージ信号発生回路ＰｒｅＣ２の駆動能力を
小さく限定することができ、チップ占有面積、及び消費
電流を低減することができる。

【００６２】更に、第３実施形態について図９乃至図１
０に基づいて説明する。図９に示すように、本実施形態
におけるプリチャージ回路Ｐｒｅ３は、第１実施形態に
おけるプリチャージ回路Ｐｒｅ１におけるビット線／Ｂ
Ｌ、ＢＬ電位の保持回路を構成するトランジスタＴＮ１
０２、ＴＮ１０３に代えてトランジスタＴＮ２Ａ及びＴ
Ｎ２Ｂを直列接続した上で、トランジスタＴＮ２Ａの他
端をビット線対／ＢＬ−ＢＬのショート回路におけるト
ランジスタＴＮ１ＡとＴＮ１Ｂとの接続点に接続し、ト
ランジスタＴＮ２Ｂの他端をプリチャージ電圧ＶＰＲに
接続している。

【００６３】そして、上記４つのトランジスタＴＮ１
Ａ、ＴＮ１Ｂ、ＴＮ２Ａ、ＴＮ２Ｂは、トランジスタＴ
Ｎ１ＡとＴＮ２Ａ、及びＴＮ１ＢとＴＮ２Ｂをペアとし
て、それぞれプリチャージ信号ＢＲＳ０、及びＢＲＳ１
により駆動される。それぞれのトランジスタを駆動する
論理は第１実施形態におけるプリチャージ信号ＢＲＳ
０、及びＢＲＳ１と同様であるので、プリチャージ信号
発生回路ＰｒｅＣ２は、第１実施形態のプリチャージ信
号発生回路ＰｒｅＣ１におけるプリチャージ信号ＢＲＳ
２を出力する部分を削除した構成となる。

【００６４】ビット線対／ＢＬ−ＢＬのショート用トラ
ンジスタＴＮ１Ａ、ＴＮ１Ｂを駆動するプリチャージ信
号ＢＲＳ０、ＢＲＳ１の信号遷移のシーケンスは、第１
実施形態における場合と同様であり、図５に示すように
両信号が共にハイレベル電位である期間にショート動作
を行うので、高速化されてプリチャージ時間が短縮され
た場合にＣＲ遅延によりプリチャージ信号の波形がなま
っても、有効なプリチャージ動作を確実に確保すること
ができ、プリチャージ信号ＢＲＳ０、ＢＲＳ１の配線抵
抗とトランジスタＴＮ１Ａ、ＴＮ１Ｂのゲート負荷容量
とからなるＣＲ遅延回路の影響を受けにくい回路構成と
なり、ビット線対／ＢＬ−ＢＬのショート時間を短縮し
てデータアクセスの高速化が実現できる。更にビット線
／ＢＬ、ＢＬの電位保持用トランジスタＴＮ２Ａ、ＴＮ
２Ｂについても、トランジスタＴＮ１Ａ、ＴＮ１Ｂと同
様の構成をしており、同一のプリチャージ信号ＢＲＳ
０、ＢＲＳ１で駆動されるので、第３実施形態において
は、ビット線／ＢＬ、ＢＬの電位保持はビット線対／Ｂ
Ｌ−ＢＬのショート動作に同期して行われることとな
り、第１及び第２実施形態ではプリチャージ動作に際し
て３相のプリチャージ信号ＢＲＳ０、ＢＲＳ１、及びＢ
ＲＳ２を使用するのに比して、第３実施形態では、２相
のプリチャージ信号ＢＲＳ０、ＢＲＳ１で制御すること
ができる。

【００６５】図１０に示すプリチャージ期間短縮動作波
形では、ビット線対／ＢＬｄ、ＢＬｄのプリチャージ信
号ＢＲＳ０ｄ、ＢＲＳ１ｄにおける信号遷移時のＣＲ遅
延は２τ時間であり、両信号のハイレベル電位保持時間
として２τ時間を確保するとすると、最小のプリチャー
ジ期間は４τ時間となり、この期間にビット線対／ＢＬ
ｄ、ＢＬｄのショート動作と電位保持動作が同時に行わ
れる。従って従来技術に比して、（５τ―４τ）／５τ
＝２０％のプリチャージ期間の短縮が可能となる。実際
には、プリチャージ回路Ｐｒｅ３ｄは、プリチャージ信
号ＢＲＳ０ｄ、ＢＲＳ１ｄのハイレベル電位より低い電
位から動作が可能であることから、従来技術に比して２
０％以上のプリチャージ期間を短縮することが可能であ
る。

【００６６】また、ビット線対／ＢＬ−ＢＬのショート
動作とビット線／ＢＬ、ＢＬの電位保持動作を２相信号
で行い、各々のプリチャージ信号ＢＲＳ０、ＢＲＳ１の
負荷も軽減されるので、プリチャージ信号ＢＲＳ０、Ｂ
ＲＳ１として短いパルスを生成する必要がなく、プリチ
ャージ信号発生回路ＰｒｅＣ２の駆動能力を小さく限定
することができ、チップ占有面積、及び消費電流を低減
することができる。

【００６７】次に、第４実施形態について図１１乃至図
１３に基づいて説明する。図１１に示すように、本実施
形態におけるプリチャージ回路Ｐｒｅ４は、従来技術の
プリチャージ回路Ｐｒｅからビット線／ＢＬとＶＰＲ電
位を直接接続するトランジスタＴＮ１０２を削除した構
成である。

【００６８】プリチャージ信号発生回路ＰｒｅＣ４は、
図示しない制御回路よりパルス出力されたデータサイク
ル開始信号ＡＣＴＶとプリチャージサイクル開始信号Ｐ
ＲＥとがラッチ回路Ｌｃｈに入力され動作サイクルの状
態を記憶する構成については第１乃至第３実施形態と同
様である。プリチャージサイクル開始信号ＰＲＥを受け
ると、ラッチ回路Ｌｃｈからインバータを介して反転さ
れた信号Ａ１はローレベル電位に設定され、更に出力バ
ッファにて反転されてハイレベルの制御信号ＢＲＳ７と
してトランジスタＴＮ１０１をオンしてビット線対をシ
ョートすると共に、遅延回路Ｄｌｙに入力されて遅延時
間ｔｄの遅延信号Ｂ１を生成する。生成された遅延信号
Ｂ１はＡ１との間でＮＯＲ論理演算されて制御信号ＢＲ
Ｓ８としてＢＲＳ７に対して遅延されたハイレベル信号
としてトランジスタＴＮ１０３をオンしてビット線／Ｂ
Ｌ、ＢＬをＶＰＲ電位に接続する。

【００６９】図１２に示すようにプリチャージ時間が短
縮された場合には、上記に説明したプリチャージ信号発
生回路ＰｒｅＣ４の制御信号ＢＲＳ７、ＢＲＳ８は短い
パルスとなるが、制御信号ＢＲＳ７、ＢＲＳ８が駆動す
べきトランジスタは各ビット線対毎に１つであり駆動負
荷が限定されているので、図１１における最遠点のビッ
ト線対に対しても高速に応答することができ、プリチャ
ージ時間の短縮化に対しても十分な動作余裕を確保する
ことができる。

【００７０】ここで、ビット線／ＢＬ、ＢＬ電位保持用
のトランジスタＴＮ１０３の制御信号ＢＲＳ８は、ビッ
ト線対／ＢＬ−ＢＬのショート用の制御信号ＢＲＳ７に
対して時間ｔｄの遅延時間を有して起動される信号であ
る。この遅延時間ｔｄをビット線対／ＢＬ−ＢＬのショ
ートが十分に行われ両ビット線／ＢＬ、ＢＬが同程度の
電位にまでショートされる時間に合わせることにより、
制御信号ＢＲＳ８によるトランジスタＴＮ１０３の駆動
に際しては、トランジスタＴＮ１０３に直接接続される
ビット線ＢＬと、トランジスタＴＮ１０１を介して接続
されるビット線／ＢＬとの違いによる電位保持動作の違
いはなくなり、両ビット線／ＢＬ、ＢＬの電位を均等に
ＶＰＲ電圧に保持できる。図１３にビット線対／ＢＬ−
ＢＬのショート過程と制御信号ＢＲＳ７、ＢＲＳ８の制
御タイミングを示す。ビット線対／ＢＬ−ＢＬのショー
トが完了した段階で制御信号ＢＲＳ８を投入することに
より、両ビット線／ＢＬ、ＢＬを共にＶＰＲ電圧に保持
することができることを示している。

【００７１】ビット線／ＢＬ、ＢＬにはメモリセルから
読み出された蓄積電荷により、対をなすビット線間に生
ずる微小電位差の電圧をセンスアンプにて差動増幅して
データを出力することが要求されるので、メモリセルか
ら読み出された蓄積電荷によるビット線対／ＢＬ−ＢＬ
の電位差が所定の範囲にあることが必要であり、そのた
めには、対をなすビット線／ＢＬ、ＢＬに付加されてい
る容量成分はバランスしていることが必要である。

【００７２】そこで、ビット線／ＢＬ、ＢＬ電位保持用
トランジスタＴＮ１０３が接続されていない側のビット
線／ＢＬについても、容量負荷としてのトランジスタＴ
Ｎ１０３とバランスをとるためにトランジスタＴＮ１０
３と同一のトランジスタＴＮ１０２を接続する構成が、
図１４、図１５に示す第５実施形態における第１および
第２具体例である。

【００７３】トランジスタＴＮ１０２は、ビット線ＢＬ
に接続されているトランジスタＴＮ１０３と同一の負荷
を付加してバランスをとるために、ビット線／ＢＬに接
続されたダミーのトランジスタでありトランジスタ本来
の役割はなく常に非道通状態である。図１４、図１５で
は、接続方法として第１および第２の具体例を示してい
る。図１４では、ダミーのトランジスタＴＮ１０２の他
端をＶＰＲ電圧に接続すると共にゲートを接地電位に接
続することによりＮＭＯＳトランジスタであるＴＮ１０
２を常時非道通にする構成である。また、図１５では、
トランジスタＴＮ１０２の他端をＶＰＲ電圧に代えて接
地電位に接続した構成である。いずれも、トランジスタ
ＴＮ１０２が導通することはなく、トランジスタＴＮ１
０２が有する容量成分等の負荷成分をビット線／ＢＬに
接続することにより、ビット線ＢＬに接続されている電
位保持用トランジスタＴＮ１０３の有する負荷成分とバ
ランスすることを目的として接続されるものである。

【００７４】次に、第６実施形態における第１乃至第４
具体例について、図１６乃至図１９に基づいて説明す
る。第６実施形態は、ビット線対／ＢＬ−ＢＬのショー
ト動作を強化するため、プリチャージ信号ＢＲＳ０Ｐ、
ＢＲＳ１Ｐ、ＢＲＳ３Ｐ、ＢＲＳ４Ｐを、ビット線／Ｂ
Ｌ、ＢＬの駆動電圧より昇圧された電圧ＶＰＰで駆動す
ることにより、ショート用トランジスタＴＮ１０１、Ｔ
Ｎ１Ａ、ＴＮ１Ｂの駆動能力を高めることができ、迅速
なスイッチング動作をすることができる。

【００７５】また、プリチャージ信号ＢＲＳ０Ｐ、ＢＲ
Ｓ１Ｐ、ＢＲＳ３Ｐ、ＢＲＳ４ＰのＣＲ遅延による信号
遷移の時定数は信号振幅には無関係で配線容量とゲート
負荷容量の積であるＣＲ時定数により一義的に決定され
るので、トランジスタＴＮ１０１、ＴＮ１Ａ、ＴＮ１Ｂ
が導通してプリチャージ動作を開始する電圧レベルまで
の遷移時間は、昇圧電源ＶＰＰを使用することにより短
縮される。例えば、昇圧により信号遷移の振幅が２倍に
なった場合には、動作開始までの遅延時間は半分とな
る。従ってプリチャージ期間の更なる短縮が可能とな
り、データアクセスの高速化を実現することができる。
以下に、第１乃至第４具体例について説明する。

【００７６】第１具体例は図１６に示すように、図１の
従来技術におけるプリチャージ回路Ｐｒｅに対して、ビ
ット線対／ＢＬ−ＢＬをショートするトランジスタＴＮ
１０１を駆動するプリチャージ信号ＢＲＳ３Ｐのみを昇
圧電圧ＶＰＰで駆動するものである。プリチャージ信号
発生回路ＰｒｅＣ３Ｐは、従来技術におけるプリチャー
ジ信号発生回路ＰｒｅＣの出力バッファを２系統に分割
した上で片側に対してのみレベルシフト回路ＬＳｈｆｔ
１を介して電圧レベルを昇圧電圧ＶＰＰに変換して出力
する構成となっている。

【００７７】これにより、昇圧されたプリチャージ信号
ＢＲＳ３Ｐで駆動されるトランジスタＴＮ１０１は、昇
圧される電圧ＶＰＰに応じて、駆動能力が強化されると
共に、動作開始及び終了までの遅延時間が短縮されるの
で、プリチャージ期間の短縮化を図ることができる。ま
た、昇圧電圧ＶＰＰを供給すべきトランジスタがショー
ト用トランジスタＴＮ１０１に限定されているので、昇
圧回路（不図示）の電圧供給能力を限定することがで
き、昇圧回路のチップ占有面積、及び消費電流を小さく
抑えることができる。

【００７８】また、第２具体例は図１７に示すように、
図４の第１実施形態におけるプリチャージ回路Ｐｒｅ１
に対して、トランジスタＴＮ１Ａ、ＴＮ１Ｂを駆動する
プリチャージ信号ＢＲＳ０Ｐ、ＢＲＳ１Ｐのみを昇圧電
圧ＶＰＰで駆動するものである。プリチャージ信号発生
回路ＰｒｅＣ１Ｐは、プリチャージ信号ＢＲＳ０Ｐ、Ｂ
ＲＳ１Ｐの出力部分にレベルシフト回路Ｌｓｈｆｔ２を
介して電圧レベルを昇圧電圧ＶＰＰに変換している。

【００７９】この場合も第１具体例と同様に、トランジ
スタＴＮ１Ａ、ＴＮ１Ｂは、昇圧される電圧ＶＰＰに応
じて駆動能力が強化されると共に、動作開始及び終了ま
での遅延時間が短縮され、第１実施形態との組み合わせ
によりさらなるプリチャージ期間の短縮化を図ることが
できる。また、昇圧電圧ＶＰＰを供給すべきトランジス
タがショート用トランジスタＴＮ１Ａ、ＴＮ１Ｂに限定
されるため、昇圧回路のチップ占有面積や消費電流を小
さく抑えることができることも同様である。

【００８０】更に、図１８の第３具体例は、図７の第２
実施形態におけるプリチャージ回路Ｐｒｅ２に対して、
トランジスタＴＮ１Ａ、ＴＮ１Ｂを駆動するプリチャー
ジ信号ＢＲＳ０Ｐ、ＢＲＳ１Ｐのみを昇圧電圧ＶＰＰで
駆動するものであり、プリチャージ信号発生回路Ｐｒｅ
Ｃ１Ｐは、第２具体例と同様の構成を使用している。

【００８１】この場合も第１及び第２具体例と同様に、
トランジスタＴＮ１Ａ、ＴＮ１Ｂの駆動能力が強化され
ると共に、動作の遅延時間が短縮されるため、第２実施
形態との組み合わせによりさらなるプリチャージ期間の
短縮化を図ることができる。また、昇圧電圧ＶＰＰを供
給すべきトランジスタがショート用トランジスタＴＮ１
Ａ、ＴＮ１Ｂに限定されるため、昇圧回路のチップ占有
面積や消費電流を小さく抑えることができることも同様
である。

【００８２】また、図１９の第４具体例は、図９の第３
実施形態におけるプリチャージ回路Ｐｒｅ３に対して、
トランジスタＴＮ１Ａ、ＴＮ１Ｂ，ＴＮ２Ａ、ＴＮ２Ｂ
を昇圧電圧ＶＰＰで振幅するプリチャージ信号ＢＲＳ０
Ｐ、ＢＲＳ１Ｐで駆動するものであり、プリチャージ信
号発生回路ＰｒｅＣ２Ｐは、第３実施形態のプリチャー
ジ信号発生回路ＰｒｅＣ２にレベル変換回路ＬＳｈｆｔ
２を追加した構成である。

【００８３】第４具体例は、高速化を重視した構成とな
っており、プリチャージ回路Ｐｒｅ３を構成する全ての
トランジスタＴＮ１Ａ、ＴＮ１Ｂ，ＴＮ２Ａ、ＴＮ２Ｂ
を昇圧電圧ＶＰＰで駆動することにより、トランジスタ
駆動能力の向上と遅延時間の短縮を図り、ビット線対／
ＢＬ−ＢＬのショート動作とビット線／ＢＬ、ＢＬの電
位保持動作の双方を同時に高速化することができる構成
である。

【００８４】更に、第７実施形態は図２０に示すよう
に、ビット線対を２つのグループに分割することによ
り、これに対応するプリチャージ回路ＰｒｅＮを２つの
グループに分割して、それぞれのグループ毎にプリチャ
ージ信号ＢＲＳ５、ＢＲＳ６を供給する構成である。

【００８５】プリチャージ回路ＰｒｅＮを２つのグルー
プに分割することにより、プリチャージ信号ＢＲＳ５、
ＢＲＳ６毎に駆動すべきプリチャージ回路ＰｒｅＮ内の
トランジスタのゲート負荷容量は従来の半分となり負荷
が軽くなるため、ＣＲ遅延時間を短縮してプリチャージ
期間の短縮を図ることができ、データアクセスの高速化
を図ることが可能となる。

【００８６】更に、第７実施形態を前述の第１乃至第６
実施形態と組み合わせることにより、第１乃至第６実施
形態の効果を強化することができるので、更なるプリチ
ャージ期間の短縮化を図りデータアクセスを高速化する
ことができる。

【００８７】以上詳細に説明したとおり、第１実施形態
に係る半導体記憶装置では、プリチャージ回路Ｐｒｅ１
のうちショート回路部分は、ＮＭＯＳトランジスタＴＮ
１Ａ、ＴＮ１Ｂを直列接続してビット線対間を連結した
構成をしており、それぞれのトランジスタＴＮ１Ａ、Ｔ
Ｎ１Ｂは、何れか一方を、１サイクル前からプリセット
しておき、他方をセットすると同時にビット線対／ＢＬ
−ＢＬのショート動作を開始し、ショート動作の終了時
にはプリセットした側をリセットしてショート動作を終
了させるプリチャージ信号ＢＲＳ０、ＢＲＳ１により制
御されるので、高速化されてプリチャージ時間が短縮さ
れた場合にＣＲ遅延によりプリチャージ信号の波形がな
まっても、有効なプリチャージ動作を確実に確保するこ
とができ、ＣＲ遅延の影響を受けにくい回路構成とする
ことができ、ビット線対／ＢＬ−ＢＬのショート時間を
短縮してデータアクセスの高速化を実現することができ
る。

【００８８】また、２相のプリチャージ信号ＢＲＳ０、
ＢＲＳ１で駆動することにより、プリチャージ信号ＢＲ
Ｓ０、ＢＲＳ１毎の駆動負荷容量を低減することができ
るので、プリチャージ信号ＢＲＳ０、ＢＲＳ１の信号遷
移時間の遅延を小さくすることができ、４０％以上のプ
リチャージ期間の短縮を図ることができる。

【００８９】また、ビット線対／ＢＬ−ＢＬのショート
動作を２相信号で行い、各々の駆動負荷も軽減されるの
で、プリチャージ信号ＢＲＳ０、ＢＲＳ１として短いパ
ルスを生成する必要がなく、プリチャージ信号発生回路
ＰｒｅＣ１の駆動能力を小さく限定してチップ占有面
積、及び消費電流を低減することができる。

【００９０】第２実施形態に係る半導体記憶装置では、
第１実施形態と同様にビット線対／ＢＬ−ＢＬショート
回路用に直列接続されたトランジスタＴＮ１Ａ、ＴＮ１
Ｂに加えて、両トランジスタＴＮ１Ａ、ＴＮ１Ｂの接続
点とプリチャージ電圧ＶＰＲとの間にビット線／ＢＬ、
ＢＬの電位保持用トランジスタＴＮ２を備えた構成であ
り、第１実施形態と同様に、２相のプリチャージ信号Ｂ
ＲＳ０、ＢＲＳ１でショート動作を制御するため、高速
化されてプリチャージ時間が短縮された場合にも、有効
なショート動作を確実に確保することができ、プリチャ
ージ信号ＢＲＳ０、ＢＲＳ１の配線抵抗とトランジスタ
ＴＮ１Ａ、ＴＮ１Ｂのゲート負荷容量とからなるＣＲ遅
延回路の影響を受けにくい回路構成とすることができ、
ビット線対／ＢＬ−ＢＬのショート時間を短縮してデー
タアクセスの高速化が実現できる。

【００９１】また、第１実施形態と同様に、２相のプリ
チャージ信号ＢＲＳ０、ＢＲＳ１で駆動するので、プリ
チャージ信号ＢＲＳ０、ＢＲＳ１毎の駆動負荷容量を低
減することができ、プリチャージ信号ＢＲＳ０、ＢＲＳ
１の信号遷移時間の遅延を小さくすることができる。

【００９２】更に、ビット線／ＢＬ、ＢＬの電位保持用
プリチャージ信号ＢＲＳ２が独立して供給されるので、
駆動負荷をビット線／ＢＬ、ＢＬの電位保持用トランジ
スタＴＮ２に限定して軽減することができ、短いプリチ
ャージ期間においても十分な電位保持動作を確保するこ
とができると共に、ビット線対／ＢＬ−ＢＬのショート
動作の高速化と相俟って、高速且つ確実なプリチャージ
動作を行うことができ、４０％以上のプリチャージ期間
の短縮を図ることができる。

【００９３】また、ビット線対／ＢＬ−ＢＬのショート
動作とビット線／ＢＬ、ＢＬの電位保持動作を３相のプ
リチャージ信号ＢＲＳ０、ＢＲＳ１、ＢＲＳ２で行い、
各々の駆動負荷も軽減されるので、プリチャージ信号Ｂ
ＲＳ０、ＢＲＳ１、ＢＲＳ２として短いパルスを生成す
る必要がなく、プリチャージ信号発生回路ＰｒｅＣ１の
駆動能力を小さく限定することができ、チップ占有面
積、及び消費電流を低減することができる。

【００９４】第３実施形態に係る半導体記憶装置では、
第２実施形態におけるトランジスタＴＮ２に代えて、ト
ランジスタＴＮ２Ａ及びＴＮ２Ｂを直列接続して、トラ
ンジスタＴＮ１ＡとＴＮ２Ａ、及びＴＮ１ＢとＴＮ２Ｂ
を、それぞれプリチャージ信号ＢＲＳ０、及びＢＲＳ１
により駆動する構成であり、第１実施形態における場合
と同様に、高速化されてプリチャージ時間が短縮された
場合にＣＲ遅延によりプリチャージ信号の波形がなまっ
ても、有効なプリチャージ動作を確実に確保することが
でき、ＣＲ遅延の影響を受けにくい回路構成とすること
ができ、ビット線対／ＢＬ−ＢＬのショート時間を短縮
してデータアクセスの高速化が実現できる。

【００９５】また、ビット線／ＢＬ、ＢＬの電位保持用
トランジスタＴＮ２Ａ、ＴＮ２Ｂも、トランジスタＴＮ
１Ａ、ＴＮ１Ｂと同期して駆動されるので、２相のプリ
チャージ信号ＢＲＳ０、ＢＲＳ１でビット線対／ＢＬ−
ＢＬのショート動作とビット線／ＢＬ、ＢＬの電位保持
動作を同時に制御することができる。

【００９６】更に、従来技術に比して、プリチャージ信
号ＢＲＳ０、ＢＲＳ１の駆動負荷が軽減されているの
で、信号遷移における遅延時間を短縮することができ、
従来技術に比して２０％以上のプリチャージ期間の短縮
化をすることが可能である。

【００９７】また、ビット線対／ＢＬ−ＢＬのショート
動作とビット線／ＢＬ、ＢＬの電位保持動作を２相のプ
リチャージ信号ＢＲＳ０、ＢＲＳ１で行い、各々の駆動
負荷も軽減されるので、プリチャージ信号ＢＲＳ０、Ｂ
ＲＳ１として短いパルスを生成する必要がなく、プリチ
ャージ信号発生回路ＰｒｅＣ２の駆動能力を小さく限定
することができ、チップ占有面積、及び消費電流を低減
することができる。

【００９８】第６実施形態に係る半導体記憶装置では、
プリチャージ信号ＢＲＳ０Ｐ、ＢＲＳ１Ｐ、ＢＲＳ３
Ｐ、ＢＲＳ４Ｐを、ビット線／ＢＬ、ＢＬの駆動電圧よ
り昇圧された電圧ＶＰＰで駆動するので、トランジスタ
ＴＮ１０１、ＴＮ１Ａ、ＴＮ１Ｂの駆動能力を高めると
共に、トランジスタＴＮ１０１、ＴＮ１Ａ、ＴＮ１Ｂの
導通開始までの遷移時間を短縮することができ、迅速な
スイッチング動作を行うことができる。第１具体例で
は、プリチャージ信号ＢＲＳ３Ｐを昇圧電圧ＶＰＰで駆
動し、第２乃至第４具体例では、プリチャージ信号ＢＲ
Ｓ０Ｐ、ＢＲＳ１Ｐを昇圧電圧ＶＰＰで駆動する。

【００９９】また、第１乃至第３具体例では、昇圧電圧
ＶＰＰを供給すべきトランジスタがＴＮ１０１あるいは
ＴＮ１Ａ、ＴＮ１Ｂに限定されるので、昇圧回路（不図
示）の電圧供給能力を限定することができ、昇圧回路の
チップ占有面積、及び消費電流を小さく抑えることがで
き、第４具体例においては、プリチャージ回路の全ての
構成トランジスタＴＮ１Ａ、ＴＮ１Ｂ、ＴＮ２Ａ、ＴＮ
２Ｂを昇圧電圧ＶＰＰにて駆動するので、プリチャージ
動作におけるショート動作と電位保持動作の双方を同時
に高速化することができる。

【０１００】第７実施形態に係る半導体記憶装置では、
ビット線対を２つのグループに分割して、それぞれのグ
ループ毎にプリチャージ信号ＢＲＳ５、ＢＲＳ６を供給
するので、各プリチャージ信号ＢＲＳ５、ＢＲＳ６が駆
動すべき負荷容量は従来の半分となるため、ＣＲ遅延時
間を短縮してプリチャージ期間の短縮を図ることがで
き、データアクセスの高速化を図ることが可能となる。
第１乃至第６実施形態との組み合わせにより、プリチャ
ージ期間の短縮化に伴うデータアクセスの高速化を更に
強化することができる。

【０１０１】尚、本発明は前記第１乃至第６実施形態に
限定されるものではなく、本発明の趣旨を逸脱しない範
囲内で種々の改良、変形が可能であることは言うまでも
ない。例えば、第１乃至第６実施形態においては、ビッ
ト線対／ＢＬ−ＢＬのショート動作に加えてビット線／
ＢＬ、ＢＬの電位保持動作についても行う態様について
説明したが、データサイクルの高速化に伴いプリチャー
ジ状態におけるビット線の電位保持が不要な場合には、
第１乃至第６実施形態におけるビット線対ショート動作
部分のみについてプリチャージ回路を構成することもで
きる。また、連続してデータアクセスを要求され高速動
作をする場合には、ビット線対／ＢＬ−ＢＬのショート
動作のみを行い、データアクセス要求が間欠的になりプ
リチャージ状態を長く保持する場合には、ビット線対／
ＢＬ−ＢＬのショート動作に加えてビット線／ＢＬ、Ｂ
Ｌの電位保持動作についても動作を行うように制御する
こともできる。後者の制御を行う場合、第１及び第２実
施形態においては、両者は異なるプリチャージ信号にて
駆動されているので、電位保持用のプリチャージ信号を
別途制御することにより容易に実現でき、第３実施形態
においても、直結されているプリチャージ信号をトラン
スファゲートやその他の論理ゲートにて切り替えるよう
にすれば容易に実現可能である。

【０１０２】

【発明の効果】本発明によれば、ビット線対のショート
回路を直列接続した２つのスイッチ素子で構成し両者を
位相の異なる制御信号で制御してＣＲ遅延の影響を受け
にくい回路構成とすることにより、またショート及び電
位保持の一連の動作を２以上の個別制御信号で段階的に
制御して個別制御信号当りの駆動負荷を低減することに
より、更にはビット線対のショート回路を昇圧電圧で駆
動することにより、プリチャージ期間の短縮化を図るこ
とができ、制御回路の駆動能力を低減してチップ占有面
積や消費電流を低減することができ、低電源電圧化を伴
いながら大容量化、高速化されても、回路規模を増大さ
せることなく、低消費電流化、及び高速化を十分に図る
ことができる半導体記憶装置を提供することが可能とな
る。

【図面の簡単な説明】

【図１】従来技術の半導体記憶装置におけるビット線プ
リチャージ回路を示す回路図である。

【図２】従来技術におけるメモリセルアレイとビット線
対プリチャージ回路、プリチャージ信号の遅延を表す概
略回路図である。

【図３】従来技術におけるビット線対のショート波形図
である。

【図４】第１実施形態の半導体記憶装置におけるビット
線プリチャージ回路を示す回路図である。

【図５】第１実施形態のビット線プリチャージ期間短縮
時の動作波形を示す波形図である。

【図６】第１実施形態におけるＣＲ遅延によるビット線
プリチャージ期間短縮時の動作波形を示す拡大波形図で
ある。

【図７】第２実施例の半導体記憶装置におけるビット線
プリチャージ回路を示す回路図である。

【図８】第２実施形態におけるＣＲ遅延によるビット線
プリチャージ期間短縮時の動作波形を示す拡大波形図で
ある。

【図９】第３実施形態の半導体記憶装置におけるビット
線プリチャージ回路を示す回路図である。

【図１０】第３実施形態におけるＣＲ遅延によるビット
線プリチャージ期間短縮時の動作波形を示す拡大波形図
である。

【図１１】第４実施形態の半導体記憶装置におけるビッ
ト線プリチャージ回路を示す回路図である。

【図１２】第４実施形態のビット線プリチャージ期間短
縮時の動作波形を示す波形図である。

【図１３】第４実施形態におけるビット線対のショート
波形図である。

【図１４】第５実施形態の第１具体例におけるビット線
プリチャージ回路を示す回路図である。

【図１５】第５実施形態の第２具体例におけるビット線
プリチャージ回路を示す回路図である。

【図１６】第６実施形態の第１具体例におけるビット線
プリチャージ回路を示す回路図である。

【図１７】第６実施形態の第２具体例におけるビット線
プリチャージ回路を示す回路図である。

【図１８】第６実施形態の第３具体例におけるビット線
プリチャージ回路を示す回路図である。

【図１９】第６実施形態の第４具体例におけるビット線
プリチャージ回路を示す回路図である。

【図２０】第７実施形態の半導体記憶装置におけるビッ
ト線分割プリチャージを示す回路図である。

【符号の説明】

／ＢＬ、ＢＬ ビット線 ／ＢＬｄ、ＢＬｄ 最遠点のビット線 Ｐｒｅ、Ｐｒｅ１、Ｐｒｅ２、Ｐｒｅ３、Ｐｒｅ４、Ｐ
ｒｅ４１、Ｐｒｅ４２プリチャージ回路 Ｐｒｅｄ、Ｐｒｅ１ｄ、Ｐｒｅ２ｄ、Ｐｒｅ３ｄ、Ｐｒ
ｅ４ｄ最遠点のプリチャージ回路 ＰｒｅＣ１、ＰｒｅＣ２、ＰｒｅＣ４、ＰｒｅＣ１Ｐ、
ＰｒｅＣ２Ｐ、ＰｒｅＣ３Ｐプリチャージ信号発生回路 Ｌｃｈ ラッチ回路 Ｒｎｇ 分周回路 Ｄｌｙ 遅延回路 ＴＮ１Ａ、ＴＮ１Ｂ ビット線対ショート用
トランジスタ ＴＮ１Ａｄ、ＴＮ１Ｂｄ最遠点のビット線対ショート用
トランジスタ ＴＮ１０２、ＴＮ１０３、ＴＮ２、ＴＮ２Ａ、ＴＮ２Ｂ
ビット線電位保持用トランジスタ ＴＮ１０２ｄ、ＴＮ１０３ｄ、ＴＮ２ｄ、ＴＮ２Ａｄ、
ＴＮ２Ｂｄ最遠点のビット線電位保持用トランジスタ ＢＲＳ０、ＢＲＳ１、ＢＲＳ３Ｐ、ＢＲＳ０Ｐ、ＢＲＳ
１Ｐプリチャージ信号（ビット線対ショート用） ＢＲＳ０ｄ、ＢＲＳ１ｄ最遠点のプリチャージ信号（ビ
ット線対ショート用） ＢＲＳ２、ＢＲＳ４Ｐ プリチャージ信号（ビ
ット線電位保持用） ＢＲＳ２ｄ 最遠点のプリチャージ信号
（ビット線電位保持用）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小川 和樹 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 Ｆターム(参考） 5B024 AA01 AA15 BA05 BA07 CA11

Claims (9)

【特許請求の範囲】
1. 【請求項１】 ビット線対をショートするビット線対シ
   ョート回路と、ビット線を所定電位に保持するビット線
   電位保持回路とを前記ビット線対毎に備える半導体記憶
   装置において、 前記ビット線対ショート回路は、前記ビット線対間に接
   続される直列接続の第１及び第２スイッチ素子を備え、 前記第１及び第２スイッチ素子は、信号レベルが同時に
   遷移することのない第１及び第２制御信号で制御される
   ことを特徴とする半導体記憶装置。
2. 【請求項２】 前記ビット線電位保持回路は、 前記第１及び第２スイッチ素子の接続点と所定電圧源と
   の間に接続される第３スイッチ素子を備え、 前記第３スイッチ素子は、前記第１及び第２スイッチ素
   子が共に導通して前記ビット線対がショートする期間内
   に導通する第３制御信号で制御されることを特徴とする
   請求項１に記載の半導体記憶装置。
3. 【請求項３】 前記ビット線電位保持回路は、 前記第１及び第２スイッチ素子の接続点と所定電圧源と
   の間に接続される直列接続の第４及び第５スイッチ素子
   を備え、 前記第４スイッチ素子は前記第１スイッチ素子を制御す
   る前記第１制御信号で制御され、 前記第５スイッチ素子は前記第２スイッチ素子を制御す
   る前記第２制御信号で制御されることを特徴とする請求
   項１に記載の半導体記憶装置。
4. 【請求項４】 ビット線対をショートするビット線対シ
   ョート回路と、ビット線を所定電位に保持するビット線
   電位保持回路とを前記ビット線対毎に備える半導体記憶
   装置において、 前記ビット線対ショート回路は、前記ビット線対間に接
   続される第６スイッチ素子を備え、 前記ビット線電位保持回路は、前記ビット線対の一方の
   ビット線と所定電圧源との間に接続される第７スイッチ
   素子を備え、 前記第６スイッチ素子は、第４制御信号により制御さ
   れ、 前記第７スイッチ素子は、前記第４制御信号に対して所
   定時間の遅延を有する第５制御信号により制御されるこ
   とを特徴とする半導体記憶装置。
5. 【請求項５】 前記ビット線対の他方のビット線に接続
   され、前記第７スイッチ素子と同一の第８スイッチ素子
   を備え、前記第８スイッチ素子は、非導通状態を維持す
   ることを特徴とする請求項４に記載の半導体記憶装置。
6. 【請求項６】 前記第１及び第２制御信号、又は第４制
   御信号は、前記ビット線対の駆動電圧より昇圧された電
   圧で駆動されることを特徴とする請求項１乃至請求項５
   に記載の半導体記憶装置。
7. 【請求項７】 前記複数のビット線対群を２以上のグル
   ープに分割し、前記各グループ毎に生成した前記各制御
   信号で、ビット線対のショート動作、及びビット線の所
   定電位保持動作を制御することを特徴とする請求項１乃
   至請求項６に記載の半導体記憶装置。
8. 【請求項８】 ビット線対をショートし、前記ビット線
   を所定電位に保持する半導体記憶装置の制御方法におい
   て、 １の制御信号から生成される複数の個別制御信号によ
   り、ビット線対のショート動作からビット線の電位保持
   動作に至る一連の動作を段階的に制御することを特徴と
   する半導体記憶装置の制御方法。
9. 【請求項９】 前記ビット線対のショート動作では、 １の個別制御信号の活性化によりショート動作のための
   プリセット動作を行い、前記１の個別制御信号の活性化
   に対して第１遅延時間の後に他の個別制御信号を活性化
   することによりショート動作を開始し、 更に、前記他の個別制御信号の活性化に対して第２遅延
   時間の後に前記１の個別制御信号を非活性とすることに
   よりショート動作を終了することを特徴とする請求項８
   に記載の半導体記憶装置の制御方法。