JPH0594697A - 連想メモリ及びそれを含むマイクロコンピユータ - Google Patents

Abstract

(57)【要約】 【目的】 データベースの利用形態の多様性に対応可能
な連想メモリ及びそれを含むマイクロコンピュータを提
供し、さらにマイクロコンピュータのリアルタイムＯＳ
におけるタスク管理情報のデータベースとして利用した
場合の応答時間短縮を達成する。 【構成】 連想制御インタフェース１２を設け、連想動
作に寄与するフィールドの、１レコードにおける位置及
びその大きさを外部から設定できる連想メモリ６７を採
用する。連想動作に寄与するように設定されたフィール
ド以外のフィールドは自動的に連想情報の記憶部とされ
る。連想動作に寄与されるフィールドが可変とされるこ
とにより、その連想メモリにデータベースを形成する場
合、その利用形態の多様性が高まる。また、ＣＰＵ６２
によって管理されるアドレス空間に、前記連想メモリを
配置することにより、タスク管理情報の検索に要する時
間が短縮する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、連想のための入力情報
とそれに記憶されている記憶情報との照合により連想出
力を可能とする連想メモリ、及びそれを含むマイクロコ
ンピュータに関し、例えばリアルタイムＯＳ（オペレー
ティングシステム）におけるタスク管理情報の小規模デ
ータベースの形成に利用して有効な技術に関する。

【０００２】

【従来の技術】入力情報の内容と記憶情報の内容とを照
合し、内容が一致するところの記憶情報を保持する記憶
セル群を探し出し、それに属する記憶情報を読出し可能
なメモリとして、連想メモリがある。

【０００３】図７にはそのような連想メモリの基本構成
が示されている。

【０００４】図７に示されるように連想メモリは、連想
部（ＣＡＭ）７２と記憶部（ＲＡＭ）７６との二つの記
憶回路を有する。連想部７２と記憶部７６とは、それぞ
れ複数のワード（Ｎワード）から成っており、各ワード
毎に記憶内容の書込み読出しが可能とされる。連想部７
２、記憶部７６のアドレシングは、書込み読出しアドレ
シング部７１によって行われる。連想部７２、記憶部７
６毎に専用の書込み読出しバッファ７３，７５が設けら
れ、データの入出力は、それら書込み読出しバッファ７
３，７５を介して可能とされる。連想部７２において連
想入力と一致するワードから一致信号が出力されると、
非選択・重複検出部７４で非選択・重複の有無が検出さ
れ、非選択・重複がない場合には、上記一致信号が、そ
のまま後段の記憶部７６に伝達され、それにより当該記
憶部７６では、それに対応するワードの情報が読出さ
れ、それが連想出力とされる。また、上記非選択・重複
検出部７４において非選択・重複が検出された場合に
は、非選択・重複信号がアサートされて記憶情報の破壊
防止のため所定の処理が要求される。

【０００５】上記のような連想メモリは、シングルチッ
プマイクロコンピュータにおいて、論理アドレスを物理
アドレスに変換する回路（ＴＬＢ；Translation Lookas
ideBuffer）に主として利用されている。この場合、用
途限定により、連想部と記憶部の役割は固定的とされ、
連想部の連想に寄与するビットも固定的とされている。
また、一般的には、そのマイクロコンピュータの命令に
よって、連想メモリの内容の読み書きが行われることは
なく、またその必要性もないとされている。

【０００６】ところで、マイクロコンピュータの応用分
野の広がりに伴ってＯＳの役割と重要性が高まってい
る。計測制御システムなど産業用に適用されるリアルタ
イムＯＳは、通常リアルタイム制御を目的としてマルチ
タスキングをサポートするため、外部装置や内部の処理
要求に対して即時処理を行い得る実時間での処理速度が
要求され、特にリアルタイム性を重視する場合には、非
同期で発生する外部割込みに対する即時応答性が要求さ
れる。そのようなＯＳのリアルタイム・マルチタスク処
理を行う核となるニュークリアスは、非同期に発生する
外部装置又は内部からのイベント（事象）を認識し、そ
のイベントの処理結果に対応するタスクを実行するが、
タスクを優先度に応じてその実行スケジューリングを行
うと共に、タスクからのシステムコール（処理要求）を
受け付けてその処理を行う。例えば、ニュークリアス
は、中央処理装置（以下ＣＰＵと記す）をタスクに割り
付ける順序をタスクの優先度に従ってスケジューリング
するスケジュラ、タスクの生成，起動，終了，削除など
タスクの状態を管理するタスク管理、タスクの実行制御
のための時間監視を行うタイマ管理、タスクで必要なメ
モリ領域の割り付け確保を行うメモリ管理、タスク間の
同期・通信処理を行う同期・通信管理などの機能モジュ
ールと、外部割込みの発生による割込み処理やタスクへ
の割込み発生の連絡を行う割込みハンドラ、及び例外割
込みに対する処理やシステムコールエラー処理を行う例
外ハンドラなどの非タスクによって構成される。

【０００７】これら機能モジュールはシステムコールを
受け付けて所定の処理を行うが、例えばタスク管理シス
テムコールによってタスクが生成される場合には、その
タスク固有のアイデンティフィケーション（以下ＩＤと
記す）や優先度さらには当該タスクのスタートアドレス
などを記述したタスク管理テーブルを生成する。このよ
うな管理テーブルは、同期・通信管理で生成されたイベ
ントフラグやメイルボックス及びセマフォ、さらにはメ
モリ管理で生成されたメモリプールのＩＤや大きさなど
に対しても生成される。このようにして生成される各種
管理テーブルには、ＯＳによる状態遷移制御などに従っ
てポインタでキューイングされてテーブル群を構成す
る。そのようなテーブル群は、マイクロコンピュータの
内蔵ＲＡＭを利用した一種の小規模なデータベースとさ
れ、リニアサーチ・ハッシング等のソフトウェア的手法
によって検索可能とされる。尚、そのようなデータベー
スの操作（書込み，検索）時間は、リアルタイムＯＳの
性能指標の一つとされる応答時間に直接影響する。

【０００８】尚、本願発明に関する先行技術としては、
特開昭５６−１３０８９３号，特開昭６２−１３７７９
９号，及び特開昭５６−５４６７７号がある。

【０００９】

【発明が解決しようとする課題】外部装置や内部の処理
要求に対して即時処理を行い得る実時間での処理速度が
要求されるリアルタイムＯＳにおいて、その性能指標の
一つとされる応答時間に直接影響する前記小規模データ
ベースの操作について従来はソフトウェア的な手法に依
存していた。このために、機能向上と応答時間の短縮と
が両立し難いという問題点のあることが、本発明者によ
って見い出された。すなわち、取り扱うタスクを多くす
ると機能は向上するが、リニアサーチ・ハッシング等の
ソフトウェア的手法での検索では、タスクの増大に伴い
検索時間が長くなるため、応答時間が長くなる。それと
は逆にタスクを減少させると検索時間の短縮は可能とさ
れるが、タスクの減少により機能低下は必至とされる。
また、そのような小規模データベースとして、マイクロ
コンピュータのＴＬＢに主として用いられるような従来
の連想メモリを利用することについて本発明者が検討し
たところ、その用途故に、連想部と記憶部が明確に区別
されてその構成も固定的とされ、且つ連想部の連想に寄
与するビットも固定的とされるような連想メモリでは、
データベースの利用形態の多様性に到底対応できないこ
とが明かとなった。

【００１０】本発明の目的は、データベース的な利用形
態の多様性に対応可能な連想メモリ及びそれを含むマイ
クロコンピュータを提供することにある。本発明の他の
目的は、マイクロコンピュータのリアルタイムＯＳにお
けるタスク管理情報のデータベースとして利用した場合
に、応答時間を十分に短縮し得る技術を提供することに
ある。本発明の更に他の目的は、柔軟性を有する連想メ
モリを提供することにある。

【００１１】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１２】

【課題を解決するための手段】本明細書において開示さ
れる発明のうち代表的なものの概要を簡単に説明すれば
下記の通りである。

【００１３】連想メモリは、連想のための入力情報に対
して連想動作に寄与するフィールドの位置及びその大き
さの外部設定を可能とする連想制御インタフェースと、
この連想制御インタフェースを介して設定されたフィー
ルドが連想動作に寄与される連想部として、それ以外の
フィールドが連想情報の記憶部として機能される連想記
憶部とを含む。

【００１４】また、そのような連想メモリをマイクロコ
ンピュータは内蔵する。この場合、マイクロコンピュー
タに内蔵され、命令を実行する中央処理装置（以下ＣＰ
Ｕとも記す）によって管理されるアドレス空間に上記連
想メモリは配置され、上記連想動作に寄与されるフィー
ルドが当該ＣＰＵによって設定される。また、この場
合、上記連想記憶メモリは、リアルタイムＯＳにおける
タスク管理情報のデータベースを形成するのに利用する
ことができる。

【００１５】

【作用】上述した手段によれば、連想制御インタフェー
スは、連想動作に寄与するフィールドの位置及びその大
きさの外部設定を可能とする。そのようなフィールド設
定がなされることにより、上記連想記憶部ではそれ以外
のフィールドが連想情報の記憶部として機能される。こ
れにより、連想メモリの柔軟性が高められる。また、連
想メモリをデータベースに使う場合、その利用形態の多
様性に対応し得るように作用する。また、ＣＰＵによっ
て管理されるアドレス空間に連想メモリを配置し、その
連想メモリによって各種タスク管理情報のデータベース
を形成する場合には、ポインタをつなげて各種管理テー
ブルをキューイングすることによりデータベースを形成
しなくても済み、データベースへのデータの追加（変
更）／読出しは、当該連想メモリへのデータの書込み／
読出しとして、ＣＰＵでの命令の実行により可能とされ
る。そのようなデータベース的な連想メモリの利用形態
が、リアルタイムＯＳにおける各種タスク管理情報を検
索するときの応答時間を短縮するように作用する。

【００１６】

【実施例】図６には本発明の一実施例である連想メモリ
を含むマイクロコンピュータが示されている。

【００１７】図６において、１点破線で囲まれたマイク
ロコンピュータは、特に制限されないが、公知の半導体
集積回路製造技術により、シリコンなどの一つの半導体
基板に形成されている。このシングルチップマイクロコ
ンピュータは、その内部ＲＯＭ（リード・オンリ・メモ
リ）にリアルタイムＯＳを保持している。なお、図６に
示されている各回路ブロックは、別々のＩＣによつて形
成し、それらをプリント基板上で組み合わせてもよい。

【００１８】図６において、６１は、クロックパルスを
生成するクロックパルスジェネレータであり、このクロ
ックパルスジェネレータ６１によって生成されたクロッ
クパルスＣＰは、ＣＰＵ６２、ＲＯＭ６３、ＲＡＭ（ラ
ンダム・アクセス・メモリ）６４、連想メモリ６７、さ
らには図示されないその他の内部回路に供給される。Ｃ
ＰＵ６２、ＲＯＭ６３、ＲＡＭ６４、連想メモリ６７は
アドレスバス６６やデータバス６５によって、互いに結
合されている。ＣＰＵ６２からはリードイネーブル信号
ＲＥ、ライトイネーブル信号ＷＥが出力されるようにな
っており、それがアサートされることにより、上記ＲＯ
Ｍ６３、ＲＡＭ６４、連想メモリ６７への情報読出し／
情報書込みが可能とされる。

【００１９】リアルタイムＯＳは、特に制限されない
が、ＲＯＭ６３に格納されている。このリアルタイムＯ
Ｓの核となるニュークリアスは、特に制限されないが、
ＣＰＵ６２をタスクに割り付ける順序をタスクの優先度
に従ってスケジューリングするスケジュラ、タスクの生
成，起動，終了，削除などタスクの状態を管理するタス
ク管理、タスクの実行制御のための時間監視を行うタイ
マ管理、タスクで必要なメモリ領域の割り付け確保を行
うメモリ管理、タスク間の同期・通信処理を行う同期・
通信管理などの機能モジュールと、外部割込みの発生に
よる割込み処理やタスクへの割込み発生の連絡を行う割
込みハンドラ、及び例外割込みに対する処理やシステム
コールエラー処理を行う例外ハンドラなどの非タスクと
によって構成される。リアルタイムＯＳの機能モジュー
ルに対応して設定されたタスク管理ブロックやメモリ管
理ブロックのような各種管理ブロックは、リアルタイム
ＯＳの管理の下にキューイングされて連想メモリ６７に
格納される。例えば、タスク管理ブロックを構成する個
々のテーブルは、生成されたタスク固有のＩＤや優先度
さらには当該タスクのスタートアドレスなどを含んでキ
ューイングされている。また、メモリ管理ブロックを構
成する個々のテーブルは、割り付けられたメモリプール
のＩＤやその大きさなどの情報を含んでキューイングさ
れている。さらには、タスクの起動要求やメモリプール
の生成要求に対する待ち行列などもキューイングテーブ
ルとされる。

【００２０】図１には上記のようにタスク管理情報の小
規模データベースが形成される連想メモリ６７の構成例
が示されている。

【００２１】図１において、１２は連想制御インタフェ
ースであり、この連想制御インタフェース１２は、連想
記憶部１４に記憶されている複数レコードの各々におい
て連想動作に寄与するフィールドを外部から設定できる
ようにするためのもので、書込み読出しアドレシング回
路１１及び連想記憶部１４、さらにはデータバス６５に
結合され、後述する連想入力データレジスタや、連想マ
スクデータレジスタを含んでいる。この連想制御インタ
フェース１２には、書込み読出しアドレシング回路１１
から出力される連想データ書込みイネーブル信号ＤＷ
Ｆ、連想マスクデータ書込みイネーブル信号ＭＷＥ、連
想ストローブ信号ＡＳＴが供給されている。レコードの
うち、連想に寄与するフィールドは、連想マスクデータ
レジスタに設定されたデータによって決められる。ここ
で外部からの設定とは、当該連想メモリ６７の外部から
の設定を意味し、本実施例では、特に制限されないが、
当該連想メモリ６７と合わせてマイクロコンピュータ内
に内蔵されるＣＰＵ６２からの設定を意味する。書込み
読出しアドレシング部１１は、アドレスバス６６から取
り込まれるアドレスをデコードする機能を有し、クロッ
クパルスＣＰ，リードイネーブル信号ＲＥ，ライトイネ
ーブル信号ＷＥと組み合わせて、連想記憶部１４のワー
ド線を駆動するための信号や、連想データ書込みイネー
ブル信号ＤＷＥ、連想マスクデータ書込みイネーブル信
号ＭＷＥ、連想ストローブ信号ＡＳＴ、連想イネーブル
信号ＡＥ、連想出力タイミング信号ＡＯＴ、書込みスト
ローブ信号ＷＳＴ、読出しストローブ信号ＲＳＴ１，Ｒ
ＳＴ２などの各種制御信号を生成する。

【００２２】従来の連想メモリは、図７に示されるよう
に、連想部（ＣＡＭ）７２と記憶部（ＲＡＭ）７６とが
明確に区別され、しかもそれらが固定的とされていた。
しかしながら本実施例の連想メモリにおいては、そのよ
うな明確な区別はなく、Ｍビット×Ｎワードの単一の連
想記憶部１４を有する。しかも、この連想記憶部１４で
は、柔軟性を高めるため、或はデータベースとしての多
様性に対応可能とするために、データバス６５を介して
上記のように連想制御インタフェース１２にマスクデー
タを設定することにより、１レコードのうち、連想に寄
与するフィールドとそれ以外のフィールドとの割合を任
意に変更可能とされる。すなわち、この連想記憶部１４
は、上記連想制御インタフェース１２によって指定され
たフィールドが連想に寄与されるフィールド（機能的に
は図７における連想部７に対応する）とされ、それ以外
のフィールドが連想情報の記憶部として機能される。こ
の連想記憶部１４は、ワード線ドライバ１３を介して上
記書込み読出しアドレッシング回路１１に結合され、ワ
ード線ドライバ１５を介して非選択・重複検出回路１６
に結合され、さらにデータバスインタフェース１７を介
してデータバス６５に結合されている。

【００２３】レコードとは、相互に関連のある情報の集
まりを意味する。特に制限されないが、本実施例では、
１ワードが１レコードに対応しており、１レコードはＭ
ビットを有する。そのため連想記憶部１４は、Ｎレコー
ドの記憶容量を有する。

【００２４】連想記憶部１４の詳細な構成については後
に詳述するが、連想マスクデータにより連想に寄与する
フィールドが特定される。連想のための入力データと、
特定フィールドの内容とが一致すると、その特定フィー
ルドを有するワード（レコード）からは、そのような状
態を示す信号が出力され、それが非選択・重複検出回路
１６に伝達される。この非選択・重複検出回路１６にお
いて非選択／重複が検出されない場合に、ワード線ドラ
イバ１５を介して該当するワード内のワード線が選択レ
ベルに駆動され、それにより連想記憶部１４からは、該
当するワード（レコード）の内容のすべてが、データバ
スインタフェース１７を介してデータバス６５に出力可
能とされる。また、非選択若しくは重複が検出された場
合には、連想記憶部１４の記憶データ保護のため、連想
記憶部１４からの連想出力は行われない。重複の場合、
相互の記憶データが競合して、記憶データの破壊が生じ
る。非選択・重複が検出された場合には、非選択・重複
検出回路１６から出力されるエラー信号がアサートさ
れ、データバスインタフェース１７におけるレジスタの
内容がオール０もしくはオール１とされる。これによ
り、ＣＰＵ６２は、非選択／重複が生じたことを認識す
ることができる。

【００２５】ここで、「非選択」とは、連想されるレコ
ードが連想記憶部１４に存在しない場合を指し、「重
複」とは、連想されるレコードが複数存在する場合を指
す。

【００２６】連想動作以外のデータ読出し／書込みは、
次のように行われる。アドレスバス６６から入力される
アドレスに基づいてワード線ドライバ１３により連想記
憶部１４の該当ワード線が選択レベルに駆動される。そ
のとき書込み読出しアドレッシング回路１１に入力され
るライトイネーブル信号ＷＥがアサートされている場合
には、書込みストローブ信号がＷＳＴアサートされ、そ
れによりデータバス６５から入力されたデータがデータ
バスインタフェース１７を介して連想記憶回路１４に伝
達され、それにより当該データの書込みが可能とされ
る。また、書込み読出しアドレッシング回路１１に入力
されるリードイネーブル信号ＲＥがアサートされている
場合には、読出しストローブ信号ＲＳＴ１又はＲＳＴ２
がアサートされ、それにより、データバスインタフェー
ス１７を介して上記連想記憶部１４からデータがデータ
バス６５へ出力される。

【００２７】図３には図１の主要部の詳細な構成例が示
されている。

【００２８】図３に示されるように、連想記憶部１４に
は、連想ワード線３１とワード線３２とのワード線対が
複数形成され、それと交差するように連想データ線対３
４、データ線対３５が複数配置される。また、複数のメ
モリセル３３が、ワード線対とデータ線対との交差部に
配置されている。メモリセル３３は、上記連想ワード線
３１、ワード線３２、連想データ線対３４、データ線対
３５に結合されている。連想ワード線３１とワード線３
２とのワード線対毎に、それに結合される複数のメモリ
セルのデータによって一つのレコードが形成される。一
つのレコードのうち上記連想制御インタフェース１２に
よって指定されたフィールドが連想動作に寄与され、そ
れを除くフィールドが自動的に連想情報の記憶部とされ
る。複数の連想ワード線３１のそれぞれはＰチャンネル
型ＭＯＳＦＥＴ３９を介して高電位側電源Ｖｃｃに結合
され、当該ＭＯＳＦＥＴ３９がオンされたとき、プリチ
ャージされる。そしてこの複数の連想ワード線３１の他
端は非選択・重複検出回路１６に結合され、この非選択
・重複検出回路１６は、その複数の連想ワード線３１の
それぞれの電位モニタすることにより、非選択・重複の
検出を行う。非選択・重複検出回路１６において非選択
や重複が検出されない場合に、上記連想ワード線３１の
それぞれの状態（電位）が当該非選択・重複検出回路１
６を介して出力される。この出力状態（電位）は、後段
のワード線ドライバ１５を介してワード線３２に伝達さ
れる。ワード線ドライバ１５は、上記書込み読出しアド
レシング回路１１から出力される連想イネーブル信号Ａ
Ｅがアサートされた場合に低出力インピーダンス状態と
される複数のトライステートバッファ３８を含んでい
る。この複数のトライステートバッファ３８は、上記複
数のワード線３２に対応して配置される。尚、この複数
のトライステートバッファ３８は、上記連想イネーブル
信号ＡＥがネゲートされた状態では高出力インピーダン
ス状態とされる。

【００２９】さらに、このワード線３２の他端には、上
記連想イネーブル信号ＡＥがネゲートされた状態で低出
力インピーダンス状態とされる複数のトライステートバ
ッファ４０が結合される。このトライステートバッファ
４０には、上記書込み読み出しアドレシング回路１１の
出力が伝達され、連想イネーブル信号ＡＥがネゲートさ
れた状態のときに、上記ワード線３２に読出しアドレシ
ング回路１１の出力が伝達される。ここで、上記複数の
トライステートバッファ４０と、連想ワード線プリチャ
ージ用の複数のＰチャンネル型ＭＯＳＦＥＴ３９とによ
って、ワード線ドライバ１３が形成されている。

【００３０】また、上記連想制御インタフェース１２
は、複数のインタフェース回路３６を有し、インタフェ
ース回路３６のそれぞれは、上記連想データ線対３４の
うちの１対とデータバス６５内の１つのラインとに結合
され、それにより、対応するメモリセル３３への連想の
ための入力データの伝達が可能とされる。さらに、上記
データバスインタフェース１７は、複数のバッファ回路
３７を有し、バッファ回路３７のそれぞれは、上記デー
タ線対３５のうちの１対とデータバス６５内の１つのラ
インとに結合され、それにより、データ線対３５からデ
ータバス６５へのデータ伝達やこのデータバス６５から
データ線対３５へのデータ取り込みが可能とされる。

【００３１】図４には、図３における主要部のさらに詳
細な構成が示される。すなわち、１個のインタフェース
回路３６，１個のバッファ回路３７，１個のメモリセル
３３が、図４には示されている。図示されていないイン
タフェース回路３６，バッファ回路３７，メモリセル３
３についても同様な構成にされている。

【００３２】図４から理解されるように、上記連想制御
インタフェース１２を形成する複数のインタフェース回
路３６のそれぞれは、連想データ書込みイネーブル信号
ＤＷＥのアサートタイミングに同期して連想のための入
力データを保持する連想入力データレジスタ４１（図４
には、１ビットのみが示されている）と、連想マスクデ
ータ書込みイネーブル信号ＭＷＥのアサートタイミング
に同期して連想マスクデータを保持するための連想マス
クデータレジスタ４２（図４には、１ビットのみが示さ
れている）と、３入力アンドゲート４３，４４とを含
む。連想入力データレジスタ４１及び連想マスクデータ
レジスタ４２の入力端子はデータバス６５内の所定の１
本のラインに結合され、このデータバス６５を介してＣ
ＰＵ６２から伝達された連想入力データ，連想マスクデ
ータの取り込みが可能とされている。連想データレジス
タ４１の出力は、Ｑ，Ｑ＊（＊印は、＊印のないものに
対して位相反転されたものを意味する。以下同じ）で示
されるように相補的出力とされる。連想データレジスタ
４１の出力Ｑと連想マスクデータレジスタ４２の出力Ｑ
及び連想ストローブ信号ＡＳＴとの論理積がアンドゲー
ト４３により求められ、その論理積が連想データ線３４
Ａに伝達される。また、連想データレジスタ４１の出力
Ｑ＊と連想マスクデータレジスタ４２の出力Ｑ及び連想
ストローブ信号ＡＳＴとの論理積がアンドゲート４４に
より求められ、その論理積が連想データ線３４Ｂに伝達
される。そのような論理積出力（連想情報）に基づいて
連想動作が可能とされる。

【００３３】メモリセル３３は次のように構成されてい
る。二つのインバータ４８，４９が交差結合されて、ス
タティック形セル（保持部）が構成されている。Ｎチャ
ンネル型ＭＯＳＦＥＴ４５，４６の直列回路（比較部）
が連想ワード線３１と接地ラインとに結合される。接地
ラインは低電位側電源Ｖｓｓとされる。Ｎチャンネル型
ＭＯＳＦＥＴ４５のゲート電極は連想データ線３４Ａに
結合され、Ｎチャンネル型ＭＯＳＦＥＴ４６のゲート電
極は上記スタティック形メモリセルのノードＱ＊に結合
される。このノードＱ＊とデータ線３５Ａ＊との間にト
ランスファ用のＮチャンネル型ＭＯＳＦＥＴ４７が設け
られる。また、Ｎチャンネル型ＭＯＳＦＥＴ５０とＮチ
ャンネル型ＭＯＳＦＥＴ５１との直列回路が連想ワード
線３１と接地ラインとに結合される。Ｎチャンネル型Ｍ
ＯＳＦＥＴ５０のゲート電極は連想データ線３４Ｂ＊に
結合され、Ｎチャンネル型ＭＯＳＦＥＴ５１のゲート電
極は上記スタティック形メモリセル４８，４９のノード
Ｑに結合される。このノードＱとデータ線３５Ｂとの間
にはトランスファ用のＮチャンネル型ＭＯＳＦＥＴ５２
が設けられる。上記トランスファ用のＮチャンネル型Ｍ
ＯＳＦＥＴ４７，５２のゲート電極はワード線３２に結
合されており、このワード線３２がハイレベルとされた
場合に上記スタティック形メモリセル４８，４９へのデ
ータ書込み／読出しが可能とされる。

【００３４】データバスインタフェース１７を構成する
複数のバッファ回路３７のそれぞれは、トライステート
バッファ１７Ａ、１７Ｂ、１７Ｃ、１７Ｄと、連想出力
データレジスタ１７Ｅとを含む。複数のトライステート
バッファ１７Ａ乃至１７Ｄのうち１７Ａのみが出力反転
形のバッファとされる。トライステートバッファ１７Ａ
はデータバス６５のうちの所定の１本のラインとデータ
線３５Ａ＊とに結合され、トライステートバッファ１７
Ｃはデータバス６５のうちの上記１本のラインとデータ
線３５Ｂとに結合される。この二つのトライステートバ
ッファ１７Ａ，１７Ｃは、書込みストローブ信号ＷＳＴ
によって、その動作が制御される。当該ストローブ信号
ＷＳＴがハイレベルにアサートされた場合に、データバ
ス６５のうちの上記１本のラインにおけるデータが、デ
ータ線３５Ａ＊、３５Ｂに伝達される。トライステート
バッファ１７Ｄは、読出しストローブ信号ＲＳＴ１がア
サートされた場合に動作可能状態とされ、それによりデ
ータ線３５Ｂにおけるデータが、データバス６５のうち
の上記１本のラインに伝達される。連想データ出力レジ
スタ１７Ｅ（図４には１ビットのみが示されている）
は、データ線３５Ｂに現れた連想出力データを、連想出
力タイミング信号ＡＯＴが不活性とされるタイミングで
保持する機能を有し、その保持データは、後段のトライ
ステートバッファ１７Ｂが読出しストローブ信号ＲＳＴ
２がアサートされるタイミングでデータバス６５のうち
の上記１本のラインに送出する。尚、非選択・重複検出
回路１６から出力されるエラー信号ＥＲがアサートされ
た場合には、それに応答してレジスタ１７Ｅは、その保
持内容がオール０もしくはオール１に強制的にセットさ
れる。これにより、ＣＰＵ６２はエラーを認識すること
が可能とされる。

【００３５】上記のような連想メモリ６７は、特に制限
されないが、図６に示されるＣＰＵ６２によって管理さ
れるアドレス空間に、図２に示されるように割り付けら
れる。

【００３６】すなわち、アドレスＡからＡ＋Ｎ−１に
は、連想記憶部１４のワード０からワードＮ−１が割り
付けられ、アドレスＡ＋Ｎには連想マスクデータレジス
タ４２が割り付けられ、アドレスＡ＋Ｎ＋１には連想デ
ータレジスタ４１が割り付けられ、アドレスＡ＋Ｎ＋２
には、連想データ出力に利用される場合の連想出力デー
タレジスタ１７Ｅが割り付けられ、アドレスＡ＋Ｎ＋３
には、ステータス出力に利用される場合の連想出力デー
タレジスタ１７Ｅが割り付けられる。

【００３７】連想記憶部１４には上述のようにアドレス
が割り付けられているため、図１に示した書込み読出し
アドレシング回路１１は、アドレスバス６６を介してＣ
ＰＵ６２から供給されているアドレス信号がアドレスＡ
からＡ＋Ｎ−１の範囲を示している場合、リードイネー
ブル信号ＲＥ，ライトイネーブル信号ＷＥのアサートに
従って読出しストローブ信号ＲＳＴ１，書込みストロー
ブ信号ＷＳＴをアサートする。これにより、データバス
６５，データバスインタフェース１７を介してアドレス
ＡからＡ＋Ｎ−１に対して、ＣＰＵ６２は読出しあるい
は書込み動作を行うことができる。

【００３８】ＣＰＵ６２からのアドレス信号がアドレス
Ａ＋Ｎを示している場合で、イネーブル信号ＷＥがアサ
ートされているとき、上記アドレシング回路１１は、連
想マスクデータ書込みイネーブル信号ＭＷＥをアサート
する。ＣＰＵ６２のアドレス信号がアドレスＡ＋Ｎ＋１
を示している場合で、イネーブル信号ＷＥがアサートさ
れているとき、上記アドレシング回路１１は、連想デー
タ書込みイネーブル信号ＤＷＥをアサートする。ＣＰＵ
６２のアドレス信号がアドレスＡ＋Ｎ＋２及びＡ＋Ｎ＋
３を示している場合で、イネーブル信号ＲＥがアサート
されているとき、上記アドレシング回路１１は、読出し
ストローブ信号ＲＳＴ２をアサートする。

【００３９】特に制限されないが、連想イネーブル信号
ＡＥは、ＣＰＵ６２がアドレスＡ＋Ｎ＋１を指し、イネ
ーブル信号ＷＥがアサートされたときに、上記アドレシ
ング回路１１によってアサートされる。また、特に制限
されないが、連想ストローブ信号ＡＳＴ，連想出力タイ
ミング信号ＡＯＴは、その連想イネーブル信号ＡＥに基
づいて形成される。

【００４０】次に、上記のように構成された連想メモリ
の連想動作について説明する。

【００４１】図５には本実施例における主要部の動作タ
イミングが示される。連想ワード線３１は、連想ストロ
ーブ信号ＡＳＴがネゲートされることにより、オン状態
にされたＰチャンネル型ＭＯＳＦＥＴ３９を介して電源
電圧Ｖｃｃレベルにプリチャージされる。連想ストロー
ブ信号ＡＳＴがアサートされると、ハイレベル
（“１”）が保持されている連想マスクレジスタ４２に
対応する連想データ線対３４Ａ，３４Ｂ＊のいずれか一
方がアンドゲート４３又は４４のアンド条件が成立さ
れ、その出力をハイレベルにする。それが、スタティッ
ク形メモリセル４８，４９の保持レベルと不一致である
と、当該メモリセル３３内のＭＯＳＦＥＴ対４５，４
６、又は５０，５１が導通状態とされ、それが結合され
る連想ワード線３１がローレベル（Ｖｓｓレベル）にデ
ィスチャージされる。一つの連想ワード線３１に結合さ
れた複数のメモリセル３３において、上記のような保持
レベルの不一致を生じるメモリセルが一つでも存在する
場合には、当該連想ワード線３１はローレベルにディス
チャージされる。それとは逆に、連想マスクデータがハ
イレベル（“１”）とされるビットにおいて連想入力デ
ータとメモリセルの記憶内容との不一致が生じない場合
には、当該連想ワード線３１のディスチャージは行われ
ないから、そのような連想ワード線３１に限りハイレベ
ル（Ｖｃｃレベル）状態が保たれる。すなわち、ワイヤ
ードＯＲの論理回路として働く。そして、各連想ワード
線３１の状態（電位）は非選択・重複検出回路１６にお
いてモニタされる。すなわち、複数の連想ワード線３１
の状態（電位）がチェックされ、ハイレベル状態の連想
ワード線３１が存在しない場合（非選択状態）やハイレ
ベル状態の連想ワード線３１が複数存在する場合（重
複）が検出されないとき、すなわち、複数の連想ワード
線３１のうち１本のみがハイレベルとされる場合には、
当該連想ワード線３１に結合されたメモリセル群に、連
想入力データに呼応するデータが存在することを意味す
る。そのため当該連想ワード線３１に対応するワード線
３２が、トライステートバッファ３８の出力により選択
レベルに駆動され、それにより、当該ワード線３２に結
合されたメモリセル３３内のＮチャンネル型ＭＯＳＦＥ
Ｔ５２を介してメモリセルのデータがデータ線３５Ｂに
出力される。データ線３５Ｂに出力されたデータは、読
出しストローブ信号ＲＳＴ１のアサートタイミングに同
期してデータバス６５に送出可能とされる。また、この
データ線３５Ｂに出力されたデータは、連想出力タイミ
ング信号ＡＯＴがネゲートされるタイミングで連想出力
データレジスタ１７Ｅに保持されることにより、当該レ
ジスタ１７Ｅの保持内容が更新される。そしてこの連想
出力レジスタ１７Ｅの保持内容は、連想出力イネーブル
信号ＲＳＴ２のアサートタイミングに同期してデータバ
ス６５に出力される。

【００４２】尚、図５に示されるように、連想ストロー
ブ信号ＡＳＴは、１回の連想動作期間のみ活性状態とさ
れ、それがネゲートされた期間は連想ワード線のプリチ
ャージ期間とされる。また、連想出力タイミング信号Ａ
ＯＴは連想ストローブ信号ＡＳＴのアサート期間の後半
でアサートされ、それまでに確定された連想ワード線３
１の状態に基づいてワード線３２を選択レベルに駆動す
るためのタイミング信号とされる。

【００４３】上述の説明から理解されるように、連想マ
スクレジスタ４２の所定領域に、“１”をセットするこ
とにより、その所定領域に対応したフィールドは、連想
動作のために使われる（連想フィールド）。これに対し
て“０”をセットした連想マスクレジスタ４２の所定領
域に対応するフィールドは、連想動作には使われず、記
憶領域として使われる（記憶データフィールド）。連想
マスクレジスタ４２には、前記ＣＰＵ６２によって任意
のマスクデータをセットすることができるために、連想
記憶部１４を任意の割合で、連想記憶部と記憶部とに分
けることができる。

【００４４】本実施例のマイクロコンピュータに導入さ
れたリアルタイムＯＳにおいて、タスクは、図８に示さ
れた４つの状態を遷移する。すなわち、タスクは、ＲＥ
ＡＤＹ（実行可能）状態，ＲＵＮ（実行）状態，ＤＯＲ
ＭＡＮＴ（休止）状態，ＷＡＩＴ（待ち）状態を遷移す
る。それぞれの状態について以下簡単に説明する。 〔１〕ＤＯＲＭＡＮＴ状態 これは、タスクが登録され、まだ起動されていない状
態、または終了後の状態である。この状態のタスクが所
定の第１システムコールにより起動されると、タスク登
録時に指定されたタスク実行開始アドレスから実行され
る。タスクの処理が、所定の第２システムコールで終了
するとＤＯＲＭＡＮＴ状態になる。 〔２〕ＲＥＡＤＹ状態 これは、タスクを実行するための準備がすべて整った状
態であるが、他の高い優先度のタスクが実行されている
ため実行を待っている状態である。ＤＯＲＭＡＮＴ状態
のタスクが起動されたとき、またはＷＡＩＴ状態のタス
クの待ちが解除されたとき、ＲＥＡＤＹ状態になる。 〔３〕ＲＵＮ状態 これは、ＣＰＵが割り付けられ、現在実行中の状態であ
る。ＲＥＡＤＹ状態のタスクの中から、スケジューリン
グにより最も高い優先度が与えられたタスクが、ＲＵＮ
状態になる。 〔４〕ＷＡＩＴ状態 これは、タスクが何らかの事象を待っている状態であ
る。ＲＵＮ状態のタスクが待ちを伴うシステムコールを
発行し、条件が満足されないときＷＡＩＴ状態になる。
待ちが解除されるとＲＥＡＤＹ状態になる。

【００４５】図８において〇印はタスクを示しており、
〇印内のアルファベットは、そのタスクの優先度を示し
ている。ここで、優先度は“ａ”が最も高く“ｂ”，
“ｃ”と順に低くなっており、“ｚ”が最も低いことを
表わしている。ＲＵＮ状態のタスクは、１つしかない
が、他の状態には複数のタスクがある。例えば、ＲＥＡ
ＤＹ状態には、優先度“ｅ”，“ｇ”，“ａ”の３個の
タスクがあり、ＷＡＩＴ状態には、優先度“ｃ”，
“ｏ”，“ｌ”の３個のタスクがある。

【００４６】図９には、上記図８に示されているような
タスクを管理するためのタスク管理データの一例が示さ
れている。特に制限されないが、１つのタスクに対し
て、図９に示されているタスク管理データが１つ対応づ
けられている。このタスク管理データは、１レコードの
データであり、対応づけられたタスクのＩＤ、そのタス
クが現在どの状態（図８に示した状態）にあるかを示す
ＳＴＡＴＥ、そのタスクの優先度としてのＰＲＩＯＲＩ
ＴＹ、どのような事象の発生を待っているのかを表わす
ＥＶＥＮＴなどのデータによって構成される。

【００４７】図１０には、連想記憶部１４に書き込まれ
た複数のタスク管理データが示されている。すなわち、
連想メモリにデータベースが形成されている。これらの
タスク管理データは、連想記憶部１４のアドレスＡから
Ａ＋Ｎ−１に保持されており、ＯＳがＣＰＵ６２を用い
て、データバスインタフェース１７を介して連想記憶部
１４に書き込んだデータである。

【００４８】連想記憶部１４に保持されているこれらの
タスク管理データから、所望のタスクを探したり、ある
いは所望のタスクの現在の状態を調べるのに、本発明は
有効である。

【００４９】例えば、現在の状態と、優先度が判ってい
て、それに対応するタスクを探す場合には、図１０の上
段に示されているようにする。すなわち、ＯＳがＣＰＵ
６２を用いて、データバス６５を介して連想マスクレジ
スタ４２に、“０・０１・・・１１・・・１０・・・０”のマスク
データを書き込む。そして、連想入力データレジスタ４
２に、判っている現在の状態（ＷＡＩＴ）と優先度
（ｃ）を連想入力データとして、ＯＳがＣＰＵ６２を用
いて書き込む。これにより、前述した説明から理解され
るように、連想出力データ１７Ｅには、“３ ＷＡＩＴ
ｃ α”のタスク管理データが読み出される。ＯＳ
は、ＣＰＵ６２を用いて連想出力データレジスタ１７Ｅ
の内容を読み出すことにより、そのタスクのＩＤを知る
ことができ、タスクを特定することができる。

【００５０】また、ＩＤが判っていて、そのＩＤを有す
るタスクの優先度等を調べたいときには、図１０の中段
に示されているようにする。尚、本実施例の場合、ＩＤ
は重複することはない。すなわち、ＯＳがＣＰＵ６２を
用いて、連想マスクレジスタ４１に“１・１０・・・０”の
マスクデータを書き込む。そして、連想入力データレジ
スタ４２に、判っているＩＤ（８）を連想入力データと
して、ＯＳがＣＰＵ６２を用いて書き込む。これによ
り、連想出力データレジスタ１７Ｅには“８ ＤＯＲＭ
ＡＮＴ ｈ”のタスク管理データが読み出される。

【００５１】このように、マスクデータを任意に設定す
ることにより、タスクに関する種々の情報を短時間に得
ることができる。また、図１０において、？部は適当な
値を示している。

【００５２】上述した説明から理解されるように、一つ
のレコード（記憶フィールド）は、１本の連想ワード線
３１及びそれと対応する１本のワード線３２（もしく
は、１本の連想ワード線３１又は１本のワード線３１）
に結合された複数のメモリセルを含む。そのため、１つ
のレコード（記憶フィールド）のビット数はそれに含ま
れているメモリセルの数に一致する。言い換えるなら
ば、レコードのビット幅は、それに含まれているメモリ
セルの数に一致する。

【００５３】本実施例においては、ワード線に結合され
るメモリセルの数が一定（Ｍビット）である。そのた
め、連想フィールドとして使われる領域が、例えば５，
６，…と増加すれば、記憶フィールドとして使うことが
できる領域は、例えばＭ−５，Ｍ−６，…と減少する。
このことを考えると、上記連想マスクレジスタ４１は、
連想フィールドと記憶データフィールドとの比率あるい
は割合を定める手段とみなすことができる。このように
みなした場合、ＣＰＵ６２から上記連想マスクレジスタ
４１への設定データは、連想フィールドと記憶データフ
ィールドとの比率あるいは割合を定めるための比率デー
タあるいは割合データとみなすことができる。

【００５４】上記実施例によれば以下の作用効果を得る
ことができる。

【００５５】（１）連想制御インタフェース１２を有す
ることにより、連想動作に寄与するフィールドの、１レ
コードにおける位置及びその大きさの外部設定が可能と
されるので、連想ワード線３１とワード線３２とのワー
ド線対毎に、それに結合されるメモリセルに格納される
データによって一つのレコードが形成される場合におい
て、一つのレコードのうち上記連想制御インタフェース
１２に設定されたフィールドが連想動作に寄与されるフ
ィールドとされ、それ以外のフィールドが自動的に連想
情報の記憶部とされる。このように連想動作に寄与され
るフィールドが可変とされることは、図７に示されるよ
うに連想部７２と記憶部７６とが固定的とされる従来の
連想メモリに比して、データベースの利用形態の多様性
に対応可能とされる。

【００５６】（２）図２及び図６に示されるように、機
械語命令を実行するＣＰＵ６２によって管理されるアド
レス空間に、上記のように構成された連想メモリ６７が
配置され、この連想メモリをＯＳのためのタスク管理情
報のデータベースとして利用する場合において、当該連
想メモリへのデータ書込み／読出しが、ＣＰＵの機械語
命令の実行により可能とされ、そのようなデータベース
のハードウェア化により、例えば従来のリアルタイムＯ
Ｓのようにリニアサーチ・ハッシング等のソフトウェア
的手法でデータベースの検索を行う場合に比して、特定
条件のタスクＩＤの問い合わせや特定タスクの状態等の
問い合わせを効率よく行うことができ、タスク管理情報
検索の応答時間が十分に短縮される。

【００５７】（３）連想マスクデータにより連想に寄与
するフィールドが特定され、その場合の連想データ入力
が、特定フィールドと一致するワードからは、そのよう
な状態を示す信号として連想ワード線３１の状態が非選
択・重複検出回路１６に伝達される。この非選択・重複
検出回路１６において非選択／重複が検出されない場合
に、ワード線ドライバ１５を介して該当するワード線が
選択レベルに駆動され、それにより連想記憶部１４から
は、該当するワードの内容のすべてが、データバスイン
タフェース１７を介してデータバス６５に出力可能とさ
れるが、非選択若しくは重複が検出された場合には、ワ
ード線の選択が行われないので、連想記憶部１４の記憶
データの破壊を阻止できる。また、そのような状態は、
非選択・重複検出回路１６から出力されるエラー信号Ｅ
Ｒがアサートされ、データバスインタフェース１７にお
けるレジスタの内容がオール０もしくはオール１とされ
ることにより、ＣＰＵ６２に認識可能とされるので、当
該ＣＰＵ６２においては、非選択或いは重複発生の場合
の所定の処理に速やかに移行することがでる。

【００５８】（４）連想のための入力情報設定用のレジ
スタ４１と、上記入力情報についての連想動作に寄与す
るフィールドの、１レコードにおける位置及びその大き
さを指示する連想マスク情報設定用のレジスタ４２と、
連想動作のための所定のタイミングに同期して上記第
１，第２レジスタ保持情報の論理積を得るアンドゲート
４３，４４とにより、上記連想制御インタフェース１２
を簡単に構成することができる。

【００５９】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００６０】例えば、図５において、所定のタイミング
でデータ線３５Ｂをプリチャージするための回路を設け
ることは、メモリセルデータの高速読出しを図る上で効
果的とされる。また、連想出力データレジスタ１７Ｅの
内容は、全て出力されても、その一部（例えば、連想デ
ータフィールド）が出力されるようにしてもよい。

【００６１】また、マルチポートＲＡＭなどのように特
殊機能を備えたＲＡＭをベースに連想メモリを構成する
こともできる。特にマルチポートＲＡＭの一例とされる
デュアルポートＲＡＭを連想記憶部１４に適用してパラ
レルインタフェースハードウェアを形成することは、二
つのプロセッサで当該連想メモリを共有する場合におい
て、当該二つのプロセッサ間の通信の効率向上を図る上
で効果的とされる。

【００６２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるマイク
ロコンピュータのリアルタイムＯＳに適用した場合につ
いて説明したが、本発明はそれに限定されるものではな
く、タスク管理情報以外のデータベースを形成する場
合、さらには専用若しくは汎用プロセッサなど種々のデ
ータ処理装置に適用することができる。

【００６３】本発明は、少なくとも入力情報についての
連想動作を可能とする条件のものに適用することができ
る。

【００６４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００６５】すなわち、連想動作に寄与するフィールド
が、連想制御インタフェースに設定されたフィールドと
され、それ以外のフィールドが連想情報の記憶部として
機能されるので、データベースの利用形態の多様性に対
応可能となる。また、命令を実行するＣＰＵによって管
理されるアドレス空間に連想メモリが配置され、その連
想メモリ上にデータベースが形成される場合において
は、当該連想メモリへのデータの書込み／読出しが、Ｃ
ＰＵの命令の実行により可能とされ、データベースのハ
ードウェア化が図れ、上記データベースをリアルタイム
ＯＳにおけるタスク管理情報のデータベースとした場合
には応答時間の短縮が図れる。

【図面の簡単な説明】

【図１】図１は本発明一実施例に係る連想メモリの構成
を示すブロック図である。

【図２】図２はマイクロコンピュータにおいて管理され
るアドレス空間に上記連想メモリを配置した場合のアド
レスの割付を説明するための図である。

【図３】図３は連想メモリにおける主要部の詳細な構成
を示すブロック図である。

【図４】図４は図３における主要部のさらに詳細な回路
図である。

【図５】図５は連想メモリの主要部の動作タイミング図
である。

【図６】図６は連想メモリを含むマイクロコンピュータ
のブロック図である。

【図７】図７は従来の連想メモリの構成を示すブロック
図である。

【図８】図８はタスクの状態遷移を示す図である。

【図９】図９は連想メモリに記憶されるレコードの一例
を示す図である。

【図１０】図１０は連想メモリの動作を説明するための
図である。

【符号の説明】

１１ 書込み読出しアドレシング回路 １２ 連想制御インタフェース １３，１５ ワード線ドライバ １４ 連想記憶部 １６ 非選択・重複検出回路 １７ データバスインタフェース ３１ 連想ワード線 ３３ メモリセル ３６ インタフェース部 ３７ バッファ回路 ４１ 連想入力データレジスタ ４２ 連想マスクデータレジスタ ４３，４４ アンドゲート ６２ ＣＰＵ ６５ データバス ６６ アドレスバス ６７ 連想メモリ

Claims (10)

【特許請求の範囲】
1. 【請求項１】 それぞれが所定の長さを有する複数の記
   憶フィールドを有し、各記憶フィールドにデータを保持
   する記憶回路と、 前記記憶フィールドのなかの所定のフィールドを連想動
   作に寄与する連想フィールドとして指定するフィールド
   指定手段と、 連想のための連想データを入力して、保持する保持手段
   と、 前記フィールド指定手段によって指定された連想フィー
   ルドの内容と前記保持手段に保持された連想データとが
   所定の関係を満たすか否かを検出し、上記所定の関係を
   満たす所定のフィールドを有する記憶フィールドを選択
   する選択手段と、 前記選択手段により選択された記憶フィールドの保持内
   容の少なくとも一部を出力する出力手段と、 を含んで、一つの半導体基板に形成されて成る連想メモ
   リ。
2. 【請求項２】 前記複数の記憶フィールドのそれぞれ
   は、複数のメモリセルを有し、 各メモリセルは、情報を保持するための保持部と、保持
   部に保持された情報と連想データとを比較し、一致した
   ときに所定の信号を出力する比較部とを有する、請求項
   １記載の連想メモリ。
3. 【請求項３】 前記フィールド指定手段と前記連想デー
   タ保持手段とに結合され、前記フィールド指定手段によ
   って指定される前記連想フィールドに対応する前記連想
   データ保持手段の領域に保持されている連想データを上
   記各記憶フィールドに供給する供給手段を設けた、請求
   項２記載の連想メモリ。
4. 【請求項４】 前記選択手段は、記憶フィールドに含ま
   れている複数のメモリセルの前記比較部からの信号が供
   給されることによって、供給されている比較部からの信
   号のそれぞれが所定の信号であるときに一致信号を出力
   して、前記所定の関係を満たす記憶フィールドを検出す
   る検出手段と、 記憶フィールドに含まれる複数のメモリセルに結合され
   たドライバーを有し、検出された記憶フィールドを駆動
   する駆動手段と、 を備えた、請求項３記載の連想メモリ。
5. 【請求項５】 一つの半導体基板に形成され、記憶情報
   と連想のために入力した連想データとの照合により、そ
   の連想データに対応する記憶情報の全部又は一部を出力
   する連想メモリであって、 前記記憶情報の１レコードにおいて前記連想データにつ
   いての連想動作に寄与するフィールドの位置及びその大
   きさの外部設定を可能とする連想制御インタフェース手
   段と、 前記連想制御インタフェース手段によって設定されたフ
   ィールドが連想動作に寄与される連想部として、それ以
   外のフィールドが連想情報の記憶部として機能される連
   想記憶部と、 を含む連想メモリ。
6. 【請求項６】 前記連想制御インタフェース手段は、 連想データを保持する第１レジスタと、 連想データについての連想動作に寄与するフィールド
   の、１レコードにおける位置及びその大きさを指示する
   連想マスクデータを保持する第２レジスタと、 前記第１及び第２レジスタの保持情報を入力して、前記
   連想記憶部における連想部と記憶部とを区別するための
   制御信号を生成する論理手段と、 を含む、請求項５記載の連想メモリ。
7. 【請求項７】 それぞれが所定の長さを有する複数の記
   憶フィールドを有し、各記憶フィールドにデータを保持
   する記憶回路と、 連想のための連想データを保持する保持手段と、 上記記憶フィールドにおける、連想動作に寄与する連想
   フィールドとその他の記憶データフィールドとの比率を
   指示する指定手段と、 上記指定手段よって指定された、各記憶フィールド内の
   連想フィールドの内容と上記保持手段保持された連想デ
   ータとが所定の関係を満たすか否かを検出し、前記所定
   の関係を満たす連想フィールドを有する記憶フィールド
   を選択する選択手段と、 選択された記憶フィールドのうち、少なくとも前記記憶
   データフィールドを出力する出力手段と、 を含む連想メモリ。
8. 【請求項８】 中央処理装置と、 この中央処理装置に結合され、該中央処理装置からのア
   ドレスが供給されるアドレスバスと、 前記中央処理装置に結合されたデータバスと、 前記アドレスバス及びデータバスに結合された連想メモ
   リとを含んで、一つの半導体基板に形成されたマイクロ
   コンピュータであって、 前記連想メモリは、 それぞれが所定の長さを有する複数の記憶フィールドを
   有し、各記憶フィールドにデータを保持する記憶回路
   と、 前記記憶フィールドのなかの所定のフィールドを連想動
   作に寄与する連想フィールドとして指定するフィールド
   指定手段と、 連想のための連想データを入力して、保持する保持手段
   と、 前記フィールド指定手段によって指定された連想フィー
   ルドの内容と前記保持手段に保持された連想データとが
   所定の関係を満たすか否かを検出し、上記所定の関係を
   満たす所定のフィールドを有する記憶フィールドを選択
   する選択手段と、 前記選択手段により選択された記憶フィールドの保持内
   容の少なくとも一部を出力する出力手段とを有して、 成るものであるマイクロコンピュータ。
9. 【請求項９】 前記連想メモリは、中央処理装置によっ
   て管理されるアドレス空間に配置され、 前記フィールド指定手段は、前記中央処理装置によって
   その値が設定されるレジスタを有するものである、請求
   項８記載のマイクロコンピュータ。
10. 【請求項１０】 前記連想メモリには、リアルタイムＯ
    Ｓにおけるタスク管理情報のデータベースが形成される
    ものである請求項９記載のマイクロコンピュータ。