JP2703709B2 - ビット線センシング制御回路 - Google Patents
ビット線センシング制御回路Info
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- Microelectronics & Electronic Packaging (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特にメモリ装置のビット線センシング制御回路に関
するものである。
し、特にメモリ装置のビット線センシング制御回路に関
するものである。
【０００２】
【従来の技術】一般に、高集積化、高速化された半導体
メモリ装置ではビット線センシング雑音が問題となって
おり、これを解決するために、メモリセルアレイを図９
に示すように、例えば４個の部分的メモリセルアレイＢ
ＬＫ１、ＢＬＫ２、ＢＬＫ３、及びＢＬＫ４で表される
複数ブロック単位に分割したり、あるいは、ビット線の
キャパシタンスを減少させる方法が提案されている。
メモリ装置ではビット線センシング雑音が問題となって
おり、これを解決するために、メモリセルアレイを図９
に示すように、例えば４個の部分的メモリセルアレイＢ
ＬＫ１、ＢＬＫ２、ＢＬＫ３、及びＢＬＫ４で表される
複数ブロック単位に分割したり、あるいは、ビット線の
キャパシタンスを減少させる方法が提案されている。
【０００３】一方、ダイナミックランダムアクセスメモ
リ（ＤＲＡＭ）ではビット線センシング速度が重要とさ
れるため、複数ブロックのビット線センシングを同時に
行なう方法が使用されている。しかしながら、フィール
ドメモリ、フレームメモリ、又はＤＲＡＭを用いるＡＳ
ＩＣ（application specific integrated circuit)につ
いては、ワード線アクセス時間が十分長いので、ビット
線センシング動作をブロックごとに時間をずらせて、分
散的に行うことによって雑音及び電流を分散させること
ができる。
リ（ＤＲＡＭ）ではビット線センシング速度が重要とさ
れるため、複数ブロックのビット線センシングを同時に
行なう方法が使用されている。しかしながら、フィール
ドメモリ、フレームメモリ、又はＤＲＡＭを用いるＡＳ
ＩＣ（application specific integrated circuit)につ
いては、ワード線アクセス時間が十分長いので、ビット
線センシング動作をブロックごとに時間をずらせて、分
散的に行うことによって雑音及び電流を分散させること
ができる。
【０００４】図１０に示す回路は、一般によく知られた
ＤＲＡＭのビット線系回路で、ＮＭＯＳトランジスタ２
３、２４、２５及びＰＭＯＳトランジスタ２７、２８か
らなるビット線センスアンプ２２と、メモリセル２１
と、及びＮＭＯＳトランジスタ２９、３１、３２からな
るプリチャージ及び等化回路２６とが示されている。
ＤＲＡＭのビット線系回路で、ＮＭＯＳトランジスタ２
３、２４、２５及びＰＭＯＳトランジスタ２７、２８か
らなるビット線センスアンプ２２と、メモリセル２１
と、及びＮＭＯＳトランジスタ２９、３１、３２からな
るプリチャージ及び等化回路２６とが示されている。
【０００５】ビット線センスアンプ２２は、ワード線Ｗ
Ｌの駆動によりメモリセル２１に貯蔵された電荷がビッ
ト線ＢＬに放電される時、ＰＭＯＳトランジスタ２７、
２８より構成されるｐ形センスアンプの駆動信号ＬＡ、
及びＮＭＯＳトランジスタ２４、２５より構成されるｎ
形センスアンプを駆動するＮＭＯＳトランジスタ２３の
駆動信号ＬＳＡＥＧの制御により、ビットライン対Ｂ
Ｌ、バーＢＬの間の電位差を感知増幅し、メモリセル２
１に再書込みしたり、あるいはデータ書込み時にビット
線ＢＬの電位を増幅する役割をする。
Ｌの駆動によりメモリセル２１に貯蔵された電荷がビッ
ト線ＢＬに放電される時、ＰＭＯＳトランジスタ２７、
２８より構成されるｐ形センスアンプの駆動信号ＬＡ、
及びＮＭＯＳトランジスタ２４、２５より構成されるｎ
形センスアンプを駆動するＮＭＯＳトランジスタ２３の
駆動信号ＬＳＡＥＧの制御により、ビットライン対Ｂ
Ｌ、バーＢＬの間の電位差を感知増幅し、メモリセル２
１に再書込みしたり、あるいはデータ書込み時にビット
線ＢＬの電位を増幅する役割をする。
【０００６】プリチャージ及び等化回路２６は、等化信
号φＥＱの制御により、読出し又は書込みの前後にビッ
ト線対ＢＬ、バーＢＬを等化電圧ＶＢＬのレベルにプリ
チャージ及び等化させる。
号φＥＱの制御により、読出し又は書込みの前後にビッ
ト線対ＢＬ、バーＢＬを等化電圧ＶＢＬのレベルにプリ
チャージ及び等化させる。
【０００７】図１１には従来のビット線センシング制御
回路が示されている。このビット線センシング回路は、
エネーブルクロック発生回路１０、ワード線エネーブル
信号発生回路３０、ビット線センシングエネーブル信号
発生回路５０、及びビット線駆動信号発生回路７０から
構成される。
回路が示されている。このビット線センシング回路は、
エネーブルクロック発生回路１０、ワード線エネーブル
信号発生回路３０、ビット線センシングエネーブル信号
発生回路５０、及びビット線駆動信号発生回路７０から
構成される。
【０００８】このような従来のビット線センシング制御
回路は、信号バーＲＡＳが論理“ロウ”に設定される
時、アドレス入力に対応して発生するアドレス情報信号
ＬＸＥによって、エネーブルクロックφ１、ワード線エ
ネーブル信号φＸ１、ビット線センジングエネーブル信
号φＳ１を順次発生してビット線センスアンプ駆動信号
ＬＡ、ＬＳＡＥＧを出力し、図１０に示したビット線セ
ンスアンプ２２に同時に供給する。このとき、図９に示
す各メモリセルアレイブロックＢＬＫ１〜ＢＬＫ４には
ビット線センスアンプ２２がビット線対の個数だけ個別
に存在しているが、これらビット線センスアンプ２２を
増幅動作可能にさせるｐ形及びｎ形センスアンプの駆動
信号ＬＡ、ＬＳＡＥＧが全ブロック同時に入力されるの
で、このメモリセルアレイブロックＢＬＫ１〜ＢＬＫ４
のビット線センシング動作は同時に行なわれる。すなわ
ち、すべてのビット線対ＢＬ、バーＢＬが同一の時点で
それぞれ論理“ハイ”及び論理“ロウ”の信号対の状態
となる。
回路は、信号バーＲＡＳが論理“ロウ”に設定される
時、アドレス入力に対応して発生するアドレス情報信号
ＬＸＥによって、エネーブルクロックφ１、ワード線エ
ネーブル信号φＸ１、ビット線センジングエネーブル信
号φＳ１を順次発生してビット線センスアンプ駆動信号
ＬＡ、ＬＳＡＥＧを出力し、図１０に示したビット線セ
ンスアンプ２２に同時に供給する。このとき、図９に示
す各メモリセルアレイブロックＢＬＫ１〜ＢＬＫ４には
ビット線センスアンプ２２がビット線対の個数だけ個別
に存在しているが、これらビット線センスアンプ２２を
増幅動作可能にさせるｐ形及びｎ形センスアンプの駆動
信号ＬＡ、ＬＳＡＥＧが全ブロック同時に入力されるの
で、このメモリセルアレイブロックＢＬＫ１〜ＢＬＫ４
のビット線センシング動作は同時に行なわれる。すなわ
ち、すべてのビット線対ＢＬ、バーＢＬが同一の時点で
それぞれ論理“ハイ”及び論理“ロウ”の信号対の状態
となる。
【０００９】このようにビット線センシング動作が全ブ
ロック同時に行なわれると、全ビット線対ＢＬ、バーＢ
Ｌが同時に論理“ハイ”及び“ロウ”の状態に変化する
ため接地電圧及び電源電圧の雑音が増加してしまい、ピ
ーク電流が集中的に同一の時間に生じるので、チップの
動作が不安定になるという短所があった。
ロック同時に行なわれると、全ビット線対ＢＬ、バーＢ
Ｌが同時に論理“ハイ”及び“ロウ”の状態に変化する
ため接地電圧及び電源電圧の雑音が増加してしまい、ピ
ーク電流が集中的に同一の時間に生じるので、チップの
動作が不安定になるという短所があった。
【００１０】
【発明が解決しようとする課題】したがって本発明の目
的は、メモリセルアレイのビット線センシング動作を各
ブロックごとに相互に異なる時点で行なうことで、接地
電圧及び電源電圧の雑音を減少させ、ピーク電流を分散
して安定したセンシング動作を実行可能にする半導体メ
モリ装置を提供することにある。
的は、メモリセルアレイのビット線センシング動作を各
ブロックごとに相互に異なる時点で行なうことで、接地
電圧及び電源電圧の雑音を減少させ、ピーク電流を分散
して安定したセンシング動作を実行可能にする半導体メ
モリ装置を提供することにある。
【００１１】
【課題を解決するための手段】このような目的を達成す
るために本発明では、多数のメモリセルアレイブロック
を有する半導体メモリ装置のビット線センシング制御回
路について、所定の信号によりエネーブルクロックを発
生するエネーブルクロック発生手段と、該エネーブルク
ロックを受信して遅延する遅延手段と、エネーブルクロ
ック発生手段及び遅延手段からそれぞれ出力されるエネ
ーブルクロック及び遅延されたエネーブルクロックを受
信して異なる時間に少なくとも２種の信号、すなわち第
１及び第２ワード線エネーブル信号をそれぞれ出力する
第１及び第２ワード線エネーブル信号発生手段と、第１
及び第２ワード線エネーブル信号をそれぞれ受信して第
１及び第２ビット線センシングエネーブル信号を出力す
る第１及び第２ビット線センシングエネーブル信号発生
手段と、第１及び第２ビット線センシングエネーブル信
号をそれぞれ受信して第１及び第２ビット線センスアン
プ駆動信号を出力する第１及び第２ビット線駆動信号発
生手段と、第１等化信号及びこの第１等化信号から所定
の時間だけ遅延された第２等化信号を受信してビット線
の等化動作を異なる時間に行う等化手段とを備えるよう
にすることを一つの特徴とする。
るために本発明では、多数のメモリセルアレイブロック
を有する半導体メモリ装置のビット線センシング制御回
路について、所定の信号によりエネーブルクロックを発
生するエネーブルクロック発生手段と、該エネーブルク
ロックを受信して遅延する遅延手段と、エネーブルクロ
ック発生手段及び遅延手段からそれぞれ出力されるエネ
ーブルクロック及び遅延されたエネーブルクロックを受
信して異なる時間に少なくとも２種の信号、すなわち第
１及び第２ワード線エネーブル信号をそれぞれ出力する
第１及び第２ワード線エネーブル信号発生手段と、第１
及び第２ワード線エネーブル信号をそれぞれ受信して第
１及び第２ビット線センシングエネーブル信号を出力す
る第１及び第２ビット線センシングエネーブル信号発生
手段と、第１及び第２ビット線センシングエネーブル信
号をそれぞれ受信して第１及び第２ビット線センスアン
プ駆動信号を出力する第１及び第２ビット線駆動信号発
生手段と、第１等化信号及びこの第１等化信号から所定
の時間だけ遅延された第２等化信号を受信してビット線
の等化動作を異なる時間に行う等化手段とを備えるよう
にすることを一つの特徴とする。
【００１２】
【実施例】以下、本発明の実施例を添付の図面を参照し
て詳細に説明する。図１は、本発明によるビット線セン
シング制御回路の機能ブロック図である。この例のビッ
ト線センシング制御回路は、アドレス情報信号ＬＸＥを
入力としてエネーブルクロックφ１を発生するエネーブ
ルクロック発生回路１０と、このクロックφ１から所定
の時間だけ遅延された遅延エネーブルクロックφ２を発
生する遅延器２０と、このクロックφ１及びφ２をそれ
ぞれ入力として第１及び第２ワード線エネーブル信号φ
Ｘ１、φＸ２をそれぞれ発生する第１及び第２ワード線
エネーブル信号発生回路３０、４０と、この信号φＸ１
及びφＸ２をそれぞれ入力として第１及び第２ビット線
センシングエネーブル信号φＳ１、φＳ２をそれぞれ発
生する第１及び第２ビット線センシングエネーブル信号
発生回路５０、６０と、第１及び第２ビット線センシン
グエネーブル信号φＳ１、φＳ２をそれぞれ入力として
第１ビット線センスアンプ駆動信号ＬＡ１（ｐ形）、Ｌ
ＳＡＥＧ１（ｎ形）及び第２ビット線センスアンプ駆動
信号ＬＡ２（ｐ形）、ＬＳＡＥＧ２（ｎ形）をそれぞれ
発生する第１及び第２ビット線駆動信号発生回路７０、
８０とから構成されている。尚、この図４において、各
機能ブロックの内部回路の構成は図３に示したような従
来の回路と同一なので、その具体的回路例については図
示するに留め、その詳細な説明は省略する。ただし、遅
延器２０については、図５に示すようにインバータＩ２
１〜Ｉ３０を用いたインバータチェーンで設計すればよ
い。
て詳細に説明する。図１は、本発明によるビット線セン
シング制御回路の機能ブロック図である。この例のビッ
ト線センシング制御回路は、アドレス情報信号ＬＸＥを
入力としてエネーブルクロックφ１を発生するエネーブ
ルクロック発生回路１０と、このクロックφ１から所定
の時間だけ遅延された遅延エネーブルクロックφ２を発
生する遅延器２０と、このクロックφ１及びφ２をそれ
ぞれ入力として第１及び第２ワード線エネーブル信号φ
Ｘ１、φＸ２をそれぞれ発生する第１及び第２ワード線
エネーブル信号発生回路３０、４０と、この信号φＸ１
及びφＸ２をそれぞれ入力として第１及び第２ビット線
センシングエネーブル信号φＳ１、φＳ２をそれぞれ発
生する第１及び第２ビット線センシングエネーブル信号
発生回路５０、６０と、第１及び第２ビット線センシン
グエネーブル信号φＳ１、φＳ２をそれぞれ入力として
第１ビット線センスアンプ駆動信号ＬＡ１（ｐ形）、Ｌ
ＳＡＥＧ１（ｎ形）及び第２ビット線センスアンプ駆動
信号ＬＡ２（ｐ形）、ＬＳＡＥＧ２（ｎ形）をそれぞれ
発生する第１及び第２ビット線駆動信号発生回路７０、
８０とから構成されている。尚、この図４において、各
機能ブロックの内部回路の構成は図３に示したような従
来の回路と同一なので、その具体的回路例については図
示するに留め、その詳細な説明は省略する。ただし、遅
延器２０については、図５に示すようにインバータＩ２
１〜Ｉ３０を用いたインバータチェーンで設計すればよ
い。
【００１３】次に、図８の動作波形図と、動作説明の理
解のために示した図２の第１又は第２ワード線センシン
グエネーブル信号発生回路３０、４０の回路図と、図３
の第１又は第２ビット線センシングエネーブル信号発生
回路５０、６０の回路図と、図４の第１又は第２ビット
線駆動信号発生回路７０、８０の回路図と、図５の遅延
器２０の回路図とを参照して、本発明によるビット線セ
ンシング制御動作について説明する。尚、第１又は第２
ワード線エネーブル信号発生回路３０、４０は、図２の
ような相互に同一の回路構成を有する。また、第１又は
第２ビット線センシングエネーブル信号発生回路５０、
６０、第１又は第２ビット線駆動信号発生回路７０、８
０の場合も同様である。
解のために示した図２の第１又は第２ワード線センシン
グエネーブル信号発生回路３０、４０の回路図と、図３
の第１又は第２ビット線センシングエネーブル信号発生
回路５０、６０の回路図と、図４の第１又は第２ビット
線駆動信号発生回路７０、８０の回路図と、図５の遅延
器２０の回路図とを参照して、本発明によるビット線セ
ンシング制御動作について説明する。尚、第１又は第２
ワード線エネーブル信号発生回路３０、４０は、図２の
ような相互に同一の回路構成を有する。また、第１又は
第２ビット線センシングエネーブル信号発生回路５０、
６０、第１又は第２ビット線駆動信号発生回路７０、８
０の場合も同様である。
【００１４】まず、図８の波形図について図２を参照し
て説明する。図２において、入力信号ＬＲは信号バーＲ
ＡＳと逆位相の信号であるバーＲＡＳマスタクロック、
入力信号ＬＸＲＢは信号バーＲＡＳと同位相の信号であ
るバーＲＡＳスレーブ（slave ）クロックである。
て説明する。図２において、入力信号ＬＲは信号バーＲ
ＡＳと逆位相の信号であるバーＲＡＳマスタクロック、
入力信号ＬＸＲＢは信号バーＲＡＳと同位相の信号であ
るバーＲＡＳスレーブ（slave ）クロックである。
【００１５】信号バーＲＡＳが論理“ハイ”のとき、す
なわち信号バーＲＡＳがプリチャージ状態のとき、この
信号バーＲＡＳと逆位相のバーＲＡＳマスタクロックＬ
Ｒ及びアドレス情報信号ＬＸＥがそれぞれ論理“ロウ”
となる。また、信号バーＲＡＳと同位相の内部信号で、
バーＲＡＳマスタクロックＬＲに応じるバーＲＡＳスレ
ーブクロックＬＸＲＢは論理“ハイ”となる。
なわち信号バーＲＡＳがプリチャージ状態のとき、この
信号バーＲＡＳと逆位相のバーＲＡＳマスタクロックＬ
Ｒ及びアドレス情報信号ＬＸＥがそれぞれ論理“ロウ”
となる。また、信号バーＲＡＳと同位相の内部信号で、
バーＲＡＳマスタクロックＬＲに応じるバーＲＡＳスレ
ーブクロックＬＸＲＢは論理“ハイ”となる。
【００１６】このとき、図２に示す第１ノードＮ１、第
２ノードＮ２、及び第５ノードＮ５はそれぞれ論理“ロ
ウ”となり、第３ノードＮ３、第４ノードＮ４、第６ノ
ードＮ６、第７ノードＮ７、及び第８ノードＮ８はそれ
ぞれ論理“ハイ”となる。その結果、第１及び第２ワー
ド線エネーブル信号φＸ１、φＸ２は論理“ロウ”を維
持する。
２ノードＮ２、及び第５ノードＮ５はそれぞれ論理“ロ
ウ”となり、第３ノードＮ３、第４ノードＮ４、第６ノ
ードＮ６、第７ノードＮ７、及び第８ノードＮ８はそれ
ぞれ論理“ハイ”となる。その結果、第１及び第２ワー
ド線エネーブル信号φＸ１、φＸ２は論理“ロウ”を維
持する。
【００１７】一方、信号バーＲＡＳが論理“ロウ”に設
定されるとき、すなわち信号バーＲＡＳがアクティブ状
態のときには、バーＲＡＳマスタクロックＬＲ及びアド
レス情報信号ＬＸＥが論理“ハイ”となり、バーＲＡＳ
スレーブクロックＬＸＲＢは論理“ロウ”となる。ま
た、第１〜第３ノードＮ１、Ｎ２、Ｎ３、第５ノードＮ
５、第７ノードＮ７、及び第８ノードＮ８はそれぞれ論
理“ハイ”となり、第４ノードＮ４及び第６ノードＮ６
はそれぞれ論理“ロウ”となる。その結果、第１及び第
２ワード線エネーブル信号発生回路３０、４０から出力
される第１及び第２ワード線エネーブル信号φＸ１、φ
Ｘ２は論理“ハイ”〔Ｖｃｃ＋（１／２）Ｖｃｃ〕を維
持するようになる。ここで、図２の点線ブロック３００
で示す回路は、アドレス情報信号ＬＸＥ及びバーＲＡＳ
マスタクロックＬＲで制御されるＮＡＮＤゲート３６の
出力をトランジスタＴＲ１を介して一方の電極に受ける
キャパシタＭ１により信号を昇圧し、第１又は第２ワー
ド線エネーブル信号φＸ１、φＸ２がＶｃｃ＋（１／
２）Ｖｃｃのレベルに維持されるようにするためのブー
スト回路となる。
定されるとき、すなわち信号バーＲＡＳがアクティブ状
態のときには、バーＲＡＳマスタクロックＬＲ及びアド
レス情報信号ＬＸＥが論理“ハイ”となり、バーＲＡＳ
スレーブクロックＬＸＲＢは論理“ロウ”となる。ま
た、第１〜第３ノードＮ１、Ｎ２、Ｎ３、第５ノードＮ
５、第７ノードＮ７、及び第８ノードＮ８はそれぞれ論
理“ハイ”となり、第４ノードＮ４及び第６ノードＮ６
はそれぞれ論理“ロウ”となる。その結果、第１及び第
２ワード線エネーブル信号発生回路３０、４０から出力
される第１及び第２ワード線エネーブル信号φＸ１、φ
Ｘ２は論理“ハイ”〔Ｖｃｃ＋（１／２）Ｖｃｃ〕を維
持するようになる。ここで、図２の点線ブロック３００
で示す回路は、アドレス情報信号ＬＸＥ及びバーＲＡＳ
マスタクロックＬＲで制御されるＮＡＮＤゲート３６の
出力をトランジスタＴＲ１を介して一方の電極に受ける
キャパシタＭ１により信号を昇圧し、第１又は第２ワー
ド線エネーブル信号φＸ１、φＸ２がＶｃｃ＋（１／
２）Ｖｃｃのレベルに維持されるようにするためのブー
スト回路となる。
【００１８】またこのとき、図１のエネーブルクロック
発生回路１０から出力されるエネーブルクロックφ１の
波形と、図５のような遅延器２０でエネーブルクロック
φ１から所定の時間だけ遅延されて出力されるエネーブ
ルクロックφ２の波形は図８のように論理“ハイ”とな
っている。
発生回路１０から出力されるエネーブルクロックφ１の
波形と、図５のような遅延器２０でエネーブルクロック
φ１から所定の時間だけ遅延されて出力されるエネーブ
ルクロックφ２の波形は図８のように論理“ハイ”とな
っている。
【００１９】図２の第１及び第２ワード線エネーブル信
号発生回路３０、４０から出力される第１及び第２ワー
ド線エネーブル信号φＸ１、φＸ２は、図３の第１及び
第２ビット線センシングエネーブル信号発生回路５０、
６０にそれぞれ入力されて第１及び第２ビット線センシ
ングエネーブル信号φＳ１、φＳ２として出力され、図
８に示すように論理“ハイ”にエネーブルされる。この
第１及び第２ビット線センシングエネーブル信号発生回
路５０、６０が、第１及び第２ビット線センシングエネ
ーブル信号φＳ１、φＳ２を第１及び第２ワード線エネ
ーブル信号φＸ１、φＸ２から遅延させて出力する理由
は、ビット線対ＢＬ、バーＢＬに信号が十分に展開され
た後にビット線センスアンプ２２を駆動するためであ
る。
号発生回路３０、４０から出力される第１及び第２ワー
ド線エネーブル信号φＸ１、φＸ２は、図３の第１及び
第２ビット線センシングエネーブル信号発生回路５０、
６０にそれぞれ入力されて第１及び第２ビット線センシ
ングエネーブル信号φＳ１、φＳ２として出力され、図
８に示すように論理“ハイ”にエネーブルされる。この
第１及び第２ビット線センシングエネーブル信号発生回
路５０、６０が、第１及び第２ビット線センシングエネ
ーブル信号φＳ１、φＳ２を第１及び第２ワード線エネ
ーブル信号φＸ１、φＸ２から遅延させて出力する理由
は、ビット線対ＢＬ、バーＢＬに信号が十分に展開され
た後にビット線センスアンプ２２を駆動するためであ
る。
【００２０】図３の第１及び第２ビット線センシングエ
ネーブル信号発生回路５０、６０から発生された第１及
び第２ビット線センシングエネーブル信号φＳ１、φＳ
２を入力とする図４の第１及び第２ビット線駆動信号発
生回路７０、８０は、ブロック選択信号ＬＥＱＢの制御
によりＮＡＮＤゲート７２及びインバータ８２を介し
て、図８に示すようにｎ形の第１又は第２ビット線セン
スアンプ駆動信号ＬＳＡＥＧ１、ＬＳＡＥＧ２を出力す
る。このｎ形の第１ビット線センスアンプ駆動信号ＬＳ
ＡＥＧ１は、図９のブロックＢＬＫ１〜ＢＬＫ４の中の
第１及び第３のブロックＢＬＫ１、ＢＬＫ３に同時に入
力され、図１０のＮＭＯＳトランジスタ２３、２４、２
５で構成されたｎ形センスアンプを動作させてビット線
センシング動作を実行させる。一方、ｎ形の第２ビット
線センスアンプ駆動信号ＬＳＡＥＧ２は、第２及び第４
のブロックＢＬＫ２、ＢＬＫ４に同時に入力されてビッ
ト線センシング動作を実行させる。したがって、第１及
び第３のブロックＢＬＫ１、ＢＬＫ３と第２及び第４の
ブロックＢＬＫ２、ＢＬＫ４は、相互に異なる時間にビ
ット線センシング動作を行うようになる。
ネーブル信号発生回路５０、６０から発生された第１及
び第２ビット線センシングエネーブル信号φＳ１、φＳ
２を入力とする図４の第１及び第２ビット線駆動信号発
生回路７０、８０は、ブロック選択信号ＬＥＱＢの制御
によりＮＡＮＤゲート７２及びインバータ８２を介し
て、図８に示すようにｎ形の第１又は第２ビット線セン
スアンプ駆動信号ＬＳＡＥＧ１、ＬＳＡＥＧ２を出力す
る。このｎ形の第１ビット線センスアンプ駆動信号ＬＳ
ＡＥＧ１は、図９のブロックＢＬＫ１〜ＢＬＫ４の中の
第１及び第３のブロックＢＬＫ１、ＢＬＫ３に同時に入
力され、図１０のＮＭＯＳトランジスタ２３、２４、２
５で構成されたｎ形センスアンプを動作させてビット線
センシング動作を実行させる。一方、ｎ形の第２ビット
線センスアンプ駆動信号ＬＳＡＥＧ２は、第２及び第４
のブロックＢＬＫ２、ＢＬＫ４に同時に入力されてビッ
ト線センシング動作を実行させる。したがって、第１及
び第３のブロックＢＬＫ１、ＢＬＫ３と第２及び第４の
ブロックＢＬＫ２、ＢＬＫ４は、相互に異なる時間にビ
ット線センシング動作を行うようになる。
【００２１】より具体的には、図４において、第１、第
２ビット線駆動信号発生回路７０、８０がメモリセルア
レイブロックＢＬＫ１〜ＢＬＫ４のうちの選択されたブ
ロックに該当する場合には、ブロック選択信号ＬＥＱＢ
が論理“ハイ”を維持し、一方、選択されたブロックに
該当しない場合には、ブロック選択信号ＬＥＱＢが論理
“ロウ”を維持するようにされている。そして、選択さ
れたブロックに該当するｎ形の第１、第２ビット線セン
スアンプ駆動信号ＬＳＡＥＧ１、ＬＳＡＥＧ２は論理
“ハイ”を維持し、選択されないブロックに該当するｎ
形の第２、第１ビット線センスアンプ駆動信号ＬＳＡＥ
Ｇ２、ＬＳＡＥＧ１は論理“ロウ”を維持する。
２ビット線駆動信号発生回路７０、８０がメモリセルア
レイブロックＢＬＫ１〜ＢＬＫ４のうちの選択されたブ
ロックに該当する場合には、ブロック選択信号ＬＥＱＢ
が論理“ハイ”を維持し、一方、選択されたブロックに
該当しない場合には、ブロック選択信号ＬＥＱＢが論理
“ロウ”を維持するようにされている。そして、選択さ
れたブロックに該当するｎ形の第１、第２ビット線セン
スアンプ駆動信号ＬＳＡＥＧ１、ＬＳＡＥＧ２は論理
“ハイ”を維持し、選択されないブロックに該当するｎ
形の第２、第１ビット線センスアンプ駆動信号ＬＳＡＥ
Ｇ２、ＬＳＡＥＧ１は論理“ロウ”を維持する。
【００２２】また、図４において、ＮＡＮＤゲート７２
から出力される信号ＬＳＤＢは、ｐ形の第１及び第２ビ
ット線センスアンプ駆動信号ＬＡ１、ＬＡ２を駆動する
信号で、論理“ロウ”の場合にはｐ形の第１又は第２ビ
ット線センスアンプ駆動信号ＬＡ１、ＬＡ２を論理“ハ
イ”に制御し、ｎ形の第１又は第２ビット線センスアン
プ駆動信号ＬＳＡＥＧ１、ＬＳＡＥＧ２と共に図１０の
ビット線センスアンプ２２に入力され、ＰＭＯＳトラン
ジスタ２７、２８で構成されたｐ形センスアンプを駆動
させる。一方、この駆動信号ＬＳＤＢが論理“ハイ”の
場合には、ｐ形の第１又は第２ビット線駆動信号ＬＡ
１、ＬＡ２がプリチャージレベル（１／２）Ｖｃｃに維
持される。また、ｎ形の第１ビット線センスアンプ駆動
信号ＬＳＡＥＧ１と同様に、駆動信号ＬＳＤＢによるｐ
形の第１ビット線センスアンプ駆動信号ＬＡ１は、第１
及び第３のブロックＢＬＫ１、ＢＬＫ３のビット線セン
シング動作を制御し、ｐ形の第２ビット線センスアンプ
駆動信号ＬＡ２は、ｎ形の第２ビット線センスアンプ駆
動信号ＬＳＡＥＧ２と同様に第２及び第４のブロックＢ
ＬＫ２、ＢＬＫ４のビット線センシング動作を制御す
る。
から出力される信号ＬＳＤＢは、ｐ形の第１及び第２ビ
ット線センスアンプ駆動信号ＬＡ１、ＬＡ２を駆動する
信号で、論理“ロウ”の場合にはｐ形の第１又は第２ビ
ット線センスアンプ駆動信号ＬＡ１、ＬＡ２を論理“ハ
イ”に制御し、ｎ形の第１又は第２ビット線センスアン
プ駆動信号ＬＳＡＥＧ１、ＬＳＡＥＧ２と共に図１０の
ビット線センスアンプ２２に入力され、ＰＭＯＳトラン
ジスタ２７、２８で構成されたｐ形センスアンプを駆動
させる。一方、この駆動信号ＬＳＤＢが論理“ハイ”の
場合には、ｐ形の第１又は第２ビット線駆動信号ＬＡ
１、ＬＡ２がプリチャージレベル（１／２）Ｖｃｃに維
持される。また、ｎ形の第１ビット線センスアンプ駆動
信号ＬＳＡＥＧ１と同様に、駆動信号ＬＳＤＢによるｐ
形の第１ビット線センスアンプ駆動信号ＬＡ１は、第１
及び第３のブロックＢＬＫ１、ＢＬＫ３のビット線セン
シング動作を制御し、ｐ形の第２ビット線センスアンプ
駆動信号ＬＡ２は、ｎ形の第２ビット線センスアンプ駆
動信号ＬＳＡＥＧ２と同様に第２及び第４のブロックＢ
ＬＫ２、ＢＬＫ４のビット線センシング動作を制御す
る。
【００２３】このような図４の第１及び第２ビット線駆
動信号発生回路７０、８０の動作をより具体的に説明す
ると、信号ＬＳＤＢが論理“ロウ”となると第９ノード
Ｎ９が論理“ロウ”となるので、ｐ形の第１又は第２ビ
ット線センスアンプ駆動信号ＬＡ１、ＬＡ２は論理“ハ
イ”に上昇し始める。その後、信号ＬＳＤＢがＮＡＮＤ
ゲート７４及びインバータ７６を通過して第１０ノード
Ｎ１０が論理“ハイ”となることで、既に論理“ハイ”
になっている前記駆動信号ＬＡ１、ＬＡ２は完全な論理
“ハイ”とされる。このようにして、第９ノードＮ９と
第１１ノードＮ１１との間に時間差を置くことにより、
ｐ形の第１又は第２ビット線センスアンプ駆動信号ＬＡ
１、ＬＡ２を段階的に論理“ハイ”状態にする理由は、
ビット線センスアンプの駆動時はビット線ＢＬ、バーＢ
Ｌの間の電位差が徐徐に増大していくため、最初は徐々
にセンシングし、ビット線ＢＬ、バーＢＬの間の電位差
が十分に増大した後に速い速度でセンシングするためで
ある。
動信号発生回路７０、８０の動作をより具体的に説明す
ると、信号ＬＳＤＢが論理“ロウ”となると第９ノード
Ｎ９が論理“ロウ”となるので、ｐ形の第１又は第２ビ
ット線センスアンプ駆動信号ＬＡ１、ＬＡ２は論理“ハ
イ”に上昇し始める。その後、信号ＬＳＤＢがＮＡＮＤ
ゲート７４及びインバータ７６を通過して第１０ノード
Ｎ１０が論理“ハイ”となることで、既に論理“ハイ”
になっている前記駆動信号ＬＡ１、ＬＡ２は完全な論理
“ハイ”とされる。このようにして、第９ノードＮ９と
第１１ノードＮ１１との間に時間差を置くことにより、
ｐ形の第１又は第２ビット線センスアンプ駆動信号ＬＡ
１、ＬＡ２を段階的に論理“ハイ”状態にする理由は、
ビット線センスアンプの駆動時はビット線ＢＬ、バーＢ
Ｌの間の電位差が徐徐に増大していくため、最初は徐々
にセンシングし、ビット線ＢＬ、バーＢＬの間の電位差
が十分に増大した後に速い速度でセンシングするためで
ある。
【００２４】一方、遅延器２０におけるエネーブルクロ
ックφ１とエネーブルクロックφ２との間の遅延によ
り、第２ビット線センスアンプ駆動信号ＬＳＡＥＧ２及
びＬＡ２が第１ビット線センスアンプ駆動信号ＬＳＡＥ
Ｇ１及びＬＡ１より遅延される時間は約２０ｎｓとされ
る。この遅延時間の設定については、第１ビット線セン
スアンプ駆動信号ＬＳＡＥＧ１、ＬＡ１が駆動された後
に接地電圧Ｖｓｓ及び電源電圧Ｖｃｃの雑音が除去され
るまでの時間にするのが最適である。
ックφ１とエネーブルクロックφ２との間の遅延によ
り、第２ビット線センスアンプ駆動信号ＬＳＡＥＧ２及
びＬＡ２が第１ビット線センスアンプ駆動信号ＬＳＡＥ
Ｇ１及びＬＡ１より遅延される時間は約２０ｎｓとされ
る。この遅延時間の設定については、第１ビット線セン
スアンプ駆動信号ＬＳＡＥＧ１、ＬＡ１が駆動された後
に接地電圧Ｖｓｓ及び電源電圧Ｖｃｃの雑音が除去され
るまでの時間にするのが最適である。
【００２５】これに合わせて、このようなビット線セン
シング方式に対応するために本発明では、図１０に示さ
れたプリチャージ及び等化回路２６に図６及び図７に示
すような第１、第２等化信号発生回路を更に備えるよう
にし、図８中で点線と実線で表示したように、相互に異
なる時間にビット線対ＢＬ、バーＢＬを等化させる第１
及び第２等化信号φＥＱ１、φＥＱ２を発生するように
するとよい。そして、第１ビット線センスアンプ駆動信
号ＬＳＡＥＧ１及びＬＡ１が第１及び第３のブロックＢ
ＬＫ１、ＢＬＫ３に供給される場合、図６の第１等化信
号ＥＱ１を第１及び第３のブロックＢＬＫ１、ＢＬＫ３
のビット線プリチャージ及び等化用として使用し、また
第２ビット線センスアンプ駆動信号ＬＳＡＥＧ２及びＬ
Ａ２が第２及び第４のブロックＢＬＫ２、ＢＬＫ４に供
給される場合、第２等化信号ＥＱ２を第２及び第４のブ
ロックＢＬＫ２、ＢＬＫ４に供給するようにする。
シング方式に対応するために本発明では、図１０に示さ
れたプリチャージ及び等化回路２６に図６及び図７に示
すような第１、第２等化信号発生回路を更に備えるよう
にし、図８中で点線と実線で表示したように、相互に異
なる時間にビット線対ＢＬ、バーＢＬを等化させる第１
及び第２等化信号φＥＱ１、φＥＱ２を発生するように
するとよい。そして、第１ビット線センスアンプ駆動信
号ＬＳＡＥＧ１及びＬＡ１が第１及び第３のブロックＢ
ＬＫ１、ＢＬＫ３に供給される場合、図６の第１等化信
号ＥＱ１を第１及び第３のブロックＢＬＫ１、ＢＬＫ３
のビット線プリチャージ及び等化用として使用し、また
第２ビット線センスアンプ駆動信号ＬＳＡＥＧ２及びＬ
Ａ２が第２及び第４のブロックＢＬＫ２、ＢＬＫ４に供
給される場合、第２等化信号ＥＱ２を第２及び第４のブ
ロックＢＬＫ２、ＢＬＫ４に供給するようにする。
【００２６】具体的には、第１及び第２等化信号φＥＱ
１、φＥＱ２を所定の時間間隔で活性及び非活性化する
ための等化タイミング制御信号ＬＡＥＬと、信号ＬＡＥ
ＬをインバータＩ９１〜Ｉ９４で構成された遅延回路９
４によって遅延させた信号ＬＥＱＣＯＮとが、図６及び
図７に示した第１及び第２ＮＡＮＤゲート９１、９５に
それぞれ入力される。また、ビット線プリチャージ動作
を制御するビット線プリチャージ制御信号ＬＥＱＰもこ
れらＮＡＮＤゲート９１、９５に入力される。等化タイ
ミング制御信号ＬＡＥＬが論理“ハイ”となると、相互
に異なる時間に生成されて第１及び第２等化信号φＥＱ
１、φＥＱ２が出力される。その結果、図８に示したよ
うに、例えば第１及び第３のブロックＢＬＫ１、ＢＬＫ
３に属するビット線対ＢＬ、バーＢＬの波形７６と、第
２及び第４のブロックＢＬＫ２、ＢＬＫ４に属するビッ
ト線対ＢＬ、バーＢＬの波形７８とは、相互に異なる時
間に等化されセンシング動作が実行される。
１、φＥＱ２を所定の時間間隔で活性及び非活性化する
ための等化タイミング制御信号ＬＡＥＬと、信号ＬＡＥ
ＬをインバータＩ９１〜Ｉ９４で構成された遅延回路９
４によって遅延させた信号ＬＥＱＣＯＮとが、図６及び
図７に示した第１及び第２ＮＡＮＤゲート９１、９５に
それぞれ入力される。また、ビット線プリチャージ動作
を制御するビット線プリチャージ制御信号ＬＥＱＰもこ
れらＮＡＮＤゲート９１、９５に入力される。等化タイ
ミング制御信号ＬＡＥＬが論理“ハイ”となると、相互
に異なる時間に生成されて第１及び第２等化信号φＥＱ
１、φＥＱ２が出力される。その結果、図８に示したよ
うに、例えば第１及び第３のブロックＢＬＫ１、ＢＬＫ
３に属するビット線対ＢＬ、バーＢＬの波形７６と、第
２及び第４のブロックＢＬＫ２、ＢＬＫ４に属するビッ
ト線対ＢＬ、バーＢＬの波形７８とは、相互に異なる時
間に等化されセンシング動作が実行される。
【００２７】図８に示す接地電圧雑音において、点線の
波形７２は従来の接地電圧雑音の波形で、実線の波形７
４は本発明を用いて雑音を分散させた波形である。
波形７２は従来の接地電圧雑音の波形で、実線の波形７
４は本発明を用いて雑音を分散させた波形である。
【００２８】上記の実施例では、メモリセルアレイを４
個のブロックＢＬＫ１〜ＢＬＫ４に分け、遅延器２０を
使用することで、先に第１及び第３のブロックＢＬＫ
１、ＢＬＫ３のビット線センシング動作を行い、その後
第２及び第４のブロックＢＬＫ２、ＢＬＫ４のビット線
センシング動作を行う例を示している。しかし、メモリ
セルアレイをそれ以上に割ける場合にも、本発明の思想
を利用してビット線センシング動作中に発生される接地
電圧及び電源電圧の雑音を分散させることができること
は、当該技術分野で通常の知識を有する者なら容易に理
解できるものである。
個のブロックＢＬＫ１〜ＢＬＫ４に分け、遅延器２０を
使用することで、先に第１及び第３のブロックＢＬＫ
１、ＢＬＫ３のビット線センシング動作を行い、その後
第２及び第４のブロックＢＬＫ２、ＢＬＫ４のビット線
センシング動作を行う例を示している。しかし、メモリ
セルアレイをそれ以上に割ける場合にも、本発明の思想
を利用してビット線センシング動作中に発生される接地
電圧及び電源電圧の雑音を分散させることができること
は、当該技術分野で通常の知識を有する者なら容易に理
解できるものである。
【００２９】
【発明の効果】以上説明してきたように本発明によれ
ば、分割されたメモリセルアレイブロックの各ビット線
を相互に異なる時間にセンシング及び等化し接地電圧及
び電源電圧の雑音を分散させることで、安定したビット
線のセンシング動作を実現でき、半導体メモリ装置の動
作安定性を向上させられるという優れた効果がある。
ば、分割されたメモリセルアレイブロックの各ビット線
を相互に異なる時間にセンシング及び等化し接地電圧及
び電源電圧の雑音を分散させることで、安定したビット
線のセンシング動作を実現でき、半導体メモリ装置の動
作安定性を向上させられるという優れた効果がある。
【図１】本発明によるビット線センシング制御回路を示
すブロック図。
すブロック図。
【図２】図１のワード線エネーブル信号発生回路の具体
的回路例を示す回路図。
的回路例を示す回路図。
【図３】図１のビット線センシングエネーブル信号発生
回路の具体的回路例を示す回路図。
回路の具体的回路例を示す回路図。
【図４】図１のビット線駆動信号発生回路の具体的回路
例を示す回路図。
例を示す回路図。
【図５】図１の遅延器の具体的回路例を示す回路図。
【図６】本発明に係る等化信号発生回路を示す回路図。
【図７】本発明に係る等化信号発生回路を示す回路図。
【図８】本発明による各信号の波形図。
【図９】半導体メモリセルアレイブロック図。
【図１０】ＤＲＡＭのビット線系回路の例を示す回路
図。
図。
【図１１】従来のビット線センシング制御回路の例を示
すブロック図。
すブロック図。
１０ エネーブルクロック発生回路 ２０ 遅延器 ３０、４０ ワード線エネーブル信号発生回路 ５０、６０ ビット線センシングエネーブル信号発生回
路 ７０、８０ ビット線駆動信号発生回路 φ１、φ２ エネーブルクロック φＸ１、φＸ２ ワード線エネーブル信号 φＳ１、φＳ２ ビット線センシングエネーブル信号 ＬＡ１、ＬＡ２ ビット線センスアンプ（ｐ形）駆動信
号 ＬＳＡＥＧ１、ＬＳＡＥＧ２ ビット線センスアンプ
（ｎ形）駆動信号 ＢＬ、バーＢＬ ビット線
路 ７０、８０ ビット線駆動信号発生回路 φ１、φ２ エネーブルクロック φＸ１、φＸ２ ワード線エネーブル信号 φＳ１、φＳ２ ビット線センシングエネーブル信号 ＬＡ１、ＬＡ２ ビット線センスアンプ（ｐ形）駆動信
号 ＬＳＡＥＧ１、ＬＳＡＥＧ２ ビット線センスアンプ
（ｎ形）駆動信号 ＢＬ、バーＢＬ ビット線
Claims (10)
- 【請求項１】 多数のメモリセルアレイブロックを有す
る半導体メモリ装置のビット線センシング制御回路にお
いて、 所定の信号に従ってエネーブルクロックを発生するエネ
ーブルクロック発生手段と、該エネーブルクロックを遅
延する遅延手段と、前記エネーブルクロック及び遅延さ
れたエネーブルクロックをそれぞれ受信し、第１ワード
線エネーブル信号及び第２ワード線エネーブル信号を出
力する第１及び第２ワード線エネーブル信号発生手段
と、前記第１及び第２ワード線エネーブル信号をそれぞ
れ受信し、第１及び第２ビット線センシングエネーブル
信号を出力する第１及び第２ビット線センシングエネー
ブル信号発生手段と、前記第１及び第２ビット線センシ
ングエネーブル信号をそれぞれ受信し、第１及び第２ビ
ット線センスアンプ駆動信号を出力する第１及び第２ビ
ット線駆動信号発生手段と、第１等化信号と第２等化信
号とによりビット線対の等化動作を異なる時間に実行す
る等化手段とを備えてなり、更にこの等化手段は、第１
等化信号及び第２等化信号を所定の時間の間にエネーブ
ル又はディスエーブルさせるための第１の制御信号及び
ビット線プリチャージ動作を制御する第２の制御信号を
受信して第１等化信号を出力する第１等化信号発生手段
と、遅延回路を通じて遅延された第１の制御信号及び第
２の制御信号を受信して第２等化信号を出力する第２等
化信号発生手段とを有することを特徴とするビット線セ
ンシング制御回路。 - 【請求項２】 遅延手段による遅延時間は、エネーブル
クロックの印加時点から少なくとも第１ビット線センス
アンプ駆動信号の出力時点までの時間に相当するように
されている請求項１記載のビット線センシング制御回
路。 - 【請求項３】 遅延手段による遅延時間が２０ｎｓ程度
である請求項２記載のビット線センシング制御回路。 - 【請求項４】 多数のメモリセルアレイブロックを有す
る半導体メモリ装置において、 メモリセルアレイブロックの中の所定の第１のブロック
のビット線センシングの制御を遂行するようにされ、所
定のエネーブルクロックの入力に対応して該当ワード線
及びビット線を駆動する第１のブロック制御手段と、前
記第１のブロックに与えられるエネーブルクロックを遅
延させる遅延手段と、この遅延手段に接続されてメモリ
セルアレイブロックの中の所定の第２のブロックのビッ
ト線センシングの制御を遂行するようにされ、前記遅延
手段により遅延されたエネーブルクロックの入力に対応
して該当ワード線及びビット線の駆動を行い、第１のブ
ロック制御手段と同様の構成を有する第２のブロック制
御手段と、第１等化信号及びこの第１等化信号から所定
の時間だけ遅延された第２等化信号を受信してビット線
対の等化動作を異なる時間に行う等化手段とを備えてな
り、更にこの等化手段は、第１等化信号及び第２等化信
号を所定の時間の間にエネーブル又はディスエーブルさ
せるための第１の制御信号及びビット線プリチャージ動
作を制御する第２の制御信号を受信して第１等化信号を
出力する第１等化信号発生手段と、遅延回路を通じて遅
延された第１の制御信号及び第２の制御信号を受信して
第２等化信号を出力する第２等化信号発生手段とを有す
ることを特徴とする半導体メモリ装置。 - 【請求項５】 エネーブルクロックは、半導体メモリ装
置で使用されるマスタクロックの中の選択された一つの
マスタクロックによる信号である請求項４記載の半導体
メモリ装置。 - 【請求項６】 第１のブロック制御手段及び第２のブロ
ック制御手段は、それぞれワード線エネーブル信号、ビ
ット線センシングエネーブル信号、及びビット線センス
アンプ駆動信号を順次に発生する手段を少なくとも備え
てなる請求項５記載の半導体メモリ装置。 - 【請求項７】 遅延手段は、少なくとも一つの論理イン
バータを有してなる請求項４記載の半導体メモリ装置。 - 【請求項８】 遅延手段による遅延時間は、エネーブル
クロックの印加時点から少なくとも第１のブロック制御
手段のビット線センスアンプ駆動信号の出力時点までの
時間に相当する請求項４記載の半導体メモリ装置。 - 【請求項９】 遅延手段による遅延時間が２０ｎｓ程度
である請求項８記載の半導体メモリ装置。 - 【請求項１０】 多数のメモリセルアレイブロックを備
えた半導体メモリ装置のビット線センシング方法におい
て、 メモリセルアレイブロックの中の所定の第１のブロック
のビット線センシングの制御を遂行し、所定のエネーブ
ルクロックの入力に対応して該当ワード線及びビット線
を駆動する段階と、前記第１のブロックに与えられるエ
ネーブルクロックを所定の時間だけ遅延させる段階と、
メモリセルアレイブロックの中の所定の第２のブロック
のビット線センシングの制御を遂行し、前記遅延手段に
より遅延されたエネーブルクロックの入力に対応して該
当ワード線及びビット線を駆動する段階と、第１等化信
号及びこの第１等化信号から所定の時間だけ遅延された
第２等化信号を受信して、ビット線対の等化動作を異な
る時間に行う段階とを含んでいることを特徴とするビッ
ト線センシング方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1992P8473 | 1992-05-20 | ||
| KR1019920008473A KR950010622B1 (ko) | 1992-05-20 | 1992-05-20 | 비트라인 센싱 제어회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06111571A JPH06111571A (ja) | 1994-04-22 |
| JP2703709B2 true JP2703709B2 (ja) | 1998-01-26 |
Family
ID=19333293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5118508A Expired - Fee Related JP2703709B2 (ja) | 1992-05-20 | 1993-05-20 | ビット線センシング制御回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5371715A (ja) |
| EP (1) | EP0571209B1 (ja) |
| JP (1) | JP2703709B2 (ja) |
| KR (1) | KR950010622B1 (ja) |
| DE (1) | DE69321993T2 (ja) |
| TW (1) | TW218943B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3140251B2 (ja) * | 1993-04-28 | 2001-03-05 | セイコーインスツルメンツ株式会社 | 電気的に書換え可能な不揮発性メモリ |
| JP2697568B2 (ja) * | 1993-08-26 | 1998-01-14 | 日本電気株式会社 | 半導体記憶装置 |
| JPH09204774A (ja) * | 1995-12-22 | 1997-08-05 | Hitachi Ltd | 半導体メモリ |
| JP3979690B2 (ja) * | 1996-12-27 | 2007-09-19 | 富士通株式会社 | 半導体記憶装置システム及び半導体記憶装置 |
| KR100349371B1 (ko) * | 1999-11-30 | 2002-08-21 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 프리페치/리스토어 방법 및 그 회로 |
| JP2001351394A (ja) * | 2000-06-12 | 2001-12-21 | Nec Corp | 半導体記憶装置 |
| US6512402B2 (en) | 2001-03-30 | 2003-01-28 | Intel Corporation | Method and apparatus for shifting the frequency spectrum of noise signals |
| US7606076B2 (en) * | 2007-04-05 | 2009-10-20 | Sandisk Corporation | Sensing in non-volatile storage using pulldown to regulated source voltage to remove system noise |
| US7532516B2 (en) * | 2007-04-05 | 2009-05-12 | Sandisk Corporation | Non-volatile storage with current sensing of negative threshold voltages |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6029998A (ja) * | 1983-07-28 | 1985-02-15 | Nec Corp | ダイナミツクメモリ |
| JPS618796A (ja) * | 1984-06-20 | 1986-01-16 | Nec Corp | ダイナミツクメモリ |
| JPS6238593A (ja) * | 1985-08-14 | 1987-02-19 | Fujitsu Ltd | ダイナミツク型半導体記憶装置 |
| JPS62134895A (ja) * | 1985-12-06 | 1987-06-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
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