JP2703709B2 - ビット線センシング制御回路 - Google Patents
ビット線センシング制御回路Info
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【0001】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特にメモリ装置のビット線センシング制御回路に関
するものである。
し、特にメモリ装置のビット線センシング制御回路に関
するものである。
【0002】
【従来の技術】一般に、高集積化、高速化された半導体
メモリ装置ではビット線センシング雑音が問題となって
おり、これを解決するために、メモリセルアレイを図9
に示すように、例えば4個の部分的メモリセルアレイB
LK1、BLK2、BLK3、及びBLK4で表される
複数ブロック単位に分割したり、あるいは、ビット線の
キャパシタンスを減少させる方法が提案されている。
メモリ装置ではビット線センシング雑音が問題となって
おり、これを解決するために、メモリセルアレイを図9
に示すように、例えば4個の部分的メモリセルアレイB
LK1、BLK2、BLK3、及びBLK4で表される
複数ブロック単位に分割したり、あるいは、ビット線の
キャパシタンスを減少させる方法が提案されている。
【0003】一方、ダイナミックランダムアクセスメモ
リ(DRAM)ではビット線センシング速度が重要とさ
れるため、複数ブロックのビット線センシングを同時に
行なう方法が使用されている。しかしながら、フィール
ドメモリ、フレームメモリ、又はDRAMを用いるAS
IC(application specific integrated circuit)につ
いては、ワード線アクセス時間が十分長いので、ビット
線センシング動作をブロックごとに時間をずらせて、分
散的に行うことによって雑音及び電流を分散させること
ができる。
リ(DRAM)ではビット線センシング速度が重要とさ
れるため、複数ブロックのビット線センシングを同時に
行なう方法が使用されている。しかしながら、フィール
ドメモリ、フレームメモリ、又はDRAMを用いるAS
IC(application specific integrated circuit)につ
いては、ワード線アクセス時間が十分長いので、ビット
線センシング動作をブロックごとに時間をずらせて、分
散的に行うことによって雑音及び電流を分散させること
ができる。
【0004】図10に示す回路は、一般によく知られた
DRAMのビット線系回路で、NMOSトランジスタ2
3、24、25及びPMOSトランジスタ27、28か
らなるビット線センスアンプ22と、メモリセル21
と、及びNMOSトランジスタ29、31、32からな
るプリチャージ及び等化回路26とが示されている。
DRAMのビット線系回路で、NMOSトランジスタ2
3、24、25及びPMOSトランジスタ27、28か
らなるビット線センスアンプ22と、メモリセル21
と、及びNMOSトランジスタ29、31、32からな
るプリチャージ及び等化回路26とが示されている。
【0005】ビット線センスアンプ22は、ワード線W
Lの駆動によりメモリセル21に貯蔵された電荷がビッ
ト線BLに放電される時、PMOSトランジスタ27、
28より構成されるp形センスアンプの駆動信号LA、
及びNMOSトランジスタ24、25より構成されるn
形センスアンプを駆動するNMOSトランジスタ23の
駆動信号LSAEGの制御により、ビットライン対B
L、バーBLの間の電位差を感知増幅し、メモリセル2
1に再書込みしたり、あるいはデータ書込み時にビット
線BLの電位を増幅する役割をする。
Lの駆動によりメモリセル21に貯蔵された電荷がビッ
ト線BLに放電される時、PMOSトランジスタ27、
28より構成されるp形センスアンプの駆動信号LA、
及びNMOSトランジスタ24、25より構成されるn
形センスアンプを駆動するNMOSトランジスタ23の
駆動信号LSAEGの制御により、ビットライン対B
L、バーBLの間の電位差を感知増幅し、メモリセル2
1に再書込みしたり、あるいはデータ書込み時にビット
線BLの電位を増幅する役割をする。
【0006】プリチャージ及び等化回路26は、等化信
号φEQの制御により、読出し又は書込みの前後にビッ
ト線対BL、バーBLを等化電圧VBLのレベルにプリ
チャージ及び等化させる。
号φEQの制御により、読出し又は書込みの前後にビッ
ト線対BL、バーBLを等化電圧VBLのレベルにプリ
チャージ及び等化させる。
【0007】図11には従来のビット線センシング制御
回路が示されている。このビット線センシング回路は、
エネーブルクロック発生回路10、ワード線エネーブル
信号発生回路30、ビット線センシングエネーブル信号
発生回路50、及びビット線駆動信号発生回路70から
構成される。
回路が示されている。このビット線センシング回路は、
エネーブルクロック発生回路10、ワード線エネーブル
信号発生回路30、ビット線センシングエネーブル信号
発生回路50、及びビット線駆動信号発生回路70から
構成される。
【0008】このような従来のビット線センシング制御
回路は、信号バーRASが論理“ロウ”に設定される
時、アドレス入力に対応して発生するアドレス情報信号
LXEによって、エネーブルクロックφ1、ワード線エ
ネーブル信号φX1、ビット線センジングエネーブル信
号φS1を順次発生してビット線センスアンプ駆動信号
LA、LSAEGを出力し、図10に示したビット線セ
ンスアンプ22に同時に供給する。このとき、図9に示
す各メモリセルアレイブロックBLK1〜BLK4には
ビット線センスアンプ22がビット線対の個数だけ個別
に存在しているが、これらビット線センスアンプ22を
増幅動作可能にさせるp形及びn形センスアンプの駆動
信号LA、LSAEGが全ブロック同時に入力されるの
で、このメモリセルアレイブロックBLK1〜BLK4
のビット線センシング動作は同時に行なわれる。すなわ
ち、すべてのビット線対BL、バーBLが同一の時点で
それぞれ論理“ハイ”及び論理“ロウ”の信号対の状態
となる。
回路は、信号バーRASが論理“ロウ”に設定される
時、アドレス入力に対応して発生するアドレス情報信号
LXEによって、エネーブルクロックφ1、ワード線エ
ネーブル信号φX1、ビット線センジングエネーブル信
号φS1を順次発生してビット線センスアンプ駆動信号
LA、LSAEGを出力し、図10に示したビット線セ
ンスアンプ22に同時に供給する。このとき、図9に示
す各メモリセルアレイブロックBLK1〜BLK4には
ビット線センスアンプ22がビット線対の個数だけ個別
に存在しているが、これらビット線センスアンプ22を
増幅動作可能にさせるp形及びn形センスアンプの駆動
信号LA、LSAEGが全ブロック同時に入力されるの
で、このメモリセルアレイブロックBLK1〜BLK4
のビット線センシング動作は同時に行なわれる。すなわ
ち、すべてのビット線対BL、バーBLが同一の時点で
それぞれ論理“ハイ”及び論理“ロウ”の信号対の状態
となる。
【0009】このようにビット線センシング動作が全ブ
ロック同時に行なわれると、全ビット線対BL、バーB
Lが同時に論理“ハイ”及び“ロウ”の状態に変化する
ため接地電圧及び電源電圧の雑音が増加してしまい、ピ
ーク電流が集中的に同一の時間に生じるので、チップの
動作が不安定になるという短所があった。
ロック同時に行なわれると、全ビット線対BL、バーB
Lが同時に論理“ハイ”及び“ロウ”の状態に変化する
ため接地電圧及び電源電圧の雑音が増加してしまい、ピ
ーク電流が集中的に同一の時間に生じるので、チップの
動作が不安定になるという短所があった。
【0010】
【発明が解決しようとする課題】したがって本発明の目
的は、メモリセルアレイのビット線センシング動作を各
ブロックごとに相互に異なる時点で行なうことで、接地
電圧及び電源電圧の雑音を減少させ、ピーク電流を分散
して安定したセンシング動作を実行可能にする半導体メ
モリ装置を提供することにある。
的は、メモリセルアレイのビット線センシング動作を各
ブロックごとに相互に異なる時点で行なうことで、接地
電圧及び電源電圧の雑音を減少させ、ピーク電流を分散
して安定したセンシング動作を実行可能にする半導体メ
モリ装置を提供することにある。
【0011】
【課題を解決するための手段】このような目的を達成す
るために本発明では、多数のメモリセルアレイブロック
を有する半導体メモリ装置のビット線センシング制御回
路について、所定の信号によりエネーブルクロックを発
生するエネーブルクロック発生手段と、該エネーブルク
ロックを受信して遅延する遅延手段と、エネーブルクロ
ック発生手段及び遅延手段からそれぞれ出力されるエネ
ーブルクロック及び遅延されたエネーブルクロックを受
信して異なる時間に少なくとも2種の信号、すなわち第
1及び第2ワード線エネーブル信号をそれぞれ出力する
第1及び第2ワード線エネーブル信号発生手段と、第1
及び第2ワード線エネーブル信号をそれぞれ受信して第
1及び第2ビット線センシングエネーブル信号を出力す
る第1及び第2ビット線センシングエネーブル信号発生
手段と、第1及び第2ビット線センシングエネーブル信
号をそれぞれ受信して第1及び第2ビット線センスアン
プ駆動信号を出力する第1及び第2ビット線駆動信号発
生手段と、第1等化信号及びこの第1等化信号から所定
の時間だけ遅延された第2等化信号を受信してビット線
の等化動作を異なる時間に行う等化手段とを備えるよう
にすることを一つの特徴とする。
るために本発明では、多数のメモリセルアレイブロック
を有する半導体メモリ装置のビット線センシング制御回
路について、所定の信号によりエネーブルクロックを発
生するエネーブルクロック発生手段と、該エネーブルク
ロックを受信して遅延する遅延手段と、エネーブルクロ
ック発生手段及び遅延手段からそれぞれ出力されるエネ
ーブルクロック及び遅延されたエネーブルクロックを受
信して異なる時間に少なくとも2種の信号、すなわち第
1及び第2ワード線エネーブル信号をそれぞれ出力する
第1及び第2ワード線エネーブル信号発生手段と、第1
及び第2ワード線エネーブル信号をそれぞれ受信して第
1及び第2ビット線センシングエネーブル信号を出力す
る第1及び第2ビット線センシングエネーブル信号発生
手段と、第1及び第2ビット線センシングエネーブル信
号をそれぞれ受信して第1及び第2ビット線センスアン
プ駆動信号を出力する第1及び第2ビット線駆動信号発
生手段と、第1等化信号及びこの第1等化信号から所定
の時間だけ遅延された第2等化信号を受信してビット線
の等化動作を異なる時間に行う等化手段とを備えるよう
にすることを一つの特徴とする。
【0012】
【実施例】以下、本発明の実施例を添付の図面を参照し
て詳細に説明する。図1は、本発明によるビット線セン
シング制御回路の機能ブロック図である。この例のビッ
ト線センシング制御回路は、アドレス情報信号LXEを
入力としてエネーブルクロックφ1を発生するエネーブ
ルクロック発生回路10と、このクロックφ1から所定
の時間だけ遅延された遅延エネーブルクロックφ2を発
生する遅延器20と、このクロックφ1及びφ2をそれ
ぞれ入力として第1及び第2ワード線エネーブル信号φ
X1、φX2をそれぞれ発生する第1及び第2ワード線
エネーブル信号発生回路30、40と、この信号φX1
及びφX2をそれぞれ入力として第1及び第2ビット線
センシングエネーブル信号φS1、φS2をそれぞれ発
生する第1及び第2ビット線センシングエネーブル信号
発生回路50、60と、第1及び第2ビット線センシン
グエネーブル信号φS1、φS2をそれぞれ入力として
第1ビット線センスアンプ駆動信号LA1(p形)、L
SAEG1(n形)及び第2ビット線センスアンプ駆動
信号LA2(p形)、LSAEG2(n形)をそれぞれ
発生する第1及び第2ビット線駆動信号発生回路70、
80とから構成されている。尚、この図4において、各
機能ブロックの内部回路の構成は図3に示したような従
来の回路と同一なので、その具体的回路例については図
示するに留め、その詳細な説明は省略する。ただし、遅
延器20については、図5に示すようにインバータI2
1〜I30を用いたインバータチェーンで設計すればよ
い。
て詳細に説明する。図1は、本発明によるビット線セン
シング制御回路の機能ブロック図である。この例のビッ
ト線センシング制御回路は、アドレス情報信号LXEを
入力としてエネーブルクロックφ1を発生するエネーブ
ルクロック発生回路10と、このクロックφ1から所定
の時間だけ遅延された遅延エネーブルクロックφ2を発
生する遅延器20と、このクロックφ1及びφ2をそれ
ぞれ入力として第1及び第2ワード線エネーブル信号φ
X1、φX2をそれぞれ発生する第1及び第2ワード線
エネーブル信号発生回路30、40と、この信号φX1
及びφX2をそれぞれ入力として第1及び第2ビット線
センシングエネーブル信号φS1、φS2をそれぞれ発
生する第1及び第2ビット線センシングエネーブル信号
発生回路50、60と、第1及び第2ビット線センシン
グエネーブル信号φS1、φS2をそれぞれ入力として
第1ビット線センスアンプ駆動信号LA1(p形)、L
SAEG1(n形)及び第2ビット線センスアンプ駆動
信号LA2(p形)、LSAEG2(n形)をそれぞれ
発生する第1及び第2ビット線駆動信号発生回路70、
80とから構成されている。尚、この図4において、各
機能ブロックの内部回路の構成は図3に示したような従
来の回路と同一なので、その具体的回路例については図
示するに留め、その詳細な説明は省略する。ただし、遅
延器20については、図5に示すようにインバータI2
1〜I30を用いたインバータチェーンで設計すればよ
い。
【0013】次に、図8の動作波形図と、動作説明の理
解のために示した図2の第1又は第2ワード線センシン
グエネーブル信号発生回路30、40の回路図と、図3
の第1又は第2ビット線センシングエネーブル信号発生
回路50、60の回路図と、図4の第1又は第2ビット
線駆動信号発生回路70、80の回路図と、図5の遅延
器20の回路図とを参照して、本発明によるビット線セ
ンシング制御動作について説明する。尚、第1又は第2
ワード線エネーブル信号発生回路30、40は、図2の
ような相互に同一の回路構成を有する。また、第1又は
第2ビット線センシングエネーブル信号発生回路50、
60、第1又は第2ビット線駆動信号発生回路70、8
0の場合も同様である。
解のために示した図2の第1又は第2ワード線センシン
グエネーブル信号発生回路30、40の回路図と、図3
の第1又は第2ビット線センシングエネーブル信号発生
回路50、60の回路図と、図4の第1又は第2ビット
線駆動信号発生回路70、80の回路図と、図5の遅延
器20の回路図とを参照して、本発明によるビット線セ
ンシング制御動作について説明する。尚、第1又は第2
ワード線エネーブル信号発生回路30、40は、図2の
ような相互に同一の回路構成を有する。また、第1又は
第2ビット線センシングエネーブル信号発生回路50、
60、第1又は第2ビット線駆動信号発生回路70、8
0の場合も同様である。
【0014】まず、図8の波形図について図2を参照し
て説明する。図2において、入力信号LRは信号バーR
ASと逆位相の信号であるバーRASマスタクロック、
入力信号LXRBは信号バーRASと同位相の信号であ
るバーRASスレーブ(slave )クロックである。
て説明する。図2において、入力信号LRは信号バーR
ASと逆位相の信号であるバーRASマスタクロック、
入力信号LXRBは信号バーRASと同位相の信号であ
るバーRASスレーブ(slave )クロックである。
【0015】信号バーRASが論理“ハイ”のとき、す
なわち信号バーRASがプリチャージ状態のとき、この
信号バーRASと逆位相のバーRASマスタクロックL
R及びアドレス情報信号LXEがそれぞれ論理“ロウ”
となる。また、信号バーRASと同位相の内部信号で、
バーRASマスタクロックLRに応じるバーRASスレ
ーブクロックLXRBは論理“ハイ”となる。
なわち信号バーRASがプリチャージ状態のとき、この
信号バーRASと逆位相のバーRASマスタクロックL
R及びアドレス情報信号LXEがそれぞれ論理“ロウ”
となる。また、信号バーRASと同位相の内部信号で、
バーRASマスタクロックLRに応じるバーRASスレ
ーブクロックLXRBは論理“ハイ”となる。
【0016】このとき、図2に示す第1ノードN1、第
2ノードN2、及び第5ノードN5はそれぞれ論理“ロ
ウ”となり、第3ノードN3、第4ノードN4、第6ノ
ードN6、第7ノードN7、及び第8ノードN8はそれ
ぞれ論理“ハイ”となる。その結果、第1及び第2ワー
ド線エネーブル信号φX1、φX2は論理“ロウ”を維
持する。
2ノードN2、及び第5ノードN5はそれぞれ論理“ロ
ウ”となり、第3ノードN3、第4ノードN4、第6ノ
ードN6、第7ノードN7、及び第8ノードN8はそれ
ぞれ論理“ハイ”となる。その結果、第1及び第2ワー
ド線エネーブル信号φX1、φX2は論理“ロウ”を維
持する。
【0017】一方、信号バーRASが論理“ロウ”に設
定されるとき、すなわち信号バーRASがアクティブ状
態のときには、バーRASマスタクロックLR及びアド
レス情報信号LXEが論理“ハイ”となり、バーRAS
スレーブクロックLXRBは論理“ロウ”となる。ま
た、第1〜第3ノードN1、N2、N3、第5ノードN
5、第7ノードN7、及び第8ノードN8はそれぞれ論
理“ハイ”となり、第4ノードN4及び第6ノードN6
はそれぞれ論理“ロウ”となる。その結果、第1及び第
2ワード線エネーブル信号発生回路30、40から出力
される第1及び第2ワード線エネーブル信号φX1、φ
X2は論理“ハイ”〔Vcc+(1/2)Vcc〕を維
持するようになる。ここで、図2の点線ブロック300
で示す回路は、アドレス情報信号LXE及びバーRAS
マスタクロックLRで制御されるNANDゲート36の
出力をトランジスタTR1を介して一方の電極に受ける
キャパシタM1により信号を昇圧し、第1又は第2ワー
ド線エネーブル信号φX1、φX2がVcc+(1/
2)Vccのレベルに維持されるようにするためのブー
スト回路となる。
定されるとき、すなわち信号バーRASがアクティブ状
態のときには、バーRASマスタクロックLR及びアド
レス情報信号LXEが論理“ハイ”となり、バーRAS
スレーブクロックLXRBは論理“ロウ”となる。ま
た、第1〜第3ノードN1、N2、N3、第5ノードN
5、第7ノードN7、及び第8ノードN8はそれぞれ論
理“ハイ”となり、第4ノードN4及び第6ノードN6
はそれぞれ論理“ロウ”となる。その結果、第1及び第
2ワード線エネーブル信号発生回路30、40から出力
される第1及び第2ワード線エネーブル信号φX1、φ
X2は論理“ハイ”〔Vcc+(1/2)Vcc〕を維
持するようになる。ここで、図2の点線ブロック300
で示す回路は、アドレス情報信号LXE及びバーRAS
マスタクロックLRで制御されるNANDゲート36の
出力をトランジスタTR1を介して一方の電極に受ける
キャパシタM1により信号を昇圧し、第1又は第2ワー
ド線エネーブル信号φX1、φX2がVcc+(1/
2)Vccのレベルに維持されるようにするためのブー
スト回路となる。
【0018】またこのとき、図1のエネーブルクロック
発生回路10から出力されるエネーブルクロックφ1の
波形と、図5のような遅延器20でエネーブルクロック
φ1から所定の時間だけ遅延されて出力されるエネーブ
ルクロックφ2の波形は図8のように論理“ハイ”とな
っている。
発生回路10から出力されるエネーブルクロックφ1の
波形と、図5のような遅延器20でエネーブルクロック
φ1から所定の時間だけ遅延されて出力されるエネーブ
ルクロックφ2の波形は図8のように論理“ハイ”とな
っている。
【0019】図2の第1及び第2ワード線エネーブル信
号発生回路30、40から出力される第1及び第2ワー
ド線エネーブル信号φX1、φX2は、図3の第1及び
第2ビット線センシングエネーブル信号発生回路50、
60にそれぞれ入力されて第1及び第2ビット線センシ
ングエネーブル信号φS1、φS2として出力され、図
8に示すように論理“ハイ”にエネーブルされる。この
第1及び第2ビット線センシングエネーブル信号発生回
路50、60が、第1及び第2ビット線センシングエネ
ーブル信号φS1、φS2を第1及び第2ワード線エネ
ーブル信号φX1、φX2から遅延させて出力する理由
は、ビット線対BL、バーBLに信号が十分に展開され
た後にビット線センスアンプ22を駆動するためであ
る。
号発生回路30、40から出力される第1及び第2ワー
ド線エネーブル信号φX1、φX2は、図3の第1及び
第2ビット線センシングエネーブル信号発生回路50、
60にそれぞれ入力されて第1及び第2ビット線センシ
ングエネーブル信号φS1、φS2として出力され、図
8に示すように論理“ハイ”にエネーブルされる。この
第1及び第2ビット線センシングエネーブル信号発生回
路50、60が、第1及び第2ビット線センシングエネ
ーブル信号φS1、φS2を第1及び第2ワード線エネ
ーブル信号φX1、φX2から遅延させて出力する理由
は、ビット線対BL、バーBLに信号が十分に展開され
た後にビット線センスアンプ22を駆動するためであ
る。
【0020】図3の第1及び第2ビット線センシングエ
ネーブル信号発生回路50、60から発生された第1及
び第2ビット線センシングエネーブル信号φS1、φS
2を入力とする図4の第1及び第2ビット線駆動信号発
生回路70、80は、ブロック選択信号LEQBの制御
によりNANDゲート72及びインバータ82を介し
て、図8に示すようにn形の第1又は第2ビット線セン
スアンプ駆動信号LSAEG1、LSAEG2を出力す
る。このn形の第1ビット線センスアンプ駆動信号LS
AEG1は、図9のブロックBLK1〜BLK4の中の
第1及び第3のブロックBLK1、BLK3に同時に入
力され、図10のNMOSトランジスタ23、24、2
5で構成されたn形センスアンプを動作させてビット線
センシング動作を実行させる。一方、n形の第2ビット
線センスアンプ駆動信号LSAEG2は、第2及び第4
のブロックBLK2、BLK4に同時に入力されてビッ
ト線センシング動作を実行させる。したがって、第1及
び第3のブロックBLK1、BLK3と第2及び第4の
ブロックBLK2、BLK4は、相互に異なる時間にビ
ット線センシング動作を行うようになる。
ネーブル信号発生回路50、60から発生された第1及
び第2ビット線センシングエネーブル信号φS1、φS
2を入力とする図4の第1及び第2ビット線駆動信号発
生回路70、80は、ブロック選択信号LEQBの制御
によりNANDゲート72及びインバータ82を介し
て、図8に示すようにn形の第1又は第2ビット線セン
スアンプ駆動信号LSAEG1、LSAEG2を出力す
る。このn形の第1ビット線センスアンプ駆動信号LS
AEG1は、図9のブロックBLK1〜BLK4の中の
第1及び第3のブロックBLK1、BLK3に同時に入
力され、図10のNMOSトランジスタ23、24、2
5で構成されたn形センスアンプを動作させてビット線
センシング動作を実行させる。一方、n形の第2ビット
線センスアンプ駆動信号LSAEG2は、第2及び第4
のブロックBLK2、BLK4に同時に入力されてビッ
ト線センシング動作を実行させる。したがって、第1及
び第3のブロックBLK1、BLK3と第2及び第4の
ブロックBLK2、BLK4は、相互に異なる時間にビ
ット線センシング動作を行うようになる。
【0021】より具体的には、図4において、第1、第
2ビット線駆動信号発生回路70、80がメモリセルア
レイブロックBLK1〜BLK4のうちの選択されたブ
ロックに該当する場合には、ブロック選択信号LEQB
が論理“ハイ”を維持し、一方、選択されたブロックに
該当しない場合には、ブロック選択信号LEQBが論理
“ロウ”を維持するようにされている。そして、選択さ
れたブロックに該当するn形の第1、第2ビット線セン
スアンプ駆動信号LSAEG1、LSAEG2は論理
“ハイ”を維持し、選択されないブロックに該当するn
形の第2、第1ビット線センスアンプ駆動信号LSAE
G2、LSAEG1は論理“ロウ”を維持する。
2ビット線駆動信号発生回路70、80がメモリセルア
レイブロックBLK1〜BLK4のうちの選択されたブ
ロックに該当する場合には、ブロック選択信号LEQB
が論理“ハイ”を維持し、一方、選択されたブロックに
該当しない場合には、ブロック選択信号LEQBが論理
“ロウ”を維持するようにされている。そして、選択さ
れたブロックに該当するn形の第1、第2ビット線セン
スアンプ駆動信号LSAEG1、LSAEG2は論理
“ハイ”を維持し、選択されないブロックに該当するn
形の第2、第1ビット線センスアンプ駆動信号LSAE
G2、LSAEG1は論理“ロウ”を維持する。
【0022】また、図4において、NANDゲート72
から出力される信号LSDBは、p形の第1及び第2ビ
ット線センスアンプ駆動信号LA1、LA2を駆動する
信号で、論理“ロウ”の場合にはp形の第1又は第2ビ
ット線センスアンプ駆動信号LA1、LA2を論理“ハ
イ”に制御し、n形の第1又は第2ビット線センスアン
プ駆動信号LSAEG1、LSAEG2と共に図10の
ビット線センスアンプ22に入力され、PMOSトラン
ジスタ27、28で構成されたp形センスアンプを駆動
させる。一方、この駆動信号LSDBが論理“ハイ”の
場合には、p形の第1又は第2ビット線駆動信号LA
1、LA2がプリチャージレベル(1/2)Vccに維
持される。また、n形の第1ビット線センスアンプ駆動
信号LSAEG1と同様に、駆動信号LSDBによるp
形の第1ビット線センスアンプ駆動信号LA1は、第1
及び第3のブロックBLK1、BLK3のビット線セン
シング動作を制御し、p形の第2ビット線センスアンプ
駆動信号LA2は、n形の第2ビット線センスアンプ駆
動信号LSAEG2と同様に第2及び第4のブロックB
LK2、BLK4のビット線センシング動作を制御す
る。
から出力される信号LSDBは、p形の第1及び第2ビ
ット線センスアンプ駆動信号LA1、LA2を駆動する
信号で、論理“ロウ”の場合にはp形の第1又は第2ビ
ット線センスアンプ駆動信号LA1、LA2を論理“ハ
イ”に制御し、n形の第1又は第2ビット線センスアン
プ駆動信号LSAEG1、LSAEG2と共に図10の
ビット線センスアンプ22に入力され、PMOSトラン
ジスタ27、28で構成されたp形センスアンプを駆動
させる。一方、この駆動信号LSDBが論理“ハイ”の
場合には、p形の第1又は第2ビット線駆動信号LA
1、LA2がプリチャージレベル(1/2)Vccに維
持される。また、n形の第1ビット線センスアンプ駆動
信号LSAEG1と同様に、駆動信号LSDBによるp
形の第1ビット線センスアンプ駆動信号LA1は、第1
及び第3のブロックBLK1、BLK3のビット線セン
シング動作を制御し、p形の第2ビット線センスアンプ
駆動信号LA2は、n形の第2ビット線センスアンプ駆
動信号LSAEG2と同様に第2及び第4のブロックB
LK2、BLK4のビット線センシング動作を制御す
る。
【0023】このような図4の第1及び第2ビット線駆
動信号発生回路70、80の動作をより具体的に説明す
ると、信号LSDBが論理“ロウ”となると第9ノード
N9が論理“ロウ”となるので、p形の第1又は第2ビ
ット線センスアンプ駆動信号LA1、LA2は論理“ハ
イ”に上昇し始める。その後、信号LSDBがNAND
ゲート74及びインバータ76を通過して第10ノード
N10が論理“ハイ”となることで、既に論理“ハイ”
になっている前記駆動信号LA1、LA2は完全な論理
“ハイ”とされる。このようにして、第9ノードN9と
第11ノードN11との間に時間差を置くことにより、
p形の第1又は第2ビット線センスアンプ駆動信号LA
1、LA2を段階的に論理“ハイ”状態にする理由は、
ビット線センスアンプの駆動時はビット線BL、バーB
Lの間の電位差が徐徐に増大していくため、最初は徐々
にセンシングし、ビット線BL、バーBLの間の電位差
が十分に増大した後に速い速度でセンシングするためで
ある。
動信号発生回路70、80の動作をより具体的に説明す
ると、信号LSDBが論理“ロウ”となると第9ノード
N9が論理“ロウ”となるので、p形の第1又は第2ビ
ット線センスアンプ駆動信号LA1、LA2は論理“ハ
イ”に上昇し始める。その後、信号LSDBがNAND
ゲート74及びインバータ76を通過して第10ノード
N10が論理“ハイ”となることで、既に論理“ハイ”
になっている前記駆動信号LA1、LA2は完全な論理
“ハイ”とされる。このようにして、第9ノードN9と
第11ノードN11との間に時間差を置くことにより、
p形の第1又は第2ビット線センスアンプ駆動信号LA
1、LA2を段階的に論理“ハイ”状態にする理由は、
ビット線センスアンプの駆動時はビット線BL、バーB
Lの間の電位差が徐徐に増大していくため、最初は徐々
にセンシングし、ビット線BL、バーBLの間の電位差
が十分に増大した後に速い速度でセンシングするためで
ある。
【0024】一方、遅延器20におけるエネーブルクロ
ックφ1とエネーブルクロックφ2との間の遅延によ
り、第2ビット線センスアンプ駆動信号LSAEG2及
びLA2が第1ビット線センスアンプ駆動信号LSAE
G1及びLA1より遅延される時間は約20nsとされ
る。この遅延時間の設定については、第1ビット線セン
スアンプ駆動信号LSAEG1、LA1が駆動された後
に接地電圧Vss及び電源電圧Vccの雑音が除去され
るまでの時間にするのが最適である。
ックφ1とエネーブルクロックφ2との間の遅延によ
り、第2ビット線センスアンプ駆動信号LSAEG2及
びLA2が第1ビット線センスアンプ駆動信号LSAE
G1及びLA1より遅延される時間は約20nsとされ
る。この遅延時間の設定については、第1ビット線セン
スアンプ駆動信号LSAEG1、LA1が駆動された後
に接地電圧Vss及び電源電圧Vccの雑音が除去され
るまでの時間にするのが最適である。
【0025】これに合わせて、このようなビット線セン
シング方式に対応するために本発明では、図10に示さ
れたプリチャージ及び等化回路26に図6及び図7に示
すような第1、第2等化信号発生回路を更に備えるよう
にし、図8中で点線と実線で表示したように、相互に異
なる時間にビット線対BL、バーBLを等化させる第1
及び第2等化信号φEQ1、φEQ2を発生するように
するとよい。そして、第1ビット線センスアンプ駆動信
号LSAEG1及びLA1が第1及び第3のブロックB
LK1、BLK3に供給される場合、図6の第1等化信
号EQ1を第1及び第3のブロックBLK1、BLK3
のビット線プリチャージ及び等化用として使用し、また
第2ビット線センスアンプ駆動信号LSAEG2及びL
A2が第2及び第4のブロックBLK2、BLK4に供
給される場合、第2等化信号EQ2を第2及び第4のブ
ロックBLK2、BLK4に供給するようにする。
シング方式に対応するために本発明では、図10に示さ
れたプリチャージ及び等化回路26に図6及び図7に示
すような第1、第2等化信号発生回路を更に備えるよう
にし、図8中で点線と実線で表示したように、相互に異
なる時間にビット線対BL、バーBLを等化させる第1
及び第2等化信号φEQ1、φEQ2を発生するように
するとよい。そして、第1ビット線センスアンプ駆動信
号LSAEG1及びLA1が第1及び第3のブロックB
LK1、BLK3に供給される場合、図6の第1等化信
号EQ1を第1及び第3のブロックBLK1、BLK3
のビット線プリチャージ及び等化用として使用し、また
第2ビット線センスアンプ駆動信号LSAEG2及びL
A2が第2及び第4のブロックBLK2、BLK4に供
給される場合、第2等化信号EQ2を第2及び第4のブ
ロックBLK2、BLK4に供給するようにする。
【0026】具体的には、第1及び第2等化信号φEQ
1、φEQ2を所定の時間間隔で活性及び非活性化する
ための等化タイミング制御信号LAELと、信号LAE
LをインバータI91〜I94で構成された遅延回路9
4によって遅延させた信号LEQCONとが、図6及び
図7に示した第1及び第2NANDゲート91、95に
それぞれ入力される。また、ビット線プリチャージ動作
を制御するビット線プリチャージ制御信号LEQPもこ
れらNANDゲート91、95に入力される。等化タイ
ミング制御信号LAELが論理“ハイ”となると、相互
に異なる時間に生成されて第1及び第2等化信号φEQ
1、φEQ2が出力される。その結果、図8に示したよ
うに、例えば第1及び第3のブロックBLK1、BLK
3に属するビット線対BL、バーBLの波形76と、第
2及び第4のブロックBLK2、BLK4に属するビッ
ト線対BL、バーBLの波形78とは、相互に異なる時
間に等化されセンシング動作が実行される。
1、φEQ2を所定の時間間隔で活性及び非活性化する
ための等化タイミング制御信号LAELと、信号LAE
LをインバータI91〜I94で構成された遅延回路9
4によって遅延させた信号LEQCONとが、図6及び
図7に示した第1及び第2NANDゲート91、95に
それぞれ入力される。また、ビット線プリチャージ動作
を制御するビット線プリチャージ制御信号LEQPもこ
れらNANDゲート91、95に入力される。等化タイ
ミング制御信号LAELが論理“ハイ”となると、相互
に異なる時間に生成されて第1及び第2等化信号φEQ
1、φEQ2が出力される。その結果、図8に示したよ
うに、例えば第1及び第3のブロックBLK1、BLK
3に属するビット線対BL、バーBLの波形76と、第
2及び第4のブロックBLK2、BLK4に属するビッ
ト線対BL、バーBLの波形78とは、相互に異なる時
間に等化されセンシング動作が実行される。
【0027】図8に示す接地電圧雑音において、点線の
波形72は従来の接地電圧雑音の波形で、実線の波形7
4は本発明を用いて雑音を分散させた波形である。
波形72は従来の接地電圧雑音の波形で、実線の波形7
4は本発明を用いて雑音を分散させた波形である。
【0028】上記の実施例では、メモリセルアレイを4
個のブロックBLK1〜BLK4に分け、遅延器20を
使用することで、先に第1及び第3のブロックBLK
1、BLK3のビット線センシング動作を行い、その後
第2及び第4のブロックBLK2、BLK4のビット線
センシング動作を行う例を示している。しかし、メモリ
セルアレイをそれ以上に割ける場合にも、本発明の思想
を利用してビット線センシング動作中に発生される接地
電圧及び電源電圧の雑音を分散させることができること
は、当該技術分野で通常の知識を有する者なら容易に理
解できるものである。
個のブロックBLK1〜BLK4に分け、遅延器20を
使用することで、先に第1及び第3のブロックBLK
1、BLK3のビット線センシング動作を行い、その後
第2及び第4のブロックBLK2、BLK4のビット線
センシング動作を行う例を示している。しかし、メモリ
セルアレイをそれ以上に割ける場合にも、本発明の思想
を利用してビット線センシング動作中に発生される接地
電圧及び電源電圧の雑音を分散させることができること
は、当該技術分野で通常の知識を有する者なら容易に理
解できるものである。
【0029】
【発明の効果】以上説明してきたように本発明によれ
ば、分割されたメモリセルアレイブロックの各ビット線
を相互に異なる時間にセンシング及び等化し接地電圧及
び電源電圧の雑音を分散させることで、安定したビット
線のセンシング動作を実現でき、半導体メモリ装置の動
作安定性を向上させられるという優れた効果がある。
ば、分割されたメモリセルアレイブロックの各ビット線
を相互に異なる時間にセンシング及び等化し接地電圧及
び電源電圧の雑音を分散させることで、安定したビット
線のセンシング動作を実現でき、半導体メモリ装置の動
作安定性を向上させられるという優れた効果がある。
【図1】本発明によるビット線センシング制御回路を示
すブロック図。
すブロック図。
【図2】図1のワード線エネーブル信号発生回路の具体
的回路例を示す回路図。
的回路例を示す回路図。
【図3】図1のビット線センシングエネーブル信号発生
回路の具体的回路例を示す回路図。
回路の具体的回路例を示す回路図。
【図4】図1のビット線駆動信号発生回路の具体的回路
例を示す回路図。
例を示す回路図。
【図5】図1の遅延器の具体的回路例を示す回路図。
【図6】本発明に係る等化信号発生回路を示す回路図。
【図7】本発明に係る等化信号発生回路を示す回路図。
【図8】本発明による各信号の波形図。
【図9】半導体メモリセルアレイブロック図。
【図10】DRAMのビット線系回路の例を示す回路
図。
図。
【図11】従来のビット線センシング制御回路の例を示
すブロック図。
すブロック図。
10 エネーブルクロック発生回路 20 遅延器 30、40 ワード線エネーブル信号発生回路 50、60 ビット線センシングエネーブル信号発生回
路 70、80 ビット線駆動信号発生回路 φ1、φ2 エネーブルクロック φX1、φX2 ワード線エネーブル信号 φS1、φS2 ビット線センシングエネーブル信号 LA1、LA2 ビット線センスアンプ(p形)駆動信
号 LSAEG1、LSAEG2 ビット線センスアンプ
(n形)駆動信号 BL、バーBL ビット線
路 70、80 ビット線駆動信号発生回路 φ1、φ2 エネーブルクロック φX1、φX2 ワード線エネーブル信号 φS1、φS2 ビット線センシングエネーブル信号 LA1、LA2 ビット線センスアンプ(p形)駆動信
号 LSAEG1、LSAEG2 ビット線センスアンプ
(n形)駆動信号 BL、バーBL ビット線
Claims (10)
- 【請求項1】 多数のメモリセルアレイブロックを有す
る半導体メモリ装置のビット線センシング制御回路にお
いて、 所定の信号に従ってエネーブルクロックを発生するエネ
ーブルクロック発生手段と、該エネーブルクロックを遅
延する遅延手段と、前記エネーブルクロック及び遅延さ
れたエネーブルクロックをそれぞれ受信し、第1ワード
線エネーブル信号及び第2ワード線エネーブル信号を出
力する第1及び第2ワード線エネーブル信号発生手段
と、前記第1及び第2ワード線エネーブル信号をそれぞ
れ受信し、第1及び第2ビット線センシングエネーブル
信号を出力する第1及び第2ビット線センシングエネー
ブル信号発生手段と、前記第1及び第2ビット線センシ
ングエネーブル信号をそれぞれ受信し、第1及び第2ビ
ット線センスアンプ駆動信号を出力する第1及び第2ビ
ット線駆動信号発生手段と、第1等化信号と第2等化信
号とによりビット線対の等化動作を異なる時間に実行す
る等化手段とを備えてなり、更にこの等化手段は、第1
等化信号及び第2等化信号を所定の時間の間にエネーブ
ル又はディスエーブルさせるための第1の制御信号及び
ビット線プリチャージ動作を制御する第2の制御信号を
受信して第1等化信号を出力する第1等化信号発生手段
と、遅延回路を通じて遅延された第1の制御信号及び第
2の制御信号を受信して第2等化信号を出力する第2等
化信号発生手段とを有することを特徴とするビット線セ
ンシング制御回路。 - 【請求項2】 遅延手段による遅延時間は、エネーブル
クロックの印加時点から少なくとも第1ビット線センス
アンプ駆動信号の出力時点までの時間に相当するように
されている請求項1記載のビット線センシング制御回
路。 - 【請求項3】 遅延手段による遅延時間が20ns程度
である請求項2記載のビット線センシング制御回路。 - 【請求項4】 多数のメモリセルアレイブロックを有す
る半導体メモリ装置において、 メモリセルアレイブロックの中の所定の第1のブロック
のビット線センシングの制御を遂行するようにされ、所
定のエネーブルクロックの入力に対応して該当ワード線
及びビット線を駆動する第1のブロック制御手段と、前
記第1のブロックに与えられるエネーブルクロックを遅
延させる遅延手段と、この遅延手段に接続されてメモリ
セルアレイブロックの中の所定の第2のブロックのビッ
ト線センシングの制御を遂行するようにされ、前記遅延
手段により遅延されたエネーブルクロックの入力に対応
して該当ワード線及びビット線の駆動を行い、第1のブ
ロック制御手段と同様の構成を有する第2のブロック制
御手段と、第1等化信号及びこの第1等化信号から所定
の時間だけ遅延された第2等化信号を受信してビット線
対の等化動作を異なる時間に行う等化手段とを備えてな
り、更にこの等化手段は、第1等化信号及び第2等化信
号を所定の時間の間にエネーブル又はディスエーブルさ
せるための第1の制御信号及びビット線プリチャージ動
作を制御する第2の制御信号を受信して第1等化信号を
出力する第1等化信号発生手段と、遅延回路を通じて遅
延された第1の制御信号及び第2の制御信号を受信して
第2等化信号を出力する第2等化信号発生手段とを有す
ることを特徴とする半導体メモリ装置。 - 【請求項5】 エネーブルクロックは、半導体メモリ装
置で使用されるマスタクロックの中の選択された一つの
マスタクロックによる信号である請求項4記載の半導体
メモリ装置。 - 【請求項6】 第1のブロック制御手段及び第2のブロ
ック制御手段は、それぞれワード線エネーブル信号、ビ
ット線センシングエネーブル信号、及びビット線センス
アンプ駆動信号を順次に発生する手段を少なくとも備え
てなる請求項5記載の半導体メモリ装置。 - 【請求項7】 遅延手段は、少なくとも一つの論理イン
バータを有してなる請求項4記載の半導体メモリ装置。 - 【請求項8】 遅延手段による遅延時間は、エネーブル
クロックの印加時点から少なくとも第1のブロック制御
手段のビット線センスアンプ駆動信号の出力時点までの
時間に相当する請求項4記載の半導体メモリ装置。 - 【請求項9】 遅延手段による遅延時間が20ns程度
である請求項8記載の半導体メモリ装置。 - 【請求項10】 多数のメモリセルアレイブロックを備
えた半導体メモリ装置のビット線センシング方法におい
て、 メモリセルアレイブロックの中の所定の第1のブロック
のビット線センシングの制御を遂行し、所定のエネーブ
ルクロックの入力に対応して該当ワード線及びビット線
を駆動する段階と、前記第1のブロックに与えられるエ
ネーブルクロックを所定の時間だけ遅延させる段階と、
メモリセルアレイブロックの中の所定の第2のブロック
のビット線センシングの制御を遂行し、前記遅延手段に
より遅延されたエネーブルクロックの入力に対応して該
当ワード線及びビット線を駆動する段階と、第1等化信
号及びこの第1等化信号から所定の時間だけ遅延された
第2等化信号を受信して、ビット線対の等化動作を異な
る時間に行う段階とを含んでいることを特徴とするビッ
ト線センシング方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1992P8473 | 1992-05-20 | ||
KR1019920008473A KR950010622B1 (ko) | 1992-05-20 | 1992-05-20 | 비트라인 센싱 제어회로 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06111571A JPH06111571A (ja) | 1994-04-22 |
JP2703709B2 true JP2703709B2 (ja) | 1998-01-26 |
Family
ID=19333293
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (6)
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EP (1) | EP0571209B1 (ja) |
JP (1) | JP2703709B2 (ja) |
KR (1) | KR950010622B1 (ja) |
DE (1) | DE69321993T2 (ja) |
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JP2697568B2 (ja) * | 1993-08-26 | 1998-01-14 | 日本電気株式会社 | 半導体記憶装置 |
JPH09204774A (ja) * | 1995-12-22 | 1997-08-05 | Hitachi Ltd | 半導体メモリ |
JP3979690B2 (ja) * | 1996-12-27 | 2007-09-19 | 富士通株式会社 | 半導体記憶装置システム及び半導体記憶装置 |
KR100349371B1 (ko) * | 1999-11-30 | 2002-08-21 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 프리페치/리스토어 방법 및 그 회로 |
JP2001351394A (ja) * | 2000-06-12 | 2001-12-21 | Nec Corp | 半導体記憶装置 |
US6512402B2 (en) * | 2001-03-30 | 2003-01-28 | Intel Corporation | Method and apparatus for shifting the frequency spectrum of noise signals |
US7606076B2 (en) * | 2007-04-05 | 2009-10-20 | Sandisk Corporation | Sensing in non-volatile storage using pulldown to regulated source voltage to remove system noise |
US20080247254A1 (en) * | 2007-04-05 | 2008-10-09 | Hao Thai Nguyen | Method for temperature compensating bit line during sense operations in non-volatile storage |
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JPS618796A (ja) * | 1984-06-20 | 1986-01-16 | Nec Corp | ダイナミツクメモリ |
JPS6238593A (ja) * | 1985-08-14 | 1987-02-19 | Fujitsu Ltd | ダイナミツク型半導体記憶装置 |
JPS62134895A (ja) * | 1985-12-06 | 1987-06-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPS62146489A (ja) * | 1985-12-20 | 1987-06-30 | Nec Corp | ダイナミツクメモリ |
JPS62287499A (ja) * | 1986-06-06 | 1987-12-14 | Fujitsu Ltd | 半導体メモリ装置 |
JPS6350998A (ja) * | 1986-08-19 | 1988-03-03 | Toshiba Corp | 半導体記憶装置 |
JPH0371488A (ja) * | 1989-08-10 | 1991-03-27 | Sanyo Electric Co Ltd | ダイナミックram |
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- 1992-05-20 KR KR1019920008473A patent/KR950010622B1/ko not_active IP Right Cessation
-
1993
- 1993-05-08 TW TW082103194A patent/TW218943B/zh active
- 1993-05-20 DE DE69321993T patent/DE69321993T2/de not_active Expired - Lifetime
- 1993-05-20 US US08/065,390 patent/US5371715A/en not_active Expired - Lifetime
- 1993-05-20 EP EP93303922A patent/EP0571209B1/en not_active Expired - Lifetime
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DE69321993D1 (de) | 1998-12-17 |
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