JP2001101862A

JP2001101862A - 半導体装置

Info

Publication number: JP2001101862A
Application number: JP27178799A
Authority: JP
Inventors: Takesada Akiba; 武定秋葉; Shigeki Ueda; 茂樹上田; Shinji Horiguchi; 真志堀口
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Ltd; Hitachi Consumer Electronics Co Ltd
Current assignee: Hitachi Ltd; Hitachi Consumer Electronics Co Ltd; Japan Display Inc
Priority date: 1999-09-27
Filing date: 1999-09-27
Publication date: 2001-04-13

Abstract

(57)【要約】【課題】電源回路の出力電圧の安定化と、低消費電流化
を両立する。【解決手段】反応時間の短い第１電圧リミッタ回路（Ｖ
ＤＬＡ）と、電流供給能力の高い第２電圧リミッタ回路
（ＶＤＬＢ）を並列して設け、出力同士を接続する。Ｖ
ＤＬＢの出力トランジスタのサイズＷＰＢを、ＶＤＬＡ
の出力トランジスタのサイズＷＰＡより大きく設定す
る。さらには、各電源回路の定電流源の電流（ＩＮＡと
ＩＮＢ）と各出力トランジスタのサイズ（ＷＰＡとＷＰ
Ｂ）との比率において、第１電源回路（ＶＤＬＡ）での
比率（ＷＰＡ／ＩＮＡ）を、第２電源回路（ＶＤＬＢ）
での比率（ＷＰＢ／ＩＮＢ）より小さく設定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電源回路に係わり、
特に出力電圧の安定化と消費電流低減に適した回路方式
を有する半導体装置に関する。

【０００２】

【従来の技術】半導体チップ上で外部電源電圧を降圧し
た内部電圧を発生し、これを電源として用いるいわゆる
オンチップ電圧リミッタ方式（降圧方式）が、半導体メ
モリなどで広く用いられている。これは、回路の消費電
流を低減するため、あるいは微細素子の信頼性を確保す
るためである。この目的のために内部電源電圧を発生す
る回路が電圧リミッタ回路（降圧回路）である。

【０００３】図１３に、従来から一般的に使用されてい
る電圧リミッタ回路の一例を示す。電圧リミッタ回路Ｖ
ＤＬは、基準電圧ＶＲ（例えば２Ｖ）に基づいて、外部
電源ＶＤＤ（例えば２．５Ｖ）から降圧した内部電圧Ｖ
ＤＬ（例えば２Ｖ）を発生する回路であり、電圧比較回
路部ＣＶと出力回路部ＯＶで構成されている。電圧比較
回路部ＣＶはカレントミラー構成のＰＭＯＳペア１１、
１２と、基準電圧ＶＲと出力電圧ＶＤＬをそれぞれゲー
ト入力するＮＭＯＳペア１３、１４、そして活性化信号
ＢＡで制御される定電流源のＮＭＯＳ１０からなる差動
アンプ回路であり、比較結果ＶＧを出力する。また、出
力回路部ＯＶは、比較結果ＶＧをゲート入力とするＰＭ
ＯＳ１５で構成される。

【０００４】次にこの電圧リミッタ回路の動作を説明す
る。電圧比較回路部ＣＶでは、通常の差動アンプ動作に
よって、基準電圧ＶＲと出力ＶＤＬの電圧の比較を行っ
ている。ＶＤＬがＶＲより高い場合には、ＮＭＯＳ１３
に比べてＮＭＯＳ１４の電流が大きくなり、カレントミ
ラー構成のＰＭＯＳ１１、１２の電流が大きくなる。一
方、ＮＭＯＳ１３の電流は小さいため、出力ＶＧは外部
電圧ＶＤＤ近くにまで上昇する。したがって出力回路部
のＰＭＯＳ１５はオフ状態にあり、供給電流ＩＰはゼロ
である。

【０００５】ＶＤＬを電源とする回路が動作を開始し
て、負荷電流ＩＤＬが流れ始めると、ＶＤＬの電位は下
がる。ＶＤＬがＶＲより低くなると、ＮＭＯＳ１４の電
流が小さくなり、カレントミラー構成のＰＭＯＳ１１、
１２の電流が小さくなる。一方、ＮＭＯＳ１３の電流は
増加するため、出力ＶＧは外部電圧ＶＤＤから次第に下
がってくる。ＶＤＤ−ＶＧが出力回路部のＰＭＯＳ１５
のしきい値電圧Ｖｔｈよりも下がると、ＰＭＯＳ１５が
オンして、外部電源ＶＤＤから出力ノードＶＤＬに供給
電流ＩＰを流す。この供給電流ＩＰによってＶＤＬの電
圧が回復し、再びＶＤＬが基準電圧ＶＲより高くなる
と、前述したようにＶＧが高くなり、ＰＭＯＳ１５がオ
フして供給電流を止める。

【０００６】このように、電圧リミッタ回路では、電圧
比較回路部ＣＶで基準電圧ＶＲと出力電圧ＶＤＬの電圧
を比較し、その結果に応じて出力回路部ＯＶのオン／オ
フを制御することで出力電圧ＶＤＬを一定電圧に保つ。

【０００７】なお、電圧リミッタ回路では、電圧比較回
路部の差動アンプ部に数ｍＡ程度の定電流ＩＮを流して
いる。待機時の消費電流を低減するためには、非動作時
に選択信号ＢＡを切り換えて、この定電流ＩＮをカット
することもできる。

【０００８】

【発明が解決しようとする課題】半導体チップでは、高
速化と大規模化が同時に進行している。高速化によって
回路の動作速度が速くなると、負荷容量が同じでも、負
荷電流は増加する。これに加えて、回路規模が大きくな
ると、充放電する負荷容量も大きくなり、負荷電流は急
激に増大する。このため、電圧リミッタ回路の電流供給
能力も高くする必要がある。

【０００９】代表的な半導体メモリである、ＳＤＲＡＭ
（シンクロナス・ダイナミック・ランダム・アクセス・
メモリ）のビット線の充電に、電圧リミッタ回路の出力
電圧ＶＤＬを使用した場合を例に説明する。例えば６４
ＭｂｉｔのＳＤＲＡＭの場合、一度に充電するビット線
の数は４０９６本であるが、大容量化した２５６Ｍｂｉ
ｔのＳＤＲＡＭでは２倍の８１９２本を充電するため、
負荷容量は２倍になる。さらに高速化のために充電期間
を２／３に短縮したとすると、負荷電流は１．５倍にな
り、負荷容量の増加（２倍）と合わせると、全体では３
倍にも増加する。したがって、出力電圧を安定して供給
するためには、電圧リミッタ回路の電流供給能力も大き
く（例えば３倍）する必要がある。

【００１０】電圧リミッタ回路の供給電流ＩＰは、図１
３の出力回路部のＰＭＯＳ１５のトランジスタサイズＷ
Ｐに依存する。従って、供給能力を大きくするために
は、出力回路部のＰＭＯＳ１５のトランジスタサイズＷ
Ｐを大きくする必要がある。しかし、出力回路部のＰＭ
ＯＳ１５のゲート容量は、電圧比較回路部の出力ＶＧの
負荷容量でもあるため、ＷＰを大きくすると、負荷容量
が増大してＶＧの反応時間が遅くなる。負荷電流ＩＤＬ
が流れ始めてから、供給電流ＩＰが流れ始めるまでの期
間は、出力回路部がオフしているため、負荷電流ＩＤＬ
によってＶＤＬの電位が低下し続ける。このため、反応
時間が遅くなるとＶＤＬが大幅に低下して回路動作が不
安定になり、最悪の場合、回路の誤動作といった問題が
発生する。したがって、回路動作の安定化のためには、
供給能力の向上と合わせて、反応時間の短縮も必要であ
る。

【００１１】上記ＶＧの反応時間は、負荷容量であるＰ
ＭＯＳ１５のトランジスタサイズＷＰと、ＶＧの引き抜
き電流である電圧比較回路部の定電流源ＮＭＯＳ１０の
定電流ＩＮの比率（ＷＰ／ＩＮ）で決まる。したがっ
て、ＶＧの反応時間を短縮するためには、電圧比較回路
部の定電流源ＮＭＯＳ１０の定電流ＩＮを大きくすれば
よい。しかし、ＷＰの増加に見合うだけ定電流源ＩＮを
大きくすると、電流は十数ｍＡ程度にも大きくなってし
まうため、チップ全体の消費電流が大きくなり、重大な
問題となる。

【００１２】以上で述べたように、従来の電圧リミッタ
回路では、反応時間の短縮と電流供給能力の向上による
出力電圧の安定化と、低消費電流化は両立できなかっ
た。

【００１３】

【課題を解決するための手段】上記課題を解決するため
の代表的な本願の構成は以下の通りである。即ち、所定
電圧ＶＤＬを発生する第１および第２電源回路を設け、
各電源回路の出力ノードが共通ノードＶＤＬに接続され
るようにする。ここで、各電源回路は電圧比較回路部と
出力回路部で構成され、電圧比較回路部は基準電圧ＶＲ
と出力ノードＶＤＬの電圧比較を行う差動アンプと、こ
れを活性化する定電流源で構成され、差動アンプ部の結
果に応じて出力回路部のオン／オフが制御される構成に
し、第２電源回路の出力回路部のトランジスタサイズＷ
Ｐ２は第１電源回路の出力回路部のトランジスタサイズ
ＷＰ１より大きく設定する。ここで、上記第１および第
２の電源回路は、略同時に活性化（動作状態）される。

【００１４】さらに、前記第１電源回路の電圧比較回路
部の定電流源の電流ＩＮ１と出力回路部のトランジスタ
サイズＷＰ１の比率（ＷＰ１／ＩＮ１）が、前記第２電
源回路の電圧比較回路部の定電流源の電流ＩＮ２と出力
回路部のトランジスタサイズＷＰ２との比率（ＷＰ２／
ＩＮ２）より小さくなるように設定する。

【００１５】さらに、前記第１電源回路の電圧比較回路
部の定電流源のトランジスタサイズＷＮ１と出力回路部
のトランジスタサイズＷＰ１の比率（ＷＰ１／ＷＮ１）
が、前記第２電源回路の電圧比較回路部の定電流源のト
ランジスタサイズＷＮ２と出力回路部のトランジスタサ
イズＷＰ２との比率（ＷＰ２／ＷＮ２）より小さくなる
ように設定する。

【００１６】すなわち、第１電源回路の反応時間を短く
し、第２電源回路の電流供給能力を高くして、両者を並
列して設けることで、全体として反応速度が速く、電流
供給能力の高い電源回路を実現する。

【００１７】

【発明の実施の形態】以下本発明の実施例を図面を用い
て詳細に説明する。実施例の各ブロックを構成する回路
素子は、特に制限されないが、公知のＣＭＯＳ（相補型
ＭＯＳトランジスタ）等の集積回路技術によって、単結
晶シリコンのような１個の半導体基板上に形成される。
ＭＯＳトランジスタの回路記号は矢印をつけないものは
Ｎ形ＭＯＳトランジスタ（ＮＭＯＳ）を表し、矢印をつ
けたＰ形ＭＯＳトランジスタ（ＰＭＯＳ）と区別され
る。

【００１８】〔実施例１〕図１に本発明の一実施例にな
る電圧リミッタ回路構成を示す。本実施例では、特性の
異なる２個の電圧リミッタ回路ＶＤＬＡとＶＤＬＢを並
列して設け、各出力を１つのノードＶＤＬに接続してい
ることが特徴である。すなわち、ＶＤＬＡは出力電圧の
低下に対する反応時間が短く、ＶＤＬＢは出力電圧の電
流供給能力を高くしていることで、全体としては反応時
間が短く、しかも供給能力の高い電圧リミッタを構成し
ている。

【００１９】まず回路構成について説明する。電圧リミ
ッタ回路ＶＤＬＡは、基準電圧ＶＲに基づいて、外部電
源ＶＤＤから降圧した内部電圧ＶＤＬを発生する回路で
あり、電圧比較回路部ＣＶＡと出力回路部ＯＶＡで構成
されている。電圧比較回路部ＣＶＡはカレントミラー構
成のＰＭＯＳペア３１、３２と、基準電圧ＶＲと出力電
圧ＶＤＬをそれぞれゲート入力するＮＭＯＳペア３３、
３４、そして活性化信号ＢＡで制御される定電流源のＮ
ＭＯＳ３０からなる差動アンプ回路（差動増幅器）であ
り、比較結果ＶＧＡを出力する。また、出力回路部ＯＶ
Ａは、比較結果ＶＧＡをゲート入力とするＰＭＯＳ３５
で構成される。

【００２０】この電圧リミッタ回路の供給電流ＩＰＡ
は、ＰＭＯＳ３５のトランジスタサイズＷＰＡに比例す
る。また、ＶＧＡの反応時間は定電流源３０の電流ＩＮ
Ａに反比例し、負荷容量となる出力回路部のＰＭＯＳ３
５のトランジスタサイズＷＰＡに比例する。即ち、ＶＧ
Ａの反応時間ＴＤＡはＷＰＡ／ＩＮＡに比例する。さら
に、定電流ＩＮＡはＮＭＯＳ３０のトランジスタサイズ
ＷＮＡに比例することから、反応時間ＴＤＡはＷＰＡ／
ＷＮＡに比例する。

【００２１】同様に電圧リミッタ回路ＶＤＬＢは、基準
電圧ＶＲに基づいて、外部電源ＶＤＤから降圧した内部
電圧ＶＤＬを発生する回路であり、電圧比較回路部ＣＶ
Ｂと出力回路部ＯＶＢで構成されている。電圧比較回路
部ＣＶＢはカレントミラー構成のＰＭＯＳペア４１、４
２と、基準電圧ＶＲと出力電圧ＶＤＬをそれぞれゲート
入力するＮＭＯＳペア４３、４４、そして活性化信号Ｂ
Ａで制御される定電流源のＮＭＯＳ４０からなる差動ア
ンプ回路であり、比較結果ＶＧＢを出力する。

【００２２】また、出力回路部ＯＶＢは、比較結果ＶＧ
Ｂをゲート入力とするＰＭＯＳ４５で構成される。この
電圧リミッタ回路の供給電流ＩＰＢは、ＰＭＯＳ４５の
トランジスタサイズＷＰＢに比例する。また、ＶＧＢの
反応時間は定電流源４０の電流ＩＮＢに反比例し、負荷
容量となる出力回路部のＰＭＯＳ４５のトランジスタサ
イズＷＰＢに比例する。即ち、ＶＧＢの反応時間ＴＤＢ
はＷＰＢ／ＩＮＢに比例する。さらに、定電流ＩＮＢは
ＮＭＯＳ４０のトランジスタサイズＷＮＢに比例するこ
とから、反応時間ＴＤＢはＷＰＢ／ＷＮＢに比例する。

【００２３】なお本実施例では、上記した２個の電圧リ
ミッタ回路において、以下のようなトランジスタサイズ
上の特徴を設ける。まず、それぞれの出力回路部のＰＭ
ＯＳ３５、４５のトランジスタサイズＷＰＡ、ＷＰＢに
おいて、ＷＰＢのサイズをＷＰＡより大きく設定する。
これによってＶＤＬＢの供給電流ＩＰＢをＶＤＬＡの供
給電流ＩＰＡより大きくしている。なお、ＩＰＡとＩＰ
Ｂを合わせた合計の供給能力は、ＶＤＬを電源とする負
荷回路の負荷電流ＩＤＬより大きくなるように、トラン
ジスタサイズＷＰＡ、ＷＰＢは決める。

【００２４】さらに、それぞれの電圧比較回路の定電流
源の電流ＩＮＡ、ＩＮＢと、それぞれの出力回路部のＰ
ＭＯＳ３５、４５のトランジスタサイズＷＰＡ、ＷＰＢ
において、ＶＤＬＡの比率（ＷＰＡ／ＩＮＡ）がＶＤＬ
Ｂの比率（ＷＰＢ／ＩＮＢ）より小さくなるように設定
する。すなわち、それぞれの電圧比較回路の定電流ＩＮ
Ａ、ＩＮＢが、定電流源のＮＭＯＳ３０、４０のトラン
ジスタサイズＷＮＡ、ＷＮＢに比例することから、ＶＤ
ＬＡの比率（ＷＰＡ／ＷＮＡ）がＶＤＬＢの比率（ＷＰ
Ｂ／ＷＮＢ）より小さくなるように、各回路定数を設定
する。これによって、ＶＤＬＡの反応時間ＴＤＡは、Ｖ
ＤＬＢの反応時間ＴＤＢより短くなる。

【００２５】例えば、負荷電流ＩＤＬからＷＰＡ＋ＷＰ
Ｂ＝２０００μmが必要であるとする。そこで、ＷＰＢ
がＷＰＡより大きくなるように、ＷＰＡ＝５００μm、
ＷＰＢ＝１５００μmとする。これによって、ＶＤＬＢ
の供給電流ＩＰＢはＶＤＬＡの供給電流ＩＰＡの３倍に
なる。ここで、定電流源はＩＮＡ＝ＩＮＢ＝２ｍＡとす
る。これで、ＶＤＬＡの比率（ＷＰＡ／ＩＮＡ）＝５０
０μm／２ｍＡ＝２５０μm／ｍＡとなり、ＶＤＬＢの比
率（ＷＰＢ／ＩＮＢ）＝１５００μm／２ｍＡ＝７５０
μm／ｍＡの３分の１となる。したがって、この場合の
ＶＤＬＡの反応時間はＶＤＬＢの反応時間の３分の１と
短く、高速に反応するようになる。この時、電圧リミッ
タ回路で消費する電流は、定電流源の電流を合わせた値
（ＩＮＡ＋ＩＮＢ＝４ｍＡ）である。

【００２６】図２を参照して、動作を説明する。チップ
が待機状態の期間Ｔ０では、活性化信号ＢＡはＬｏｗ
で、各電圧比較回路部の定電流源の定電流ＩＮＡ、ＩＮ
Ｂは電流を流していない。このため、比較結果ＶＧＡと
ＶＧＢはＰＭＯＳ３１、４１によってＶＤＤ電位（例え
ば２．５Ｖ）付近まで上がっている。したがって、各出
力回路部はオフしており、出力ＶＤＬはフローティング
状態でＶＤＬ電圧（例えば２Ｖ）を維持している。

【００２７】チップが活性化されると活性化信号ＢＡが
Ｈｉｇｈになり、定電流源の定電流ＩＮＡ、ＩＮＢ（例
えば各２ｍＡ）が流れて、各電圧比較回路部が活性化さ
れる（Ｔ１の期間）。但し、負荷電流ＩＤＬが流れてい
ないときはＶＤＬが基準電圧ＶＲ（例えば２Ｖ）以上で
あるため、ＶＧＡとＶＧＢはＶＤＤ電位（例えば２．５
Ｖ）付近のままで、各出力回路部はオフしている。

【００２８】次に、ＶＤＬを電源とする回路が動作を開
始して、Ｔ２の期間（例えば３０ｎｓ）だけ負荷電流Ｉ
ＤＬ（例えば５０ｍＡ）が流れる。ＶＤＬの電位はＩＤ
Ｌによって次第に下がり、反応時間の短いＶＤＬＡの電
圧比較回路の出力ＶＧＡが下がり、反応時間ＴＤＡ（例
えば５ｎｓ）でＶＤＬＡの出力回路がオンして供給電流
ＩＰＡ（例えば２５ｍＡ）を流し始める。ＩＰＡはＩＤ
Ｌに比べて小さいが、早い時点で供給を開始するため、
ＶＤＬの低下を抑制する効果がある。

【００２９】従って、ＶＤＬの変動量ＤＶＤＬを小さく
できる。その後、反応時間ＴＤＢ（例えば１５ｎｓ）に
て供給能力の大きなＶＤＬＢがオンして、供給電流ＩＰ
Ｂ（例えば７５ｍＡ）を流すため、ＶＤＬの電位は基準
電圧ＶＲまで回復する。負荷電流ＩＤＬが無くなると、
再びＶＧＡとＶＧＢはＶＤＤ電位近くまで高くなり、各
出力回路部はオフする。この状態のＴ３期間では、電圧
リミッタ回路では定電流源ＩＮＡとＩＮＢだけが消費
（例えば各２ｍＡで合計４ｍＡ）されている。

【００３０】次に、別の回路が動作を開始して、短いＴ
４の期間（例えば５ｎｓ）だけ過渡的に負荷電流ＩＤＬ
（例えば５０ｍＡ）が流れたとする。ＶＤＬの電位はＩ
ＤＬによって下がり、反応時間の短いＶＤＬＡの電圧比
較回路の出力ＶＧＡが下がり、反応時間ＴＤＡ（例えば
５ｎｓ）でＶＤＬＡの出力回路がオンして供給電流ＩＰ
Ａ（例えば２５ｍＡ）を流し始める。この時点で、負荷
電流ＩＤＬは流れ終わっているため、ＶＤＬの電位はＩ
ＰＡで基準電圧ＶＲまで回復する。このため、反応時間
の長いＶＤＬＢが動作する前に供給が完了する。

【００３１】以上で、述べたように、本実施例では、反
応時間の短いＶＤＬＡと、供給能力の高いＶＤＬＢを並
列して設けたことにより、反応時間の短いＶＤＬＡでＶ
ＤＬの低下を抑制し、供給能力の高いＶＤＬＢで迅速に
電圧を回復するため、ＶＤＬの安定した出力を実現でき
る。

【００３２】一方、図１３の従来回路で、本実施例と同
じ供給能力を得るためには、ＷＰ＝２０００μmが必要
である。この場合、本実施例と同等の反応時間を得るた
めには、本実施例の２倍の定電流ＩＮ＝８ｍＡが必要で
ある。したがって、本実施例では、従来回路のより少な
い消費電流で、同等の反応時間と、供給能力を達成する
ことができる。

【００３３】〔実施例２〕図３に、実施例２となる、Ｓ
ＤＲＡＭ（シンクロナス・ダイナミック・ランダム・ア
クセス・メモリ）のブロック構成を示す。本実施例で
は、図１にて説明した２個の電圧リミッタ回路ＶＤＬ
Ａ、ＶＤＬＢを動作時用電圧リミッタ回路としてＳＤＲ
ＡＭに適用し、これに加えて待機時用の電圧リミッタ回
路ＶＤＬＳを追加していることが特徴である。

【００３４】まず回路構成を説明する。図中、ＣＨＩＰ
は半導体メモリチップ、主制御回路ＣＴＭＬは、クロッ
ク信号ＣＬＫ、チップセレクト信号／ＣＳ（信号名の前
の斜線”／”は補信号であることを示す）、ロウアドレ
スストローブ／ＲＡＳ、カラムアドレスストローブ／Ｃ
ＡＳ、書き込みエネーブル信号／ＷＥ、クロックエネー
ブル信号ＣＫＥなどの外部入力信号を受けて、コマンド
を解釈し、動作モードにしたがってチップ内回路を制御
する回路である。

【００３５】チップ内は４個のメモリバンクＢａｎｋ
０、Ｂａｎｋ１、Ｂａｎｋ２、Ｂａｎｋ３に分かれてお
り、各バンクは周辺回路ＣＫＴ、ワード選択回路ＷＤ、
複数のワード線ＷＬとビット線ＢＬの交点にメモリセル
ＭＣ、ビット線信号を増幅するセンスアンプＳＡ、セン
スアンプ駆動回路ＳＤ、書込回路ＷＡで構成されてい
る。

【００３６】また、基準電圧回路ＲＶＧは、外部電源Ｖ
ＤＤ（例えば２．５Ｖ）から一定の基準電圧ＶＲ（例え
ば２Ｖ）を発生する回路である。なお、待機時用電圧リ
ミッタ回路ＶＤＬＳは図１のＶＤＬＡと同じ構成である
が、待機時のＶＤＬ電圧（例えば２Ｖ）を保持するため
だけに使用するため、常時動作とし、定電流源および供
給電流を非常に小さくしている（通常、定電流源は数μ
Ａ、供給電流は数ｍＡ）。各電圧リミッタ回路ＶＤＬ
Ｓ、ＶＤＬＡ、ＶＤＬＢの出力は一つのノードＶＤＬに
接続され、各バンクのセンスアンプ駆動回路ＳＤ、およ
び書込アンプＷＡに電圧を供給している。

【００３７】なお、ＳＤＲＡＭでは、ＣＬＫ、／ＣＳ、
／ＲＡＳ、／ＣＡＳ、／ＷＥ、ＣＫＥなどの信号の組み
合わせによってコマンドを指定する方法が標準化されて
おり、本実施例もその標準化された方法に従っている。

【００３８】図４を参照して、動作を説明する。期間Ｔ
０の待機状態では、プリチャージ回路（図３では図面簡
略化のため省略している）によってビット線ＢＬはＶＤ
Ｌ（例えば２Ｖ）の半分の電位（例えば１Ｖ）に保持さ
れている。また、電圧リミッタ回路ＶＤＬＡとＶＤＬＢ
はオフ状態であり、内部電圧ＶＤＬは常時動作している
ＶＤＬＳによって電圧を保持している。従って、この期
間の電圧リミッタ回路で消費される電流は、待機時用の
ＶＤＬＳの定電流源だけであり、非常に小さい（通常数
μＡ）。

【００３９】次のＴ１の期間では、ＣＬＫ、／ＣＳ、／
ＲＡＳ、／ＣＡＳ、／ＷＥ、ＣＫＥなどの外部信号に従
ってチップが活性化され、主制御回路ＣＴＭＬによって
チップ内の活性化信号ＢＡとバンク選択信号（例えばＢ
Ａ０）が出力される。ＢＡによってオフ状態にあった電
圧リミッタ回路ＶＤＬＡおよびＶＤＬＢの電圧比較回路
部が活性化される。しかし、ＶＤＬの負荷電流ＩＤＬが
流れていないため、ＶＤＬは基準電圧ＶＲ（例えば２
Ｖ）と同電圧にあり、各電圧比較回路部の出力ＶＧＡお
よびＶＧＢはＶＤＤ電位で、各出力回路部はオフしたま
まである。これに並行して、選択バンク（例えばＢａｎ
ｋ０）が活性化され、ＡＸによってワード選択回路ＷＤ
で一本のワード線ＷＬが選択される。メモリセルからビ
ット線ＢＬに微少な信号が読み出される。

【００４０】次にＴ２の期間は、ビット線信号の増幅期
間で、通常数十ｎｓである。ＣＫＴによってセンスアン
プ起動信号ＳＡＰが出力され、センスアンプ駆動回路Ｓ
ＤによってセンスアンプＳＡにＶＤＬが印加される。こ
れによってセンスアンプの増幅が開始され、ビット線Ｂ
Ｌの微少な信号は、ＶＤＬ振幅まで増幅される。同時に
増幅されるＢＬの本数は２５６Ｍｂｉｔ−ＳＤＲＡＭの
場合で、約８千本と多いため、ＶＤＬから供給する電流
ＩＤＬは大きい（例えば５０ｍＡ程度）。この負荷電流
ＩＤＬによってＶＤＬの電位が次第に下がり、電圧リミ
ッタ回路が動作を開始する。

【００４１】まず、反応時間の短いＶＤＬＡのＶＧＡの
電位が下がり、出力回路部がオンして中程度の供給電流
ＩＰＡ（例えば２５ｍＡ）を流し始める。ＩＰＡ（２５
ｍＡ）はＩＤＬに対して小さいが、早い時期から電流を
供給するため、ＶＤＬが下がるのを抑制する効果があ
る。次いで、反応時間の長いＶＤＬＢのＶＧＢの電位が
下がり、ＶＤＬＢの出力回路部がオンして大きな供給電
流ＩＰＢ（７５ｍＡ）を流す。ＩＰＡとＩＰＢの和は、
負荷電流ＩＤＬよりも大きく、ＶＤＬは基準電圧ＶＲま
で戻る。この時点でＳＡによるビット線の増幅動作は完
了し、負荷電流ＩＤＬも流れなくなる。このため、ＶＧ
ＡおよびＶＧＢはＶＤＤまで上がり、出力回路部はオフ
状態になり、供給電流ＩＰＡ、ＩＰＢは流れなくなる。

【００４２】次の期間Ｔ３は、センスアンプの増幅が完
了してから次のコマンドが入るまでの期間で、アクティ
ブスタンバイ状態と呼ばれている。基本的には回路での
消費電流はないが、動作時用電圧リミッタ回路の電圧比
較回路部の定電流ＩＮＡ、ＩＮＢ（例えば各２ｍＡ）が
流れている。

【００４３】次の期間Ｔ４は、書き込みの期間で、図で
は２回の書き込みをした場合を示している。ＳＤＲＡＭ
では、書き込みサイクルがＣＬＫに同期しているため、
ＣＬＫのサイクルを７ｎｓとすると、２回の書き込みを
わずか１４ｎｓで完了する。まず、書き込みコマンドが
入るとＣＫＴから書き込み信号ＷＴが出力し、データＤ
Ｑに応じて、書込回路ＷＡを介してＭＩＯにデータが出
力される。ＭＩＯのデータはカラムアドレスによって選
択されたビット線に書き込まれる。

【００４４】ビット線への書き込みが完了すると、すぐ
にＭＩＯはＶＤＬ電位にプリチャージされる。このとき
ＶＤＬの負荷電流ＩＤＬが流れる。同様に２回目の書き
込みが行われ、再び負荷電流ＩＤＬが流れる。１６ビッ
トや３２ビットを同時に書き込むと、過渡的に流れる負
荷電流ＩＤＬは大きくなり（例えば５０ｍＡ）、ＶＤＬ
電位も低下する。これによって反応時間の短いＶＤＬＡ
が動作して、供給電流ＩＰＡが流れる。この場合の負荷
電流は散発的であるため、中程度の供給電流ＩＰＡ（２
５ｍＡ）で十分であり、迅速にＶＤＬを元の電圧まで回
復できる。このため、ＶＤＬの変動は小さく、安定した
電圧を供給できる。なお、この場合では、反応時間の長
いＶＤＬＢが動作する前に供給動作が完了する。

【００４５】以上で、述べたように、本実施例では、動
作時用電圧リミッタ回路として、反応時間の短いＶＤＬ
Ａと供給能力の高いＶＤＬＢを並列して設けたことによ
り、反応時間の短いＶＤＬＡでＶＤＬの低下を抑制し、
供給能力の高いＶＤＬＢで迅速に電圧を回復するため、
ＶＤＬの安定した出力を実現できる。また、待機時用の
電圧リミッタ回路ＶＤＬＳを追加したことで、待機時に
ＶＤＬＡとＶＤＬＢをオフできるため、待機時の電圧リ
ミッタ回路での消費電流を大幅に低減できる。

【００４６】なお、メモリ回路の場合に待機状態（第１
状態）と動作状態（第２状態）を区別するのは、当該メ
モリバンクが選択されているか否かであるが、このこと
は当該メモリバンクの選択ワード線の有無ととらえるこ
ともできる。

【００４７】なお、本実施例では、電圧リミッタ回路の
出力ＶＤＬを、ビット線の充電、および書込回路ＷＡに
使用した場合で示してあるが、本発明はこれに限定され
るものではない。例えば、図３の主制御回路ＣＴＭＬや
周辺回路ＣＫＴの電源として、電圧リミッタ回路の出力
を使用した場合でも、本発明を適用することで上記と同
様の効果が得られる。

【００４８】〔実施例３〕図５に、実施例３となる、Ｓ
ＤＲＡＭのブロック構成を示す。本実施例では、前記図
３の実施例にタイマー回路ＴＭを追加して、その出力信
号ＢＡＴで供給能力の高いＶＤＬＢを活性化しているこ
とが特徴である。その他については、図３の実施例と同
じであるので、説明は省略する。なお、タイマー回路Ｔ
Ｍは、活性化信号ＢＡが入力すると、一定期間ＴＴＭだ
け出力信号ＢＡＴを出力する回路であり、図６に示すよ
うな遅延回路ＤＬＹとＣＭＯＳ回路で構成できる。この
場合、ＢＡＴを出力している一定期間ＴＴＭは、遅延回
路ＤＬＹの遅延時間で設定でき、活性化信号からビット
線の充電が完了するまでの期間（通常数十ｎｓ）に設定
する。

【００４９】図７を参照して、本実施例の動作を説明す
る。Ｔ１の期間では、チップが選択され、活性化信号Ｂ
Ａとバンク選択信号（例えばＢＡ０）が出力されて、タ
イマー回路ＴＭの出力ＢＡＴも出力される。これによっ
て動作時用電圧リミッタ回路ＶＤＬＡとＶＤＬＢが活性
化される。これに並行して、選択バンク（例えばＢａｎ
ｋ０）が活性化され、ＡＸによってワード選択回路ＷＤ
で一本のワード線ＷＬが選択される。メモリセルからビ
ット線ＢＬに微少な信号が読み出される。

【００５０】次のＴ２期間は、ビット線信号の増幅期間
であり、大きな負荷電流ＩＤＬが流れるが、実施例２で
述べたように反応時間の短いＶＤＬＡと供給能力の高い
ＶＤＬＢの併用により、安定した出力電圧ＶＤＬを供給
する。

【００５１】次のアクティブスタンバイ状態と呼ばれて
いる期間Ｔ３になると、タイマー回路の出力ＢＡＴが切
り替わり、供給能力の高いＶＤＬＢが非活性状態にな
る。ただし、反応時間の短いＶＤＬＡは活性化されてい
る。このため、電圧リミッタ回路の消費電流としては、
ＶＤＬＡの定電流ＩＮＡ（例えば２ｍＡ）だけが流れ
る。

【００５２】次の期間Ｔ４は、書き込みの期間で、図で
は２回の書き込みをした場合を示している。実施例２で
述べたように、この場合の負荷電流は散発的であるた
め、ＶＤＬＡの供給電流ＩＰＡ（２５ｍＡ）で十分であ
り、ＶＤＬＢが非活性でもＶＤＬを安定して供給でき
る。

【００５３】このように、ＳＤＲＡＭではバンクの活性
化からビット線の充電までの期間Ｔ１からＴ２で大きな
負荷電流ＩＤＬを流すが、その後の期間Ｔ３とＴ４では
負荷電流ＩＤＬは比較的小さい。このため、反応時間の
短いＶＤＬＡの供給電流ＩＰＡだけで十分である。従っ
て、供給能力の大きなＶＤＬＢを期間Ｔ１およびＴ２の
間だけ活性化し、その後の期間Ｔ３とＴ４は非活性化と
しても、出力電圧は安定に供給できる。この場合は、ア
クティブスタンバイ状態の電圧リミッタ回路での消費電
流は反応時間の短いＶＤＬＡの定電流ＩＮＡだけであ
り、実施例２に比べてさらに消費電流を低減できる。

【００５４】〔実施例４〕図８に、実施例４となる、Ｓ
ＤＲＡＭのブロック構成を示す。本実施例では、４個の
バンクそれぞれに、専用の特性の異なる２個の動作時用
電圧リミッタ回路ＶＤＬＡ０〜ＶＤＬＡ３とＶＤＬＢ０
〜ＶＤＬＢ３を設けていることが特徴である。すなわ
ち、ＶＤＬＡ０とＶＤＬＢ０は選択信号ＢＡ０でＢａｎ
ｋ０と同時に活性化される。同様にＶＤＬＡ１とＶＤＬ
Ｂ１は選択信号ＢＡ１でＢａｎｋ１と、ＶＤＬＡ２とＶ
ＤＬＢ２は選択信号ＢＡ２でＢａｎｋ２と、ＶＤＬＡ３
とＶＤＬＢ３は選択信号ＢＡ３でＢａｎｋ３と、それぞ
れ同期して活性化される。なお、各電圧リミッタ回路
は、それぞれ同期するバンクの近くに配置して、ＶＤＬ
のレイアウト配線による寄生抵抗を低減している。その
他は、図３の実施例と同様であるため、詳細な構成と動
作の説明は省略する。また、各バンクＢａｎｋ０、Ｂａ
ｎｋ１、Ｂａｎｋ２、Ｂａｎｋ３については、図面の簡
略化のため内部を省略しているが、図３と同様の回路で
構成されている。

【００５５】上記の構成にすることにより、各動作時用
電圧リミッタ回路と各バンク間のＶＤＬレイアウト配線
の寄生抵抗を低減でき、寄生抵抗による電圧ドロップを
抑制できる。また、活性化するバンク数に応じて、それ
ぞれ専用の動作時用電圧リミッタ回路が活性化されるた
め、４個のバンクが同時に活性化される場合（例えばリ
フレッシュ動作）でも、全部で８個の動作時用電圧リミ
ッタ回路が動作するため、供給電流が不足することがな
く、安定に動作できる。

【００５６】さらに、本実施例の場合、活性化されたバ
ンク（例えばＢａｎｋ０）に対応した動作時用電圧リミ
ッタ回路（例えばＶＤＬＡ０とＶＤＬＢ０）だけが電流
を消費し、他のバンクに対応した電圧リミッタ回路は非
活性であるため電流が消費されない。したがって、チッ
プ全体の消費電流が低減できる。

【００５７】なお、本実施例では、４バンクの場合で説
明しているが、特にこのバンク数に限定されることはな
く、チップ内のバンク数に応じて、各バンクの近傍にそ
れぞれ２個の電圧リミッタ回路を設ける。例えば、２バ
ンクの場合は全部で４個、８バンクの場合は全部で１６
個の電圧リミッタ回路を設けることで、上記した効果を
得ることができる。なお、これとは別に、チップに１個
の待機時用の電圧リミッタ回路ＶＤＬＳも設ける。

【００５８】また、本実施例においても、図５の実施例
と同様に、各バンク毎にタイマー回路ＴＭを設け、ビッ
ト線の充電完了後のアクティブスタンバイ時に各バンク
に対応した供給能力の高いＶＤＬＢを非活性とすること
で、消費電流をさらに低減できる。

【００５９】〔実施例５〕図９に、実施例５となる、Ｓ
ＤＲＡＭのブロック構成を示す。本実施例では、電流供
給能力の大きなＶＤＬＢを２個のバンクで共用し、反応
時間の短いＶＤＬＡを各バンクにそれぞれ設けているこ
とが特徴である。それ以外は、図８の実施例と同じであ
る。すなわち、供給能力の高いＶＤＬＢを、Ｂａｎｋ０
とＢａｎｋ１の間にＶＤＬＢ０、Ｂａｎｋ２とＢａｎｋ
３の間にＶＤＬＢ１として設け、それぞれＯＲ論理回路
ＯＲ０およびＯＲ１で制御する。なお、ＯＲ論理回路
は、通常のＣＭＯＳ回路等で構成され、入力信号のどち
らかが選択されると、出力が選択される。

【００６０】図９の動作を、図１０を参照しながら、Ｂ
ａｎｋ０〜Ｂａｎｋ３までを順次活性化する場合で説明
する。まず、外部信号によってＢａｎｋ０が選択される
と、選択信号ＢＡ０が出てＶＤＬＡ０が活性化され、Ｖ
ＤＬＡ０の定電流ＩＮＡ０が流れる。これと並行してＯ
Ｒ論理回路ＯＲ０の出力ＢＡ０１も出て、ＶＤＬＢ０が
活性化され、ＶＤＬＢ０の定電流ＩＮＢ０が流れる。次
のサイクルでは、Ｂａｎｋ１が選択されると、選択信号
ＢＡ１が出てＶＤＬＡ１が活性化され、ＶＤＬＡ１の定
電流ＩＮＡ１が流れる。このときもＯＲ論理回路ＯＲ１
の出力ＢＡ０１が出て、ＶＤＬＢ０が活性化され、ＶＤ
ＬＢ０の定電流ＩＮＢ０が流れる。このように供給能力
の高いＶＤＬＢ０は、Ｂａｎｋ０とＢａｎｋ１のどちら
かが選択されると活性化される。同様にＶＤＬＢ１はＢ
ａｎｋ２とＢａｎｋ３のどちらかが選択されると活性化
される。

【００６１】本実施例でも、１つのバンクが選択される
と、反応時間の短いＶＤＬＡと供給能力の高いＶＤＬＢ
がセットで活性化されるため、図８の実施例と同様に安
定した出力電圧が得られる。さらに、供給能力の高いＶ
ＤＬＢを共通化したことにより、図８の実施例に比べ
て、全体では２個のＶＤＬＢ回路が省略できる。

【００６２】前述したように、ＶＤＬＢは供給能力を高
くするため、出力回路部のトランジスタサイズを大きく
（例えば１５００μm）している。このため、レイアウ
ト面積も大きい。本実施例のように、バンク間で共有化
を図ることは、チップ面積の低減に有効である。また、
ＳＤＲＡＭでは、高速データ転送の利点を活かすため、
全バンクを活性化した状態（アクティブスタンバイ状
態）にしておくという使われ方が多い。このような場
合、ＳＤＲＡＭは原理的には消費電流は流さないが、電
圧リミッタ回路が有ると、その定電流が消費電流として
見えてくる。そのような場合、本実施例のようにＶＤＬ
Ｂ回路を共通化したことで、電圧リミッタ回路の数を少
なくできるため、消費電流を小さくできる。

【００６３】〔実施例６〕図１１に、実施例６となる、
ＳＤＲＡＭのブロック構成を示す。本実施例では図９の
実施例５に加え、反応時間の短いＶＤＬＡも２個のバン
クで共用化していることが特徴である。それ以外は、図
９の構成と同じである。このような構成にすることで、
電圧リミッタ回路の個数はさらに減少するため、チップ
面積および消費電流の低減に有効である。

【００６４】ここまでの説明では、電圧リミッタ回路と
して図１の一例だけで説明してきたが、次に本発明は他
の構成の電圧リミッタ回路でも適用できることを説明す
る。図１２に、別の実施例になる電圧リミッタ回路を示
す。本回路は、外部電源ＶＤＤ（例えば２．５Ｖ）か
ら、基準電圧ＶＲ（例えば１Ｖ）の２倍の電圧（例えば
２Ｖ）を出力ＶＤＬに供給する電圧リミッタ回路であ
る。

【００６５】本電圧リミッタ回路は、参照電圧回路部Ｒ
Ｘ、電圧比較回路部ＣＸ、出力回路部ＯＸで構成されて
いる。参照電圧回路部ＲＸは、２個のＰＭＯＳ９１、９
２が、出力ＶＤＬとグランド間に直列に配置され、ＨＶ
ＤＬを出力する。２個のＰＭＯＳ９１と９２は同一サイ
ズのトランジスタとする事で、ＨＶＤＬはＶＤＬの半分
の電位となるようにしてある。

【００６６】電圧比較回路部ＣＸでは、２個の負荷抵抗
となるＰＭＯＳ８１と８２、基準電圧ＶＲと参照電圧Ｈ
ＶＤＬをそれぞれゲート入力とするペアのＮＭＯＳ８３
と８４、および活性化信号ＢＡで制御される定電流源の
ＮＭＯＳ８０で差動アンプを構成している。そして、差
動アンプとカレントミラーを構成するＰＭＯＳ８５、８
６およびＮＭＯＳ８７、８８で差動アンプの結果を増幅
して出力ＶＧＸを出力する構成となっている。

【００６７】すなわち、ＰＭＯＳ８２、８６のトランジ
スタサイズをＷＰ０、ＷＰ２とすると、ＰＭＯＳ８６の
電流ＩＡ１はＰＭＯＳ８２の電流ＩＡ０にトランジスタ
サイズ比（ＷＰ２／ＷＰ０）を掛けた値となる。同様
に、ＰＭＯＳ８１、８５のトランジスタサイズをＷＰ
０、ＷＰ１、ＮＭＯＳ８７、８８のトランジスタサイズ
をＷＮ１、ＷＮ２とすると、ＮＭＯＳ８８の電流ＩＢ２
は、ＰＭＯＳ８１の電流ＩＢ０にトランジスタサイズ比
（ＷＰ１／ＷＰ０）および（ＷＮ２／ＷＮ１）を掛けた
値となる。なお、これらの電流増幅はＩＡ１およびＩＢ
２の両者が同じ比率（通常２倍）に増幅されるように、
各サイズを設定する。

【００６８】出力回路部ＯＸは電圧比較回路部の出力Ｖ
ＧＸをゲート入力とするＰＭＯＳ９０で構成されてい
る。

【００６９】次に動作を説明する。活性化信号ＢＡがＨ
ｉｇｈになると、定電流源がオンして、定電流ＩＮ０が
流れ、回路が活性化される。ＶＤＬが基準電圧ＶＲ（例
えば１Ｖ）の２倍以上（例えば２Ｖ以上）の時、ＨＶＤ
Ｌは１Ｖ以上になっており、基準電圧ＶＲより高い。こ
のため、ＮＭＯＳ８４を流れる電流ＩＡ０は、ＮＭＯＳ
８３を流れる電流ＩＢ０よりも大きい。これらの電流は
カレントミラー構成によって増幅されて、ＰＭＯＳ８６
の電流ＩＡ１がＮＭＯＳ８８の電流ＩＢ２よりも大きく
なる。従って、ＶＧＸはＰＭＯＳ８６によって高電位
（ほぼＶＤＤ）に引き上げられ、出力回路部のＰＭＯＳ
９０はオフしている。

【００７０】次に、ＶＤＬの負荷回路が動作して、負荷
電流ＩＤＬが流れると、ＶＤＬの電位が下がってくる。
これに追随してＨＶＤＬも下がり、基準電圧ＶＲより低
くなると、ＮＭＯＳ８４を流れる電流ＩＡ０は、ＮＭＯ
Ｓ８３を流れる電流ＩＢ０よりも小さくなる。これらの
電流はカレントミラー構成によって増幅されて、ＰＭＯ
Ｓ８６の電流ＩＡ１がＮＭＯＳ８８の電流ＩＢ２よりも
小さくなる。このため、ＶＧＸはＮＭＯＳ８８の電流Ｉ
Ｂ２によって低電位に引き下げられ、出力回路部のＰＭ
ＯＳ９０がオンして、供給電流ＩＰＸを流し始める。供
給電流ＩＰＸによってＶＤＬの電位は引き上げられ、基
準電圧ＶＲの２倍にまで電圧を回復する。

【００７１】なお、本電圧リミッタ回路でのＶＧＸの反
応時間は、ＶＧＸの引き抜き用ＮＭＯＳ８８の電流ＩＢ
２に反比例し、負荷容量となる出力回路部のＰＭＯＳ９
０のトランジスタサイズＷＰＸに比例する。即ち、ＶＧ
Ｘの反応時間はＷＰＸ／ＩＢ２に比例する。さらに、定
電流ＩＢ２はカレントミラー構成によって定電流源ＮＭ
ＯＳ８０の電流ＩＮ０、もしくはＮＭＯＳ８０のトラン
ジスタサイズＷＮＸに比例することから、反応時間はＷ
ＰＸ／ＩＮ０、あるいはＷＰＸ／ＷＮＸに比例する。

【００７２】したがって、本電圧リミッタ回路でも、図
１の電圧リミッタ回路と同様に、供給能力は出力回路部
のＰＭＯＳ９０のトランジスタサイズＷＰＸに比例し、
反応時間は出力回路部のＰＭＯＳ９０のトランジスタサ
イズＷＰＸと電圧比較回路部の定電流源の電流ＩＮ０と
の比率（ＷＰＸ／ＩＮ０）、もしくは定電流源ＮＭＯＳ
８０のトランジスタサイズＷＮＸとの比率（ＷＰＸ／Ｗ
ＮＸ）に比例する。

【００７３】また、動作時での消費電流は、定電流源の
電流ＩＮ０と、ＮＭＯＳ８７の電流ＩＢ１およびＮＭＯ
Ｓ８８の電流ＩＢ２を合わせた値になる。カレントミラ
ー構成によって、ＩＢ１およびＩＢ２はＩＮ０に比例す
るため、消費電流は定電流源の電流ＩＮ０、すなわち定
電流源ＮＭＯＳ８０のトランジスタサイズＷＮＸに比例
する。

【００７４】以上述べてきたように、本電圧リミッタ回
路でも、回路特性を決定しているのは出力回路部のＰＭ
ＯＳ９０のトランジスタサイズＷＰＸと電圧比較回路部
の定電流源の電流ＩＮ０、もしくは定電流源ＮＭＯＳ８
０のトランジスタサイズＷＮＸである。これは図１に示
した電圧リミッタ回路と同様である。従って、図１２の
電圧リミッタ回路を２個並列に設けて、それぞれの出力
回路のトランジスタサイズ、および定電流源のトランジ
スタサイズを、図１の実施例１と同様に設定すること
で、同じ効果を得ることができる。従って、実施例２か
ら実施例６までの電圧リミッタ回路についても、図１２
の電圧リミッタ回路が適用可能である。

【００７５】また、本発明の適用できる電圧リミッタ回
路は、上記で示したものに限定されず、供給電流ＩＰが
出力回路部のトランジスタサイズＷＰに比例し、反応時
間が出力回路部のトランジスタサイズＷＰと定電流源の
電流値ＩＮとの比率（ＷＰ／ＩＮ）、もしくは定電流源
のトランジスタサイズＷＮとの比率（ＷＰ／ＷＮ）に比
例する構成となる電圧リミッタ回路に広く適用可能であ
る。

【００７６】さらに、これまでの説明では、同一回路構
成の２個の電圧リミッタ回路を組み合わせた場合で説明
してきたが、回路構成の異なる２種の電圧リミッタ回路
を組み合わせてもよい。すなわち、一方が反応時間が短
く、もう一方が供給能力の大きい構成とすることで、同
様の効果が得られる。

【００７７】

【発明の効果】以上説明したように、本発明によれば、
反応時間が短く、電流供給能力の高い電圧リミッタ回路
を実現できる。また、電圧リミッタ回路の消費電流も低
減できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例である電圧リミッタ回路
を示す回路図。

【図２】図１の電圧リミッタ回路の動作波形図。

【図３】本発明の第２の実施例であるシンクロナスＤＲ
ＡＭを示すブロック図。

【図４】図３のシンクロナスＤＲＡＭの動作波形図。

【図５】本発明の第３の実施例であるシンクロナスＤＲ
ＡＭを示すブロック図。

【図６】図５のタイマー回路を示す回路図。

【図７】図５のシンクロナスＤＲＡＭの動作波形図。

【図８】本発明の第４の実施例であるシンクロナスＤＲ
ＡＭを示すブロック図。

【図９】本発明の第５の実施例であるシンクロナスＤＲ
ＡＭを示すブロック図。

【図１０】図９のシンクロナスＤＲＡＭの動作波形図。

【図１１】本発明の第６の実施例であるシンクロナスＤ
ＲＡＭを示すブロック図。

【図１２】本発明を適用する電圧リミッタ回路の他の構
成例を示す回路図。

【図１３】従来の電圧リミッタ回路を示す回路図。

【符号の説明】

ＣＨＩＰ…チップ、ＣＴＬＭ…主制御回路、ＲＶＧ…基
準電圧発生回路、Ｂａｎｋ０〜Ｂａｎｋ３…メモリバン
ク、ＣＫＴ…周辺回路、ＷＡ…書込回路、ＳＤ…センス
アンプ駆動回路、ＳＡ…センスアンプ、ＷＤ…ワード選
択回路、ＶＤＬ、ＶＤＬＡ、ＶＤＬＡ０〜ＶＤＬＡ３、
ＶＤＬＢ、ＶＤＬＢ０〜ＶＤＬＢ３…動作時用電圧リミ
ッタ回路、ＶＤＬＳ…待機時用電圧リミッタ回路、ＴＭ
…タイマー回路、ＯＲ０、ＯＲ１…ＯＲ論理回路、１
５、３５、４５、９０…ＶＤＬ出力トランジスタ、１
０、３０、４０、８０…差動アンプ用定電流源。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ１１Ｃ 11/34 ３６２Ｓ (72)発明者上田茂樹東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内 (72)発明者堀口真志東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内Ｆターム(参考） 5B015 JJ03 JJ15 KB64 KB72 KB73 NN03 PP01 5B024 AA01 AA03 BA27 CA07 CA16 5H420 NA17 NA31 NB03 NB25 NE26

Claims

【特許請求の範囲】

【請求項１】第１出力トランジスタおよび第１電圧比較
回路部を含む第１電源回路と、第２出力トランジスタお
よび第２電圧比較回路部を含む第２電源回路とを有し、
前記第１出力トランジスタの出力ノードと前記第２出力
トランジスタの出力ノードとは共通接続され、前記第２
出力トランジスタのサイズは、前記第１出力トランジス
タのサイズより大きいことを特徴とする半導体装置。
【請求項２】請求項１において、前記第１および第２電
源回路は、活性化信号によって同時に活性化される期間
を有することを特徴とする半導体装置。
【請求項３】請求項１または２において、前記第１電圧
比較回路部は、前記第１出力トランジスタを制御するた
めの出力ノードを持つ第１差動増幅器と前記第１差動増
幅器を活性化するための第１定電流源を含み、前記第２
電圧比較回路部は、前記第２出力トランジスタを制御す
るための出力ノードを持つ第２差動増幅器と前記第２差
動増幅器を活性化する第２定電流源とを含み、前記第１
出力トランジスタのサイズを前記第１定電流源の電流値
で割った第１比率は、前記第２出力トランジスタのサイ
ズを前記第２定電流源の電流値で割った第２比率より小
さいことを特徴とする半導体装置。
【請求項４】請求項１から３のいずれかにおいて、前記
半導体装置は、各々バンク活性化信号によって独立に動
作しうる複数のメモリバンクを有し、前記複数のメモリ
バンクのそれぞれに対応して前記第１電源回路が配置さ
れていることを特徴とする半導体装置。
【請求項５】請求項４において、前記第１電源回路は、
対応するメモリバンクの前記バンク活性化信号に同期し
て活性化されることを特徴とする半導体装置。
【請求項６】請求項４または５において、前記第２電源
回路は、複数の前記バンク活性化信号の論理和ＯＲ信号
に同期して活性化されることを特徴とする半導体装置。
【請求項７】請求項１から６のいずれかにおいて、前記
第１および第２電源回路は、活性化信号に同期して活性
化され、前記第２電源回路は第１期間の後に非活性化さ
れ、前記第１電源回路は活性状態を維持する期間を設け
たことを特徴とする半導体装置。
【請求項８】請求項７において、前記第２電源回路の所
定の活性期間は、活性化信号からタイマー回路によって
設定されることを特徴とする半導体装置。
【請求項９】内部電圧を発生し電流供給に対して第１の
応答速度を持つ第１電源回路と、前記内部電圧を発生し
電流供給に対して第１の応答速度よりも速い第２の応答
速度を持つ第２電源回路と、前記第１および第２電源回
路の出力が共通に接続される負荷回路を有する半導体装
置であって、前記負荷回路は第１状態と第２状態とを有
し、前記第１状態において前記第１および第２電源回路
は非動作状態とされ、前記第２状態において前記第１お
よび第２電源回路は動作状態とされることを特徴とする
半導体装置。
【請求項１０】請求項９において、前記第１電源回路の
電流供給能力は前記第２電源回路の電流供給能力よりも
大きいことを特徴とする半導体装置。
【請求項１１】請求項９または１０において、前記半導
体装置は、その出力ノードが前記負荷回路に接続され前
記内部電圧を発生し第３電源回路をさらに有し、前記第
３電源回路は前記第１状態および第２状態の両方におい
て動作状態とされることを特徴とする半導体装置。
【請求項１２】請求項９から１１のいずれかにおいて、
前記負荷回路はワード線とデータ線の交点に設けられた
メモリセルを含むメモリ回路を有し、前記第１状態は前
記ワード線が非選択の状態であり、前記第２状態は前記
ワード線が選択された状態であり、前記第１および第２
電源回路のそれぞれは、所定の動作電源電圧を降圧して
前記内部電圧を発生する電圧リミッタ回路であることを
特徴とする半導体装置。