JP2009032278A - 電圧供給回路および半導体メモリ - Google Patents

電圧供給回路および半導体メモリ Download PDF

Info

Publication number
JP2009032278A
JP2009032278A JP2008233285A JP2008233285A JP2009032278A JP 2009032278 A JP2009032278 A JP 2009032278A JP 2008233285 A JP2008233285 A JP 2008233285A JP 2008233285 A JP2008233285 A JP 2008233285A JP 2009032278 A JP2009032278 A JP 2009032278A
Authority
JP
Japan
Prior art keywords
voltage
differential amplifier
output node
output
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008233285A
Other languages
English (en)
Other versions
JP4739382B2 (ja
Inventor
Atsushi Takeuchi
淳 竹内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2008233285A priority Critical patent/JP4739382B2/ja
Publication of JP2009032278A publication Critical patent/JP2009032278A/ja
Application granted granted Critical
Publication of JP4739382B2 publication Critical patent/JP4739382B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Dram (AREA)
  • Control Of Electrical Variables (AREA)

Abstract

【課題】 半導体メモリのスタンバイ状態での消費電力を増大させることなく、出力電圧の変動に対する応答速度および発振に対する安定性を確保したうえで、半導体メモリの動作状態に応じてプリチャージ電圧用の電圧供給回路の駆動能力を制御する。
【解決手段】 第１電圧供給部にて、第１差動増幅器は、出力ノードの電圧が第１電圧より低いときに出力信号を活性化させ、第２差動増幅器は、出力ノードの電圧が第２電圧より高いときに出力信号を活性化させ、第１駆動回路は、第１差動増幅器の出力信号の活性化に応答して出力ノードを高電源線に接続し、第２差動増幅器の出力信号の活性化に応答して出力ノードを低電源線に接続する。第２電圧供給部にて、第３差動増幅器、第４差動増幅器および第２駆動回路は、駆動能力制御信号の活性化期間にのみ、第１差動増幅器、第２差動増幅器および第１駆動回路と同様に動作する。
【選択図】 図１１

Description

本発明は、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体メモリにおけるビット線のプリチャージ電圧を供給するための電圧供給回路に関する。
一般に、ＤＲＡＭ等の半導体メモリは、外部端子を介して供給される外部電源電圧を使用して複数の内部電源電圧を生成する内部電源回路を有している。例えば、内部電源回路は、ビット線のプリチャージ電圧、メモリセルのプレート電圧、ワード線の活性化電圧やビット線のリストア電圧等をそれぞれ供給する複数の電圧供給回路を備えて構成されている。
ここで、ＤＲＡＭ等の半導体メモリの動作について簡単に説明する。半導体メモリがスタンバイ状態からアクティブ状態に遷移すると、プリチャージ回路（ビット線対をプリチャージ電圧線に接続する回路）へのプリチャージ制御信号、およびイコライズ回路（ビット線対の一方および他方を相互に接続する回路）へのイコライズ制御信号が非活性化され、続いてワード線が活性化される。これにより、ビット線対に対するプリチャージ動作およびイコライズ動作が停止し、メモリセルに蓄積されていた電荷によりビット線対に電位差が生じる。この電位差がセンスアンプにより増幅されることで、ビット線対の一方および他方の電圧は、それぞれリストア電圧および接地電圧に設定される。
この後、半導体メモリがアクティブ状態からスタンバイ状態に遷移すると、ワード線が非活性化され、続いてプリチャージ制御信号およびイコライズ制御信号が活性化される。これにより、ビット線対に対するプリチャージ動作およびイコライズ動作が再開する。ビット線対の一方および他方の負荷容量はほぼ同一であるため、イコライズ動作により、ビット線対の一方および他方の電圧は、おおよそリストア電圧の１／２に設定される。
プリチャージ電圧がリストア電圧の１／２に設定されている場合、前述のようなリストア動作後のプリチャージ動作において、プリチャージ電圧用の電圧供給回路により供給されるべき電流はほとんどない。また、プリチャージ電圧がリストア電圧の１／２に設定されている場合、リード動作後あるいはライト動作後のプリチャージ動作においても、プリチャージ電圧用の電圧供給回路により供給されるべき電流はほとんどない。このように、プリチャージ電圧用の電圧供給回路により供給されるべき電流が半導体メモリの動作状態に拘わらず常に小さい場合、プリチャージ電圧用の電圧供給回路の駆動能力（電流供給能力）は小さくてもよい。
プリチャージ電圧用の電圧供給回路としては、一般に、プッシュ・プル型の電圧供給回路が使用されている。プッシュ・プル型の電圧供給回路では、出力電圧が所定電圧範囲（不感帯）から外れたときに、出力ノードが出力トランジスタを介してリストア電圧線または接地線に接続されることで、出力電圧がほぼ一定に設定される。このようなプッシュ・プル型の電圧供給回路では、ソース・フォロワ型の電圧供給回路（例えば、特許文献１参照）のように出力電圧が出力トランジスタの閾値電圧に影響されることはない。このため、プッシュ・プル型の電圧供給回路は、ソース・フォロワ型の電圧供給回路に比べて、出力電圧を精度よく設定できる。また、プッシュ・プル型の電圧供給回路では、不感帯近傍の電圧領域において、出力電流の変動が急峻である。このため、プッシュ・プル型の電圧供給回路では、ソース・フォロワ型の電圧供給回路に比べて、出力電流に依存した出力電圧の変動が少ない。
特開２００１−３２５７９２号公報
ところで、センスアンプのデータ読み出しマージンを向上させるために、プリチャージ電圧ＶＰＲがリストア電圧ＶＢＬＨの１／２より低く設定される場合がある。このような場合、リストア動作後のプリチャージ動作において、プリチャージ電圧用の電圧供給回路により供給されるべき電流が一時的に大きくなる。このときの電流IVPRは、ビット線対の一方の負荷容量CBL、活性化されるセンスアンプの数NSAおよびセンスアンプの活性化周期TCYCを用いて、式（１）で表される。
IVPR ＝｛(ＶＢＬＨ／２−ＶＰＲ)・２・CBL・NSA｝／TCYC ・・・（１）
また、リストア電圧用の電圧供給回路がｎＭＯＳトランジスタのソース・フォロワ回路を用いて構成される場合、リストア動作期間が長くなるにつれて、リストア動作終了時におけるビット線対の一方の電圧は高くなる。このような場合にも、リストア動作後のプリチャージ動作において、プリチャージ電圧用の電圧供給回路により供給されるべき電流が一時的に大きくなる。このときの電流IVPRは、リストア動作終了時におけるビット線対の一方の電圧ＶＢＬＸを用いて、式（２）で表される。
IVPR ＝｛(ＶＢＬＸ／２−ＶＰＲ)・２・CBL・NSA｝／TCYC ・・・（２）
以上のような、プリチャージ電圧用の電圧供給回路により供給されるべき電流が半導体メモリの動作状態に応じて一時的に大きくなる場合には、プリチャージ電圧用の電圧供給回路に対して大きな駆動能力が要求される。プッシュ・プル型の電圧供給回路の駆動能力を大きくするためには、出力トランジスタのチャネル幅を大きくすればよい。しかしながら、出力トランジスタのチャネル幅を大きくすると、出力トランジスタの制御信号を出力する差動増幅器の出力端子の負荷容量が大きくなる。このため、出力電圧の変動に対する応答速度が低下してしまう。
また、プッシュ・プル型の電圧供給回路では、２段の増幅回路による帰還ループが形成されるため、出力トランジスタのチャネル幅を大きくすると、発振に対する安定性が低下してしまう、すなわち発振が起こり易くなってしまう。出力電圧の変動に対する応答速度の低下および発振に対する安定性の低下は、差動増幅器のバイアス電流を大きくすることで回避できる。しかしながら、差動増幅器のバイアス電流を半導体メモリの動作状態に拘わらず常に大きくすると、半導体メモリのスタンバイ状態での消費電力が増大してしまう。
本発明の目的は、半導体メモリのスタンバイ状態での消費電力を増大させることなく、出力電圧の変動に対する応答速度および発振に対する安定性を確保したうえで、半導体メモリの動作状態に応じてプリチャージ電圧用の電圧供給回路の駆動能力を制御することにある。
本発明に関連する技術では、半導体メモリは、複数のメモリセル、複数のビット線対、複数のイコライズ回路、複数のプリチャージ回路、電圧供給回路および制御回路を備えて構成される。複数のビット線対は、複数のメモリセルにそれぞれ接続される。複数のイコライズ回路は、複数のビット線対にそれぞれ対応して設けられる。複数のプリチャージ回路は、複数のビット線対をプリチャージ電圧線に接続するために、複数のビット線対にそれぞれ対応して設けられる。電圧供給回路の出力ノードは、プリチャージ電圧線に接続される。制御回路は、電圧供給回路のプリチャージ電圧線に対する供給電流の増加が必要であるときに、電圧供給回路への駆動能力制御信号を活性化させる。
例えば、制御回路は、ロウアドレスストローブ信号の活性化タイミングに合わせて、駆動能力制御信号を活性化させる。ここで、ロウアドレスストローブ信号は、半導体メモリをスタンバイ状態からアクティブ状態に遷移させるときに活性化され、半導体メモリをアクティブ状態からスタンバイ状態に遷移させるときに非活性化される周知の制御信号である。また、制御回路は、ロウアドレスストローブ信号の非活性化後、ビット線対の一方および他方の電圧がプリチャージ電圧に設定されるタイミングに合わせて、駆動能力制御信号を非活性化させる。
電圧供給回路における第１差動増幅器は、出力ノードの電圧および第１電圧を入力電圧として受け、出力ノードの電圧が第１電圧より低いときに出力信号を活性化させる。電圧供給回路における第２差動増幅器は、出力ノードの電圧および第１電圧より高い第２電圧を入力電圧として受け、出力ノードの電圧が第２電圧より高いときに出力信号を活性化させる。第１および第２差動増幅器における差動増幅部は、入力電圧間の大小関係に応じて出力信号を活性化させる。第１および第２差動増幅器における電流制御部は、差動増幅部に接続され、駆動能力制御信号の活性化に応答してバイアス電流を増加させる。
電圧供給回路における第１駆動回路は、第１差動増幅器の出力信号の活性化に応答して出力ノードを高電源線に接続し、第２差動増幅器の出力信号の活性化に応答して出力ノードを低電源線に接続する。電圧供給回路における第２駆動回路は、駆動能力制御信号の活性化期間にのみ、第１差動増幅器の出力信号の活性化に応答して出力ノードを高電源線に接続し、第２差動増幅器の出力信号の活性化に応答して出力ノードを低電源線に接続する。好ましくは、電圧供給回路は、第１および第２差動増幅器と第１および第２駆動回路とに加えて、第１および第２スイッチ回路を備えて構成される。電圧供給回路における第１スイッチ回路は、第１差動増幅器の出力信号を受け、駆動能力制御信号の活性化に応答してオンすることで、第１差動増幅器の出力信号を出力側に伝達する。電圧供給回路における第２スイッチ回路は、第２差動増幅器の出力信号を受け、駆動能力制御信号の活性化に応答してオンすることで、第２差動増幅器の出力信号を出力側に伝達する。電圧供給回路における第２駆動回路は、第１スイッチ回路の出力信号を第１差動増幅器の出力信号として受けるとともに、第２スイッチ回路の出力信号を第２差動増幅器の出力信号として受ける。以下、このような構成の電圧供給回路の動作について説明する。
駆動能力制御信号の非活性化期間において、出力ノードの電圧が第１電圧より低くなり、第１差動増幅器の出力信号が活性化されると、第１スイッチ回路がオフしているため、第１駆動回路のみが出力ノードを高電源線に接続する。これにより、出力ノードの電圧は上昇し始める。そして、出力ノードの電圧が第１電圧より高くなると、第１差動増幅器の出力信号が非活性化され、第１駆動回路が出力ノードを高電源線から切り離す。また、駆動能力制御信号の非活性化期間において、出力ノードの電圧が第２電圧より高くなり、第２差動増幅器の出力信号が活性化されると、第２スイッチ回路がオフしているため、第１駆動回路のみが出力ノードを低電源線に接続する。これにより、出力ノードの電圧は下降し始める。そして、出力ノードの電圧が第２電圧より低くなると、第２差動増幅器の出力信号が非活性化され、第１駆動回路が出力ノードを低電源線から切り離す。
一方、駆動能力制御信号の活性化期間において、出力ノードの電圧が第１電圧より低くなり、第１差動増幅器の出力信号が活性化されると、第１スイッチ回路がオンしているため、第１および第２駆動回路の双方が出力ノードを高電源線に接続する。これにより、出力ノードの電圧は上昇し始める。そして、出力ノードの電圧が第１電圧より高くなると、第１差動増幅器の出力信号が非活性化され、第１および第２駆動回路が出力ノードを高電源線から切り離す。また、駆動能力制御信号の活性化期間において、出力ノードの電圧が第２電圧より高くなり、第２差動増幅器の出力信号が活性化されると、第２スイッチ回路がオンしているため、第１および第２駆動回路の双方が出力ノードを低電源線に接続する。これにより、出力ノードの電圧は下降し始める。そして、出力ノードの電圧が第２電圧より低くなると、第２差動増幅器の出力信号が非活性化され、第１および第２駆動回路が出力ノードを低電源線から切り離す。
以上のように、電圧供給回路は、駆動能力制御信号の活性化期間に駆動能力が大きくなり、駆動能力制御信号の非活性化期間に駆動能力が小さくなる。すなわち、電圧供給回路の駆動能力を駆動能力制御信号により制御できる。このため、電圧供給回路により供給されるべき電流が半導体メモリの動作状態に応じて一時的に大きくなる場合（例えば、プリチャージ電圧がリストア電圧の１／２より小さく設定される場合）、電圧供給回路により供給されるべき電流が大きい期間に駆動能力制御信号を活性化させることで、電圧供給回路に必要とされる駆動能力を得ることができる。
また、電圧供給回路はプッシュ・プル型であるため、駆動能力制御信号の活性化期間において第１および第２駆動回路の双方を動作させると、出力電圧の変動に対する応答速度の低下および発振に対する安定性の低下が懸念される。しかしながら、駆動能力制御信号の活性化期間では第１および第２差動増幅器のバイアス電流が大きくなるため、駆動能力制御信号の活性化期間においても、出力電圧の変動に対する応答速度および発振に対する安定性を確保できる。
駆動能力制御信号の非活性化期間では、第１スイッチ回路がオフするため、第１差動増幅器の出力端子は、第２駆動回路における第１スイッチ回路の出力信号を受ける入力端子から電気的に切り離される。同様に、駆動能力制御信号の非活性化期間では、第２スイッチ回路がオフするため、第２差動増幅器の出力端子は、第２駆動回路における第２スイッチ回路の出力信号を受ける入力端子から電気的に切り離される。従って、第２駆動回路に起因する駆動能力制御信号の非活性化期間での出力電圧の変動に対する応答速度の低下を防止できる。さらに、駆動能力制御信号の非活性化期間では、第２駆動回路が動作しないことに加えて、第１および第２差動増幅器のバイアス電流が小さくなるため、半導体メモリのスタンバイ状態での消費電力の増大を回避できる。
例えば、第１駆動回路は、高電源線と出力ノードとの間に設けられる第１トランジスタと、低電源線と出力ノードとの間に設けられる第２トランジスタとを備えて構成される。第１トランジスタの制御端子は、第１差動増幅器の出力信号を受ける。第２トランジスタの制御端子は、第２差動増幅器の出力信号を受ける。第２駆動回路は、高電源線と出力ノードとの間に設けられる第３トランジスタと、低電源線と出力ノードとの間に設けられる第４トランジスタと、高電源線と第３トランジスタとの間に設けられる第５トランジスタと、低電源線と第４トランジスタとの間に設けられる第６トランジスタとを備えて構成される。第３トランジスタの制御端子は、第１スイッチ回路の出力信号を受ける。第４トランジスタの制御端子は、第２スイッチ回路の出力信号を受ける。第５トランジスタの制御端子は、駆動能力制御信号を受ける。第６トランジスタの制御端子は、駆動能力制御信号を受ける。このような構成により、第１および第２駆動回路を容易に構成できる。また、第５および第６トランジスタを設けることで、駆動能力制御信号の非活性化期間での第２駆動回路におけるリーク電流を低減でき、半導体メモリのスタンバイ状態での消費電力の低減に寄与できる。
例えば、第２駆動回路における第３〜第６トランジスタのチャネル幅は、第１駆動回路における第１および第２トランジスタのチャネル幅より大きい。一般に、駆動能力制御信号の活性化期間において電圧供給回路により供給されるべき電流は、駆動能力制御信号の非活性化期間において電圧供給回路により供給されるべき電流に比べて非常に大きい。従って、第３〜第６トランジスタのチャネル幅を第１〜第２トランジスタのチャネル幅より大きくすることで、駆動能力制御信号の活性化期間において電圧供給回路に必要とされる大きな駆動能力を得ることができる。
例えば、第１および第２スイッチ回路は、入力と出力との間に並列に設けられる第１および第２スイッチを備えて構成される。第１スイッチは、駆動能力制御信号の活性化に応答してオンする。第２スイッチは、駆動能力制御信号の非活性化に応答してオンする。第２スイッチのインピーダンスは、第１スイッチのインピーダンスより高い。
このため、駆動能力制御信号の非活性化期間において、第１差動増幅器の出力端子と第２駆動回路における第１スイッチ回路の出力信号を受ける入力端子とは、非常に弱い程度で電気的に接続される。この結果、駆動能力制御信号の非活性化期間が長くなった場合に、第２駆動回路における第１スイッチ回路の出力信号を受ける入力端子の電圧が第１差動増幅器の出力端子の電圧から離れることを回避できる。同様に、駆動能力制御信号の非活性化期間において、第２差動増幅器の出力端子と第２駆動回路における第２スイッチ回路の出力信号を受ける入力端子とは、非常に弱い程度で電気的に接続されている。このため、駆動能力制御信号の非活性化期間が長くなった場合に、第２駆動回路における第２スイッチ回路の出力信号を受ける入力端子の電圧が第２差動増幅器の出力端子の電圧から離れることを回避できる。従って、駆動能力制御信号の活性化直後における出力電圧の変動に対する応答速度を向上できる。
例えば、第１および第２差動増幅器における電流制御部は、差動増幅部に対して並列に設けられる第１および第２電流源と、差動増幅部と第２電流源との間に設けられる電流制御用スイッチとを備えて構成される。電流制御用スイッチは、駆動能力制御信号の活性化に応答してオンする。従って、第１電流源は、駆動能力制御信号に拘わらず常に有効であるが、第２電流源は、駆動能力制御信号の活性化期間にのみ有効になる。このため、第１および第２差動増幅器のバイアス電流は、駆動能力制御信号の活性化に応答して増加し、駆動能力制御信号の非活性化に応答して減少する。このような構成により、第１および第２差動増幅器における電流制御部を容易に構成できる。
本発明の一形態では、半導体メモリは、複数のメモリセル、複数のビット線対、複数のイコライズ回路、複数のプリチャージ回路、電圧供給回路および制御回路を備えて構成される。電圧供給回路は、出力ノードに対して並列に設けられる第１および第２電圧供給部を備えて構成される。第１電圧供給部における第１差動増幅器は、出力ノードの電圧および第１電圧を入力電圧として受け、出力ノードの電圧が第１電圧より低いときに出力信号を活性化させる。第１電圧供給部における第２差動増幅器は、出力ノードの電圧および第１電圧より高い第２電圧を入力電圧として受け、出力ノードの電圧が第２電圧より高いときに出力信号を活性化させる。第１電圧供給部における第１駆動回路は、第１差動増幅器の出力信号の活性化に応答して出力ノードを高電源線に接続し、第２差動増幅器の出力信号の活性化に応答して出力ノードを低電源線に接続する。
第２電圧供給部における第３差動増幅器は、出力ノードの電圧および第１電圧を入力電圧として受け、駆動能力制御信号の活性化期間にのみ、出力ノードの電圧が第１電圧より低いときに出力信号を活性化させる。第２電圧供給部における第４差動増幅器は、出力ノードの電圧および第２電圧を入力電圧として受け、駆動能力制御信号の活性化期間にのみ、出力ノードの電圧が第２電圧より高いときに出力信号を活性化させる。第２電圧供給部における第２駆動回路は、駆動能力制御信号の活性化期間にのみ、第３差動増幅器の出力信号の活性化に応答して出力ノードを高電源線に接続し、第４差動増幅器の出力信号の活性化に応答して出力ノードを低電源線に接続する。以下、このような構成の電圧供給回路の動作について説明する。
駆動能力制御信号の非活性化期間では、出力ノードの電圧が第１電圧より低くなると、第１差動増幅器の出力信号のみが活性化され、第１駆動回路のみが出力ノードを高電源線に接続する。これにより、出力ノードの電圧は上昇し始める。そして、出力ノードの電圧が第１電圧より高くなると、第１差動増幅器の出力信号が非活性化され、第１駆動回路が出力ノードを高電源線から切り離す。また、駆動能力制御信号の非活性化期間では、出力ノードの電圧が第２電圧より高くなると、第２差動増幅器の出力信号のみが活性化され、第１駆動回路のみが出力ノードを低電源線に接続する。これにより、出力ノードの電圧は下降し始める。そして、出力ノードの電圧が第２電圧より低くなると、第２差動増幅器の出力信号が非活性化され、第１駆動回路が出力ノードを低電源線から切り離す。
一方、駆動能力制御信号の活性化期間では、出力ノードの電圧が第１電圧より低くなると、第１差動増幅器の出力信号および第３差動増幅器の出力信号の双方が活性化され、第１および第２駆動回路の双方が出力ノードを高電源線に接続する。これにより、出力ノードの電圧は上昇し始める。そして、出力ノードの電圧が第１電圧より高くなると、第１差動増幅器の出力信号および第３差動増幅器の出力信号が非活性化され、第１および第２駆動回路が出力ノードを高電源線から切り離す。また、駆動能力制御信号の活性化期間では、出力ノードの電圧が第２電圧より高くなると、第２差動増幅器の出力信号および第４差動増幅器の出力信号の双方が活性化され、第１および第２駆動回路の双方が出力ノードを低電源線に接続する。これにより、出力ノードの電圧は下降し始める。そして、出力ノードの電圧が第２電圧より低くなると、第２差動増幅器の出力信号および第４差動増幅器の出力信号が非活性化され、第１および第２駆動回路が出力ノードを低電源線から切り離す。
以上のように、電圧供給回路は、駆動能力制御信号の活性化期間に駆動能力が大きくなり、駆動能力制御信号の非活性化期間に駆動能力が小さくなる。すなわち、電圧供給回路の駆動能力を駆動能力制御信号により制御できる。このため、電圧供給回路により供給されるべき電流が半導体メモリの動作状態に応じて一時的に大きくなる場合、電圧供給回路により供給されるべき電流が大きい期間に駆動能力制御信号を活性化させることで、電圧供給回路に必要とされる駆動能力を得ることができる。また、駆動能力制御信号の非活性化期間では第２電圧供給部における第３および第４差動増幅器と第２駆動回路とは動作しないため、半導体メモリのスタンバイ状態での消費電力の増大を回避できる。
本発明の前記一形態の好ましい例では、第１駆動回路は、高電源線と出力ノードとの間に設けられる第１トランジスタと、低電源線と出力ノードとの間に設けられる第２トランジスタとを備えて構成される。第１トランジスタの制御端子は、第１差動増幅器の出力信号を受ける。第２トランジスタの制御端子は、第２差動増幅器の出力信号を受ける。第２駆動回路は、高電源線と出力ノードとの間に設けられる第３トランジスタと、低電源線と出力ノードとの間に設けられる第４トランジスタと、高電源線と第３トランジスタとの間に設けられる第５トランジスタと、低電源線と第４トランジスタとの間に設けられる第６トランジスタとを備えて構成される。第３トランジスタの制御端子は、第３差動増幅器の出力信号を受ける。第４トランジスタの制御端子は、第４差動増幅器の出力信号を受ける。第５トランジスタの制御端子は、駆動能力制御信号を受ける。第６トランジスタの制御端子は、駆動能力制御信号を受ける。このような構成により、第１および第２駆動回路を容易に構成できる。また、第５および第６トランジスタを設けることで、駆動能力制御信号の非活性化期間での第２駆動回路におけるリーク電流を低減でき、半導体メモリのスタンバイ状態での消費電力の低減に寄与できる。
本発明では、半導体メモリのスタンバイ状態での消費電力を増大させることなく、出力電圧の変動に対する応答速度および発振に対する安定性を確保したうえで、半導体メモリの動作状態に応じてプリチャージ電圧用の電圧供給回路の駆動能力を制御できる。
以下、図面を用いて本発明の実施形態を説明する。なお、電圧線とその電圧線に供給される電圧とには、同一の符号を使用する。図１は、本発明の第１実施形態を示している。図２は、図１のメモリコアを示している。図１において、半導体メモリ１０は、例えばＤＲＡＭであり、内部電源回路２０、制御回路３０およびメモリコア４０を有している。内部電源回路２０は、外部端子を介して供給される外部電源電圧ＶＤＤを使用して複数の内部電源電圧を生成する回路である。内部電源回路２０は、プリチャージ電圧線ＶＰＲに電圧を供給する電圧供給回路２１、プレート電圧線ＶＰＬに電圧を供給する電圧供給回路２２、ワード線活性化電圧線ＶＰＰに電圧を供給する電圧供給回路２３およびリストア電圧線ＶＢＬＨに電圧を供給する電圧供給回路２４を含む複数の電圧供給回路を有している。電圧供給回路２１は、制御回路３０からのアクティブ信号ＡＣＴ（駆動能力制御信号）の活性化に応答して駆動能力（プリチャージ電圧線ＶＰＲに対する電流供給能力）が大きくなり、アクティブ信号ＡＣＴの非活性化に応答して駆動能力が小さくなる。
制御回路３０は、クロック信号ＣＫ、チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥ、アウトプットイネーブル信号／ＯＥおよび複数ビットのアドレス信号ＡＤに基づいて、メモリコア４０への制御信号（複数ビットのロウアドレス信号ＲＡＤ、複数ビットのコラムアドレス信号ＣＡＤ、イコライズ制御信号ＥＱＥ、プリチャージ制御信号ＰＲＥ、センスアンプ制御信号ＳＡＥ、リードアンプ制御信号ＲＡＥおよびライトアンプ信号ＷＡＥ）を生成する。制御回路３０は、リード動作期間に、複数ビットのデータ信号ＤＱを取り込んで複数ビットの共通データバスＣＤＢに出力する。制御回路３０は、ライト動作期間に、共通データバスＣＤＢ上のデータ信号を取り込んでデータ信号ＤＱとして出力する。
また、制御回路３０は、ロウアドレスストローブ信号ＲＡＳ（図示せず）の活性化タイミングに合わせて、内部電源回路２０内の電圧供給回路２１の駆動能力を制御するためのアクティブ信号ＡＣＴを活性化させる。ロウアドレスストローブ信号ＲＡＳは、半導体メモリ１０をスタンバイ状態からアクティブ状態に遷移させるときに活性化され、半導体メモリ１０をアクティブ状態からスタンバイ状態に遷移させるときに非活性化される周知の制御信号である。また、制御回路３０は、ロウアドレスストローブ信号ＲＡＳの非活性化後、メモリコア４０におけるビット線対の一方および他方の電圧がプリチャージ電圧に設定されるタイミングに合わせて、アクティブ信号ＡＣＴを非活性化させる。
図２において、メモリコア４０は、メモリセルアレイＭＣＡ、複数のイコライズ回路ＥＱＣ、複数のプリチャージ回路ＰＲＣ、複数のセンスアンプＳＡ、ワードデコーダＷＤＥＣ、コラムデコーダＣＤＥＣ、リードアンプＲＡおよびライトアンプＷＡを有している。メモリセルアレイＭＣＡは、複数のワード線ＷＬと複数のビット線ＢＬ、／ＢＬとの交差位置にマトリクス状に配置された複数のメモリセルＭＣを有している。各メモリセルＭＣは、ダイナミックメモリセルであり、対応するビット線ＢＬ（またはビット線／ＢＬ）とプレート電圧線ＶＰＬとの間で直列に接続されるトランスファトランジスタおよびキャパシタで構成されている。各メモリセルＭＣのトランスファトランジスタのゲートは、対応するワード線ＷＬに接続されている。
複数のイコライズ回路ＥＱＣは、複数のビット線対ＢＬ、／ＢＬにそれぞれ対応して設けられている。各イコライズ回路ＥＱＣは、対応するビット線対ＢＬ、／ＢＬ間に接続され、イコライズ制御信号ＥＱＥをゲートで受けるｎＭＯＳトランジスタで構成されている。複数のプリチャージ回路ＰＲＣは、複数のビット線対ＢＬ、／ＢＬにそれぞれ対応して設けられている。各プリチャージ回路ＰＲＣは、対応するビット線対ＢＬ、／ＢＬ間で直列に接続され、プリチャージ制御信号ＰＲＥをゲートで受ける一対のｎＭＯＳトランジスタで構成されている。各プリチャージ回路ＰＲＣにおける一対のｎＭＯＳトランジスタの接続ノードは、プリチャージ電圧線ＶＰＲに接続されている。複数のセンスアンプＳＡは、複数のビット線対ＢＬ、／ＢＬにそれぞれ対応して設けられている。各センスアンプＳＡは、センスアンプ制御信号ＳＡＥの活性化に応答して、対応するビット線対ＢＬ、／ＢＬの電位差を増幅する。
ワードデコーダＷＤＥＣは、ロウアドレス信号ＲＡＤに応じて、複数のワード線ＷＬのいずれかを活性化させる。コラムデコーダＣＤＥＣは、コラムアドレス信号ＣＡＤに応じて所定数のビット線対ＢＬ、／ＢＬを選択し、選択したビット線対ＢＬ、／ＢＬと複数ビットの内部データバスＩＤＢとを接続する。リードアンプＲＡは、リードアンプ制御信号ＲＡＥの活性化期間（リード動作期間）に、内部データバスＩＤＢ上のデータ信号を増幅して共通データバスＣＤＢに出力する。ライトアンプＷＡは、ライトアンプ制御信号ＷＡＥの活性化期間（ライト動作期間）に、共通データバスＣＤＢ上のデータ信号を増幅して内部データバスＩＤＢに出力する。
図３は、図１のプリチャージ電圧用の電圧供給回路を示している。図４は、図３の差動増幅器を示している。図５は、図３のスイッチ回路を示している。図３において、プリチャージ電圧用の電圧供給回路２１は、プッシュ・プル型の電圧供給回路であり、差動増幅器ＡＭＰ１、ＡＭＰ２（第１および第２差動増幅器）と、ｐＭＯＳトランジスタＴ１およびｎＭＯＳトランジスタＴ２（第１駆動回路）と、スイッチ回路ＳＷ１、ＳＷ２（第１および第２スイッチ回路）と、インバータＩＮＶと、ｐＭＯＳトランジスタＴ３、Ｔ５およびｎＭＯＳトランジスタＴ４、Ｔ６（第２駆動回路）とを有している。
差動増幅器ＡＭＰ１、ＡＭＰ２は、図４に示すように、ｐＭＯＳトランジスタＴ１１、Ｔ１２およびｎＭＯＳトランジスタＴ１３、Ｔ１４（差動増幅部）と、ｎＭＯＳトランジスタＴ１５〜Ｔ１７（電流制御部）とを有している。ｐＭＯＳトランジスタＴ１１のソースおよびｐＭＯＳトランジスタＴ１２のソースは、リストア電圧線ＶＢＬＨ（高電源線）に接続されている。ｐＭＯＳトランジスタＴ１１のゲート、ｐＭＯＳトランジスタＴ１１のドレイン、ｐＭＯＳトランジスタＴ１２のゲートおよびｎＭＯＳトランジスタＴ１３のドレインは、相互に接続されている。ｐＭＯＳトランジスタＴ１２のドレインおよびｎＭＯＳトランジスタＴ１４のドレインは、相互に接続されている。ｐＭＯＳトランジスタＴ１２のドレインとｎＭＯＳトランジスタＴ１４のドレインとの接続ノードは、出力端子ＰＯに接続されている。ｎＭＯＳトランジスタＴ１３のゲートは、非反転入力端子ＰＩ＋に接続されている。ｎＭＯＳトランジスタＴ１４のゲートは、反転入力端子ＰＩ−に接続されている。
ｎＭＯＳトランジスタＴ１３のソース、ｎＭＯＳトランジスタＴ１４のソース、ｎＭＯＳトランジスタＴ１５のドレインおよびｎＭＯＳトランジスタＴ１６のドレインは、相互に接続されている。ｎＭＯＳトランジスタＴ１５のソースは、接地線ＶＳＳ（低電源線）に接続されている。ｎＭＯＳトランジスタＴ１６のソースおよびｎＭＯＳトランジスタＴ１７のドレインは、相互に接続されている。ｎＭＯＳトランジスタＴ１７のソースは、接地線ＶＳＳに接続されている。ｎＭＯＳトランジスタＴ１５のゲートは、バイアス電圧ＶＢ１を受けている。ｎＭＯＳトランジスタＴ１６のゲートは、制御端子ＰＣに接続されている。ｎＭＯＳトランジスタＴ１７のゲートは、バイアス電圧ＶＢ２を受けている。なお、バイアス電圧ＶＢ２は、バイアス電圧ＶＢ１より高く設定されている。
このような回路構成では、出力端子ＰＯからの出力信号は、非反転入力端子ＰＩ＋への入力電圧が反転入力端子ＰＩ−への入力電圧より低いときに低レベル（電圧ＶＳＳ）に設定され、非反転入力端子ＰＩ＋への入力電圧が反転入力端子ＰＩ−への入力電圧より高いときに高レベル（電圧ＶＢＬＨ）に設定される。また、ｎＭＯＳトランジスタＴ１５（第１電流源）は、制御端子ＰＣへの入力信号に拘わらず、常に電流源として有効である。一方、ｎＭＯＳトランジスタＴ１７（第２電流源）は、ｎＭＯＳトランジスタＴ１６（電流制御用スイッチ）がオンしているときにのみ、すなわち制御端子ＰＣへの入力信号が高レベルに設定されているときにのみ、電流源として有効である。従って、前述のような回路構成では、制御端子ＰＣへの入力信号の立ち上がり遷移に応答してバイアス電流が増加し、制御端子ＰＣへの入力信号の立ち下がり遷移に応答してバイアス電流が減少する。
図３において、差動増幅器ＡＭＰ１は、出力電圧ＶＰＲ（出力ノードＮＤの電圧）を非反転入力端子ＰＩ＋で受けるとともに、基準電圧ＶＲＬ（第１電圧）を反転入力端子ＰＩ−で受けている。従って、差動増幅器ＡＭＰ１の出力信号は、出力電圧ＶＰＲが基準電圧ＶＲＬより低いときに、低レベルに活性化される。また、差動増幅器ＡＭＰ２は、出力電圧ＶＰＲを非反転入力端子ＰＩ＋で受けるとともに、基準電圧ＶＲＨ（第２電圧）を反転入力端子ＰＩ−で受けている。従って、差動増幅器ＡＭＰ２の出力信号は、出力電圧ＶＰＲが基準電圧ＶＲＨより高いときに、高レベルに活性化される。なお、基準電圧ＶＲＨは、基準電圧ＶＲＬより高く設定されている。また、差動増幅器ＡＭＰ１、ＡＭＰ２は、アクティブ信号ＡＣＴを制御端子ＰＣで受けている。従って、差動増幅器ＡＭＰ１、ＡＭＰ２では、アクティブ信号ＡＣＴの高レベルへの活性化に応答してバイアス電流が増加し、アクティブ信号ＡＣＴの低レベルへの非活性化に応答してバイアス電流が減少する。
ｐＭＯＳトランジスタＴ１のドレインは、プリチャージ電圧線ＶＰＲに接続される出力ノードＮＤに接続されている。ｐＭＯＳトランジスタＴ１のソースは、リストア電圧線ＶＢＬＨに接続されている。ｐＭＯＳトランジスタＴ１のゲートは、差動増幅器ＡＭＰ１の出力端子ＰＯに接続されている。ｎＭＯＳトランジスタＴ２のドレインは、出力ノードＮＤに接続されている。ｎＭＯＳトランジスタＴ２のソースは、接地線ＶＳＳに接続されている。ｎＭＯＳトランジスタＴ２のゲートは、差動増幅器ＡＭＰ２の出力端子ＰＯに接続されている。
スイッチ回路ＳＷ１、ＳＷ２は、図５に示すように、ＣＭＯＳスイッチＭＳＷ１およびインバータＩ１を有している。ＣＭＯＳスイッチＭＳＷ１の一端および他端は、入力端子ＰＩおよび出力端子ＰＯにそれぞれ接続されている。インバータＩ１の入力は、制御端子ＰＣに接続されている。ＣＭＯＳスイッチＭＳＷ１を形成するｐＭＯＳトランジスタのゲートは、インバータＩ１の出力に接続されている。ＣＭＯＳスイッチＭＳＷ１を形成するｎＭＯＳトランジスタのゲートは、制御端子ＰＣに接続されている。このような回路構成では、制御端子ＰＣへの入力信号が高レベルに設定されているとき、ＣＭＯＳスイッチＭＳＷ１がオンするため、入力端子ＰＩと出力端子ＰＯとは電気的に接続される。一方、制御端子ＰＣへの入力信号が低レベルに設定されているとき、ＣＭＯＳスイッチＭＳＷ１がオフするため、入力端子ＰＩと出力端子ＰＯとは電気的に切り離される。
図３において、スイッチ回路ＳＷ１は、入力端子ＰＩが差動増幅器ＡＭＰ１の出力端子ＰＯに接続され、出力端子ＰＯがｐＭＯＳトランジスタＴ３のゲートに接続されている。スイッチ回路ＳＷ２は、入力端子ＰＩが差動増幅器ＡＭＰ２の出力端子ＰＯに接続され、出力端子ＰＯがｎＭＯＳトランジスタＴ４のゲートに接続されている。スイッチ回路ＳＷ１、ＳＷ２は、アクティブ信号ＡＣＴを制御端子ＰＣで受けている。従って、アクティブ信号ＡＣＴの高レベルへの活性化期間では、スイッチ回路ＳＷ１、ＳＷ２のＣＭＯＳスイッチＭＳＷ１がオンすることで、差動増幅器ＡＭＰ１の出力端子ＰＯとｐＭＯＳトランジスタＴ３のゲートとが電気的に接続されるとともに、差動増幅器ＡＭＰ２の出力端子ＰＯとｎＭＯＳトランジスタＴ４のゲートとが電気的に接続される。一方、アクティブ信号ＡＣＴの低レベルへの非活性化期間では、スイッチ回路ＳＷ１、ＳＷ２のＣＭＯＳスイッチＭＳＷ１がオフすることで、差動増幅器ＡＭＰ１の出力端子ＰＯとｐＭＯＳトランジスタＴ３のゲートとが電気的に切り離されるとともに、差動増幅器ＡＭＰ２の出力端子ＰＯとｎＭＯＳトランジスタＴ４のゲートとが電気的に切り離される。
ｐＭＯＳトランジスタＴ３のドレインは、出力ノードＮＤに接続されている。ｐＭＯＳトランジスタＴ３のソースおよびｐＭＯＳトランジスタＴ５のドレインは、相互に接続されている。ｐＭＯＳトランジスタＴ５のソースは、リストア電圧線ＶＢＬＨに接続されている。ｐＭＯＳトランジスタＴ３のゲートは、前述のように、スイッチ回路ＳＷ１の出力端子ＰＯに接続されている。ｐＭＯＳトランジスタＴ５のゲートは、インバータＩＮＶを介してアクティブ信号ＡＣＴを受けている。
ｎＭＯＳトランジスタＴ４のドレインは、出力ノードＮＤに接続されている。ｎＭＯＳトランジスタＴ４のソースおよびｎＭＯＳトランジスタＴ６のドレインは、相互に接続されている。ｎＭＯＳトランジスタＴ６のソースは、接地線ＶＳＳに接続されている。ｎＭＯＳトランジスタＴ４のゲートは、前述のように、スイッチ回路ＳＷ２の出力端子ＰＯに接続されている。ｎＭＯＳトランジスタＴ６のゲートは、アクティブ信号ＡＣＴを受けている。なお、ｐＭＯＳトランジスタＴ３、Ｔ５およびｎＭＯＳトランジスタＴ４、Ｔ６のチャネル幅は、ｐＭＯＳトランジスタＴ１およびｎＭＯＳトランジスタＴ２のチャネル幅より大きい。以下、このような構成の電圧供給回路２１の動作について、アクティブ信号ＡＣＴの非活性化期間と活性化期間とに分けて説明する。
（アクティブ信号ＡＣＴの非活性化期間）
出力電圧ＶＰＲが基準電圧ＶＲＬより低くなると、差動増幅器ＡＭＰ１の出力信号が低レベルに活性化される。なお、アクティブ信号ＡＣＴが非活性化されているため、差動増幅器ＡＭＰ１、ＡＭＰ２は、バイアス電流が小さい状態で動作している。アクティブ信号ＡＣＴの非活性化期間ではスイッチ回路ＳＷ１のＣＭＯＳスイッチＭＳＷ１はオフしているため、差動増幅器ＡＭＰ１の出力端子ＰＯとｐＭＯＳトランジスタＴ３のゲートとは電気的に切り離されている。このため、差動増幅器ＡＭＰ１の出力信号の活性化に伴って、ｐＭＯＳトランジスタＴ１のみがオンする。従って、ｐＭＯＳトランジスタＴ１のみを介した出力ノードＮＤとリストア電圧線ＶＢＬＨとの間での電流供給が開始する。これにより、出力電圧ＶＰＲは上昇し始める。そして、出力電圧ＶＰＲが基準電圧ＶＲＬより高くなると、差動増幅器ＡＭＰ１の出力信号が高レベルに非活性化される。これにより、ｐＭＯＳトランジスタＴ１がオフし、出力ノードＮＤとリストア電圧線ＶＢＬＨとの間での電流供給が停止する。
一方、出力電圧ＶＰＲが基準電圧ＶＲＨより高くなると、差動増幅器ＡＭＰ２の出力信号が高レベルに活性化される。アクティブ信号ＡＣＴの非活性化期間ではスイッチ回路ＳＷ２のＣＭＯＳスイッチＭＳＷ１はオフしているため、差動増幅器ＡＭＰ２の出力端子ＰＯとｎＭＯＳトランジスタＴ４のゲートとは電気的に切り離されている。このため、差動増幅器ＡＭＰ２の出力信号の活性化に伴って、ｎＭＯＳトランジスタＴ２のみがオンする。従って、ｎＭＯＳトランジスタＴ２のみを介した出力ノードＮＤと接地線ＶＳＳとの間での電流供給が開始する。これにより、出力電圧ＶＰＲは下降し始める。そして、出力電圧ＶＰＲが基準電圧ＶＲＨより低くなると、差動増幅器ＡＭＰ２の出力信号が低レベルに非活性化される。これにより、ｎＭＯＳトランジスタＴ２がオフし、出力ノードＮＤと接地線ＶＳＳとの間での電流供給が停止する。
（アクティブ信号ＡＣＴの活性化期間）
出力電圧ＶＰＲが基準電圧ＶＲＬより低くなると、差動増幅器ＡＭＰ１の出力信号が低レベルに活性化される。なお、アクティブ信号ＡＣＴが活性化されているため、差動増幅器ＡＭＰ１、ＡＭＰ２は、バイアス電流が大きい状態で動作している。アクティブ信号ＡＣＴの活性化期間ではスイッチ回路ＳＷ１のＣＭＯＳスイッチＭＳＷ１はオンしているため、差動増幅器ＡＭＰ１の出力端子ＰＯとｐＭＯＳトランジスタＴ３のゲートとは電気的に接続されている。このため、差動増幅器ＡＭＰ１の出力信号の活性化に伴って、ｐＭＯＳトランジスタＴ１、Ｔ３の双方がオンする。従って、ｐＭＯＳトランジスタＴ１、Ｔ３の双方を介した出力ノードＮＤとリストア電圧線ＶＢＬＨとの間での電流供給が開始する。これにより、出力電圧ＶＰＲは上昇し始める。そして、出力電圧ＶＰＲが基準電圧ＶＲＬより高くなると、差動増幅器ＡＭＰ１の出力信号が高レベルに非活性化される。これにより、ｐＭＯＳトランジスタＴ１、Ｔ３がオフし、出力ノードＮＤとリストア電圧線ＶＢＬＨとの間での電流供給が停止する。
一方、出力電圧ＶＰＲが基準電圧ＶＲＨより高くなると、差動増幅器ＡＭＰ２の出力信号が高レベルに活性化される。アクティブ信号ＡＣＴの活性化期間ではスイッチ回路ＳＷ２のＣＭＯＳスイッチＭＳＷ１はオンしているため、差動増幅器ＡＭＰ２の出力端子ＰＯとｎＭＯＳトランジスタＴ４のゲートとは電気的に接続されている。このため、差動増幅器ＡＭＰ２の出力信号の活性化に伴って、ｎＭＯＳトランジスタＴ２、Ｔ４の双方がオンする。従って、ｎＭＯＳトランジスタＴ２、Ｔ４の双方を介した出力ノードＮＤと接地線ＶＳＳとの間での電流供給が開始する。これにより、出力電圧ＶＰＲは下降し始める。そして、出力電圧ＶＰＲが基準電圧ＶＲＨより低くなると、差動増幅器ＡＭＰ２の出力信号が低レベルに非活性化される。これにより、ｎＭＯＳトランジスタＴ２、Ｔ４がオフし、出力ノードＮＤと接地線ＶＳＳとの間での電流供給が停止する。
図６は、図１の半導体メモリの動作例を示している。半導体メモリ１０をスタンバイ状態からアクティブ状態に遷移させるために、ロウアドレスストローブ信号ＲＡＳが低レベルから高レベルに活性化される（図６（ａ））。ロウアドレスストローブ信号ＲＡＳの活性化タイミングに合わせて、アクティブ信号ＡＣＴが低レベルから高レベルに活性化される（図６（ｂ））。これにより、プリチャージ電圧用の電圧供給回路２１の駆動能力が大きくなる。また、ロウアドレスストローブ信号ＲＡＳの活性化に伴い、イコライズ制御信号ＥＱＥおよびプリチャージ制御信号ＰＲＥが高レベル（電圧ＶＢＬＨ）から低レベル（電圧ＶＳＳ）に非活性化される（図６（ｃ））。これにより、イコライズ回路ＥＱＣを形成するｎＭＯＳトランジスタおよびプリチャージ回路ＰＲＣを形成する一対のｎＭＯＳトランジスタがオフする。この後、ワード線ＷＬが低レベル（電圧ＶＳＳ）から高レベル（電圧ＶＰＰ）に活性化される（図６（ｄ））。ワード線ＷＬの活性化に伴って、メモリセルＭＣに蓄積されていた電荷によりビット線対ＢＬ、／ＢＬに電位差が生じる（図６（ｅ））。そして、センスアンプ制御信号ＳＡＥが低レベルから高レベルに活性化される（図６（ｆ））。センスアンプ制御信号ＳＡＥの活性化に応答してセンスアンプＳＡがビット線対ＢＬ、／ＢＬの電位差を増幅することで、ビット線ＢＬ、／ＢＬの電圧は、それぞれリストア電圧ＶＢＬＨおよび接地電圧ＶＳＳに設定される（図６（ｇ））。
この後、半導体メモリ１０をアクティブ状態からスタンバイ状態に遷移させるために、ロウアドレスストローブ信号ＲＡＳが高レベルから低レベルに非活性化される（図６（ｈ））。ロウアドレスストローブ信号ＲＡＳの非活性化に伴い、ワード線ＷＬが高レベルから低レベルに非活性化される（図６（ｉ））。そして、センスアンプ制御信号ＳＡＥが高レベルから低レベルに非活性化される（図６（ｊ））。続いて、イコライズ制御信号ＥＱＥおよびプリチャージ制御信号ＰＲＥが低レベルから高レベルに活性化される（図６（ｋ））。これにより、イコライズ回路ＥＱＣを形成するｎＭＯＳトランジスタおよびプリチャージ回路ＰＲＣを形成する一対のｎＭＯＳトランジスタがオンする。従って、ビット線ＢＬ、／ＢＬの電圧の双方がプリチャージ電圧ＶＰＲに設定される（図６（ｌ））。ビット線ＢＬ、／ＢＬの電圧の双方が電圧ＶＰＲに設定されるタイミングに合わせて、アクティブ信号ＡＣＴが高レベルから低レベルに非活性化される（図６（ｍ））。これにより、プリチャージ電圧用の電圧供給回路２１の駆動能力が小さくなる。
前述のように、プリチャージ電圧用の電圧供給回路２１は、アクティブ信号ＡＣＴの活性化期間に駆動能力が大きくなり、アクティブ信号ＡＣＴの非活性化期間に駆動能力が小さくなる。このため、例えば、プリチャージ電圧ＶＰＲがリストア電圧ＶＢＬＨの１／２より小さく設定され、リストア動作後のプリチャージ動作において電圧供給回路２１により供給されるべき電流が一時的に大きくなる場合にも、電圧供給回路２１に必要とされる駆動能力が得られる。
図７は、電圧供給回路の出力特性を示している。図中、縦軸は出力電流IVPRを示し、横軸は出力電圧ＶＰＲを示している。プッシュ・プル型の電圧供給回路では、ソース・フォロワ型の電圧供給回路に比べて、不感帯（基準電圧ＶＲＬ、ＶＲＨ間の電圧流域）近傍の電圧領域において、出力電流の変動が急峻である。従って、プッシュ・プル型の電圧供給回路では、ソース・フォロワ型の電圧供給回路に比べて、出力電流に依存した出力電圧ＶＰＲの変動が少ない。また、プッシュ・プル型の電圧供給回路では、ソース・フォロワ型の電圧供給回路のように出力電圧が出力トランジスタの閾値電圧に影響されることはない。従って、プッシュ・プル型の電圧供給回路は、ソース・フォロワ型の電圧供給回路に比べて、出力電圧ＶＰＲを精度よく設定できる。図３に示したプリチャージ電圧用の電圧供給回路２１は、プッシュ・プル型であるため、これらの利点を有している。
図８は、本発明の比較例を示している。図９は、図８の差動増幅器を示している。比較例を説明するにあたって、図１〜図５で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。比較例の半導体メモリは、例えば、電圧供給回路２１に代えて図８の電圧供給回路２１Ａを有していることを除いて、図１の半導体メモリ１０と同一である。
図８において、プリチャージ電圧用の電圧供給回路２１Ａは、プッシュ・プル型の電圧供給回路であり、差動増幅器ＡＭＰ１Ａ、ＡＭＰ２Ａ、ｐＭＯＳトランジスタＴ１およびｎＭＯＳトランジスタＴ２を有している。差動増幅器ＡＭＰ１Ａ、ＡＭＰ２Ａは、図９に示すように、ｐＭＯＳトランジスタＴ１１、Ｔ１２およびｎＭＯＳトランジスタＴ１３〜Ｔ１５を有している。すなわち、差動増幅器ＡＭＰ１Ａ、ＡＭＰ２Ａは、ｎＭＯＳトランジスタＴ１６、Ｔ１７を有していないことを除いて、図４の差動増幅器ＡＭＰ１、ＡＭＰ２と同一である。
図８において、差動増幅器ＡＭＰ１Ａは、出力電圧ＶＰＲを非反転入力端子ＰＩ＋で受けるとともに、基準電圧ＶＲＬを反転入力端子ＰＩ−で受けている。従って、差動増幅器ＡＭＰ１Ａの出力信号は、出力電圧ＶＰＲが基準電圧ＶＲＬより低いときに、低レベルに活性化される。また、差動増幅器ＡＭＰ２Ａは、出力電圧ＶＰＲを非反転入力端子ＰＩ＋で受けるとともに、基準電圧ＶＲＨを反転入力端子ＰＩ−で受けている。従って、差動増幅器ＡＭＰ２Ａの出力信号は、出力電圧ＶＰＲが基準電圧ＶＲＨより高いときに、高レベルに活性化される。
ｐＭＯＳトランジスタＴ１のドレインは、プリチャージ電圧線ＶＰＲに接続される出力ノードＮＤに接続されている。ｐＭＯＳトランジスタＴ１のソースは、リストア電圧線ＶＢＬＨに接続されている。ｐＭＯＳトランジスタＴ１のゲートは、差動増幅器ＡＭＰ１Ａの出力端子ＰＯに接続されている。ｎＭＯＳトランジスタＴ２のドレインは、出力ノードＮＤに接続されている。ｎＭＯＳトランジスタＴ２のソースは、接地線ＶＳＳに接続されている。ｎＭＯＳトランジスタＴ２のゲートは、差動増幅器ＡＭＰ２Ａの出力端子ＰＯに接続されている。
このような構成のプリチャージ電圧用の電圧供給回路２１Ａでは、駆動能力を大きくするためには、ｐＭＯＳトランジスタＴ１およびｎＭＯＳトランジスタＴ２のチャネル幅を大きくすればよい。しかしながら、差動増幅器ＡＭＰ１Ａ、ＡＭＰ２Ａの出力端子ＰＯの負荷容量が大きくなる。このため、出力電圧ＶＰＲの変動に対する応答速度が低下してしまう。また、プッシュ・プル型の電圧供給回路２１Ａでは、２段の増幅回路による帰還ループが形成されるため、ｐＭＯＳトランジスタＴ１およびｎＭＯＳトランジスタＴ２のチャネル幅を大きくすると、位相余裕が小さくなり、発振に対する安定性が低下してしまう。出力電圧ＶＰＲの変動に対する応答速度の低下および発振に対する安定性の低下は、差動増幅器ＡＭＰ１Ａ、ＡＭＰ２Ａのバイアス電流を大きくすることで回避できる。しかしながら、差動増幅器ＡＭＰ１Ａ、ＡＭＰ２Ａのバイアス電流を半導体メモリの動作状態に拘わらず常に大きくすると、半導体メモリのスタンバイ状態での消費電力が増大してしまう。
一方、図３に示したプリチャージ電圧用の電圧供給回路２１では、アクティブ信号ＡＣＴの活性化期間に、ｐＭＯＳトランジスタＴ１およびｎＭＯＳトランジスタＴ２に加えて、チャネル幅が大きいｐＭＯＳトランジスタＴ３およびｎＭＯＳトランジスタＴ４も有効になる。しかしながら、アクティブ信号ＡＣＴの活性化期間では、差動増幅器ＡＭＰ１、ＡＭＰ２において、ｎＭＯＳトランジスタＴ１５に加えてｎＭＯＳトランジスタＴ１７も電流源として有効になることでバイアス電流が大きくなり、さらにｎＭＯＳトランジスタＴ１７へのバイアス電圧ＶＢ２がｎＭＯＳトランジスタＴ１５へのバイアス電圧ＶＢ１より高く設定されているため、出力電圧ＶＰＲの変動に対する応答速度および発振に対する安定性を確保できる。
また、アクティブ信号ＡＣＴの非活性化期間では、スイッチ回路ＳＷ１のＣＭＯＳスイッチＭＳＷ１がオフするため、差動増幅器ＡＭＰ１の出力端子ＰＯは、ｐＭＯＳトランジスタＴ３のゲートから電気的に切り離される。同様に、アクティブ信号ＡＣＴの非活性化期間では、スイッチ回路ＳＷ２のＣＭＯＳスイッチＭＳＷ１がオフするため、差動増幅器ＡＭＰ２の出力端子ＰＯは、ｎＭＯＳトランジスタＴ４のゲートから電気的に切り離される。従って、ｐＭＯＳトランジスタＴ３およびｎＭＯＳトランジスタＴ４に起因するアクティブ信号ＡＣＴの非活性化期間での出力電圧ＶＰＲの変動に対する応答速度の低下を防止できる。
さらに、アクティブ信号ＡＣＴの非活性化期間では差動増幅器ＡＭＰ１、ＡＭＰ２のバイアス電流が小さくなるため、半導体メモリ１０のスタンバイ状態での消費電力の増大を回避できる。また、ｐＭＯＳトランジスタＴ５およびｎＭＯＳトランジスタＴ６を設けることで、アクティブ信号ＡＣＴの非活性化期間でのリーク電流を低減でき、半導体メモリ１０のスタンバイ状態での消費電力の低減に寄与できる。
図１０は、本発明の第２実施形態を示している。第２実施形態を説明するにあたって、第１実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。第２実施形態の半導体メモリは、例えば、スイッチ回路ＳＷ１、ＳＷ２に代えて図１０のスイッチ回路ＳＷ１Ａ、ＳＷ２Ａを有していることを除いて、図１の半導体メモリ１０と同一である。スイッチ回路ＳＷ１Ａ、ＳＷ２Ａは、ＣＭＯＳスイッチＭＳＷ１、ＭＳＷ２（第１および第２スイッチ）およびインバータＩ１を有している。すなわち、スイッチＳＷ１Ａ、ＳＷ２Ａは、ＣＭＯＳスイッチＭＳＷ２を有していることを除いて、図５のスイッチ回路ＳＷ１、ＳＷ２と同一である。
ＣＭＯＳスイッチＭＳＷ２は、入力端子ＰＩと出力端子ＰＯとの間で、ＣＭＯＳスイッチＭＳＷ１と並列に接続されている。ＣＭＯＳスイッチＭＳＷ２を形成するｐＭＯＳトランジスタのゲートは、制御端子ＰＣに接続されている。ＣＭＯＳスイッチＭＳＷ２を形成するｎＭＯＳトランジスタのゲートは、インバータＩ１の出力に接続されている。なお、ＣＭＯＳスイッチＭＳＷ２のインピーダンスは、ＣＭＯＳスイッチＭＳＷ１のインピーダンスに比べて十分に高い。
このような回路構成では、制御端子ＰＣへの入力信号が高レベルに設定されているとき、ＣＭＯＳスイッチＭＳＷ１がオンするため、入力端子ＰＩと出力端子ＰＯとは電気的に接続される。一方、制御端子ＰＣへの入力信号が低レベルに設定されているとき、ＣＭＯＳスイッチＭＳＷ２がオンするため、入力端子ＰＩと出力端子ＰＯとは非常に弱い程度で電気的に接続される。
従って、第２実施形態におけるプリチャージ電圧用の電圧供給回路では、アクティブ信号ＡＣＴの非活性化期間に、差動増幅器ＡＭＰ１の出力端子ＰＯとｐＭＯＳトランジスタＴ３のゲートとは、非常に弱い程度（ｐＭＯＳトランジスタＴ３のゲート容量を差動増幅器ＡＭＰ１の出力端子ＰＯの負荷容量として無視できる程度）で、電気的に接続される。このため、アクティブ信号ＡＣＴの非活性化期間が長くなった場合に、ｐＭＯＳトランジスタＴ３のゲートの電圧が差動増幅器ＡＭＰ１の出力端子ＰＯの電圧から離れることが回避される。同様に、アクティブ信号ＡＣＴの非活性化期間に、差動増幅器ＡＭＰ２の出力端子ＰＯとｎＭＯＳトランジスタＴ４のゲートとは、非常に弱い程度（ｎＭＯＳトランジスタＴ４のゲート容量を差動増幅器ＡＭＰ２の出力端子ＰＯの負荷容量として無視できる程度）で、電気的に接続される。このため、アクティブ信号ＡＣＴの非活性化期間が長くなった場合に、ｎＭＯＳトランジスタＴ４のゲートの電圧が差動増幅器ＡＭＰ２の出力端子ＰＯの電圧から離れることが回避される。
以上のような第２実施形態でも、第１実施形態と同様の効果が得られる。また、アクティブ信号ＡＣＴの非活性化期間が長くなった場合に、ｐＭＯＳトランジスタＴ３のゲートの電圧が差動増幅器ＡＭＰ１の出力端子ＰＯの電圧から離れること、およびｎＭＯＳトランジスタＴ４のゲートの電圧が差動増幅器ＡＭＰ２の出力端子ＰＯの電圧から離れることを回避できる。このため、第１実施形態に比べて、アクティブ信号ＡＣＴの活性化直後における出力電圧ＶＰＲの変動に対する応答速度を向上できる。
図１１は、本発明の第３実施形態を示している。図１２は、図１１の第２電圧供給部側の差動増幅器を示している。第３実施形態を説明するにあたって、第１実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。第３実施形態の半導体メモリは、例えば、電圧供給回路２１に代えて図１１の電圧供給回路２１Ｂを有していることを除いて、図１の半導体メモリ１０と同一である。
プリチャージ電圧用の電圧供給回路２１Ｂは、アクティブ信号ＡＣＴに拘わらず常時動作する第１電圧供給部２１Ｂ−１と、アクティブ信号ＡＣＴの活性化期間にのみ動作する第２電圧供給部２１Ｂ−２とを有している。第１電圧供給部２１Ｂ−１は、差動増幅器ＡＭＰ１Ａ、ＡＭＰ２Ａ（第１および第２差動増幅器）と、ｐＭＯＳトランジスタＴ１およびｎＭＯＳトランジスタＴ２（第１駆動回路）とを有している。すなわち、第１電圧供給部２１Ｂ−１は、図８の電圧供給回路２１Ａと同一である。
第２電圧供給部２１Ｂ−２は、差動増幅器ＡＭＰ１Ｂ、ＡＭＰ２Ｂ（第３および第４差動増幅器）と、スイッチ回路ＳＷ１、ＳＷ２と、ｐＭＯＳトランジスタＴ３、Ｔ５およびｎＭＯＳトランジスタＴ４、Ｔ６（第２駆動回路）とを有している。すなわち、第２電圧供給部２１Ｂ−２は、ｐＭＯＳトランジスタＴ１およびｎＭＯＳトランジスタＴ２を有していないこと、および差動増幅器ＡＭＰ１、ＡＭＰ２に代えて差動増幅器ＡＭＰ１Ｂ、ＡＭＰ２Ｂを有していることを除いて、図３の電圧供給回路２１と同一である。
差動増幅器ＡＭＰ１Ｂ、ＡＭＰ２Ｂは、図１２に示すように、ｐＭＯＳトランジスタＴ１１、Ｔ１２およびｎＭＯＳトランジスタＴ１３、Ｔ１４、Ｔ１６、Ｔ１７有している。すなわち、差動増幅器ＡＭＰ１Ｂ、ＡＭＰ２Ｂは、ｎＭＯＳトランジスタＴ１５を有していないことを除いて、図４の差動増幅器ＡＭＰ１、ＡＭＰ２と同一である。第１電圧供給部２１Ｂ−１におけるｐＭＯＳトランジスタＴ１およびｎＭＯＳトランジスタＴ２の接続ノードと、第２電圧供給部２１Ｂ−２におけるｐＭＯＳトランジスタＴ３およびｎＭＯＳトランジスタＴ４の接続ノードとは、プリチャージ電圧線ＶＰＲに接続される出力ノードＮＤに接続されている。以下、このような構成の電圧供給回路２１Ｂの動作について、アクティブ信号ＡＣＴの非活性化期間と活性化期間とに分けて説明する。
（アクティブ信号ＡＣＴの非活性化期間）
アクティブ信号ＡＣＴの非活性化期間では、第２電圧供給部２１Ｂ−２は動作しない。このため、出力電圧ＶＰＲが基準電圧ＶＲＬより低くなると、差動増幅器ＡＭＰ１Ａの出力信号のみが低レベルに活性化され、ｐＭＯＳトランジスタＴ１のみがオンする。従って、ｐＭＯＳトランジスタＴ１のみを介した出力ノードＮＤとリストア電圧線ＶＢＬＨとの間での電流供給が開始する。これにより、出力電圧ＶＰＲは上昇し始める。そして、出力電圧ＶＰＲが基準電圧ＶＲＬより高くなると、差動増幅器ＡＭＰ１Ａの出力信号が高レベルに非活性化される。これにより、ｐＭＯＳトランジスタＴ１がオフし、出力ノードＮＤとリストア電圧線ＶＢＬＨとの間での電流供給が停止する。
一方、出力電圧ＶＰＲが基準電圧ＶＲＨより高くなると、差動増幅器ＡＭＰ２Ａの出力信号のみが高レベルに活性化され、ｎＭＯＳトランジスタＴ２のみがオンする。従って、ｎＭＯＳトランジスタＴ２のみを介した出力ノードＮＤと接地線ＶＳＳとの間での電流供給が開始する。これにより、出力電圧ＶＰＲは下降し始める。そして、出力電圧ＶＰＲが基準電圧ＶＲＨより低くなると、差動増幅器ＡＭＰ２Ａの出力信号が低レベルに非活性化される。これにより、ｎＭＯＳトランジスタＴ２がオフし、出力ノードＮＤと接地線ＶＳＳとの間での電流供給が停止する。
（アクティブ信号ＡＣＴの活性化期間）
アクティブ信号ＡＣＴの活性化期間では、第２電圧供給部２１Ｂ−２は動作する。このため、出力電圧ＶＰＲが基準電圧ＶＲＬより低くなると、差動増幅器ＡＭＰ１Ａの出力信号および差動増幅器ＡＭＰ１Ｂの出力信号の双方が低レベルに活性化され、ｐＭＯＳトランジスタＴ１、Ｔ３の双方がオンする。従って、ｐＭＯＳトランジスタＴ１、Ｔ３の双方を介した出力ノードＮＤとリストア電圧線ＶＢＬＨとの間での電流供給が開始する。これにより、出力電圧ＶＰＲは上昇し始める。そして、出力電圧ＶＰＲが基準電圧ＶＲＬより高くなると、差動増幅器ＡＭＰ１Ａの出力信号および差動増幅器ＡＭＰ１Ｂの出力信号が高レベルに非活性化される。これにより、ｐＭＯＳトランジスタＴ１、Ｔ３がオフし、出力ノードＮＤとリストア電圧線ＶＢＬＨとの間での電流供給が停止する。
一方、出力電圧ＶＰＲが基準電圧ＶＲＨより高くなると、差動増幅器ＡＭＰ２Ａの出力信号および差動増幅器ＡＭＰ２Ｂの出力信号の双方が高レベルに活性化され、ｎＭＯＳトランジスタＴ２、Ｔ４の双方がオンする。従って、ｎＭＯＳトランジスタＴ２、Ｔ４の双方を介した出力ノードＮＤと接地線ＶＳＳとの間での電流供給が開始する。これにより、出力電圧ＶＰＲは下降し始める。そして、出力電圧ＶＰＲが基準電圧ＶＲＨより低くなると、差動増幅器ＡＭＰ２Ａの出力信号および差動増幅器ＡＭＰ２Ｂの出力信号が低レベルに非活性化される。これにより、ｎＭＯＳトランジスタＴ２、Ｔ４がオフし、出力ノードＮＤと接地線ＶＳＳとの間での電流供給が停止する。
このように、アクティブ信号ＡＣＴの活性化期間では、駆動能力が小さい第１電圧供給部２１Ｂ−１と駆動能力が大きい第２電圧供給部２１Ｂ−２との双方が動作することで、電圧供給回路２１Ｂ全体の駆動能力が大きくなる。一方、アクティブ信号ＡＣＴの非活性化期間では、駆動能力が小さい第１電圧供給部２１Ｂ−１のみが動作することで、電圧供給回路２１Ｂ全体の駆動能力が小さくなる。このため、例えば、プリチャージ電圧ＶＰＲがリストア電圧ＶＢＬＨの１／２より小さく設定され、リストア動作後のプリチャージ動作において電圧供給回路２１Ｂにより供給されるべき電流が一時的に大きくなる場合にも、電圧供給回路２１Ｂに必要とされる駆動能力が得られる。
また、バイアス電圧ＶＢ２はバイアス電圧ＶＢ１より高く設定されているため、第２電圧供給部２１Ｂ−２における差動増幅器ＡＭＰ１Ｂ、ＡＭＰ２Ｂのバイアス電流は、第１電圧供給部２１Ｂ−１における差動増幅器ＡＭＰ１Ａ、ＡＭＰ２Ａのバイアス電流より大きくなる。このため、チャネル幅が大きいｐＭＯＳトランジスタＴ３、Ｔ５およびｎＭＯＳトランジスタＴ４、Ｔ６を有する第２電圧供給部２１Ｂ−２においても、出力電圧ＶＰＲの変動に対する応答速度および発振に対する安定性が確保される。以上のような第３実施形態でも、第１実施形態と同様の効果が得られる。
図１３は、本発明の４実施形態を示している。第４実施形態を説明するにあたって、第１および第３実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。第４実施形態の半導体メモリは、例えば、電圧供給回路２１に代えて図１３の電圧供給回路２１Ｃを有することを除いて、図１の半導体メモリ１０と同一である。プリチャージ電圧用の電圧供給回路２１Ｃは、アクティブ信号ＡＣＴに拘わらず常時動作する第１電圧供給部２１Ｃ−１と、アクティブ信号ＡＣＴの活性化期間にのみ動作する第２電圧供給部２１Ｃ−２とを有している。
第１電圧供給部２１Ｃ−１は、図１１の第１電圧供給部２１Ｂ−１（すなわち、図８の電圧供給回路２１Ａ）と同一である。第２電圧供給部２１Ｃ−２は、スイッチ回路ＳＷ１、ＳＷ２を有していないことを除いて、図１１の第２電圧供給部２１Ｂ−２と同一である。第１電圧供給部２１Ｃ−１におけるｐＭＯＳトランジスタＴ１およびｎＭＯＳトランジスタＴ２の接続ノードと、第２電圧供給部２１Ｃ−２におけるｐＭＯＳトランジスタＴ３およびｎＭＯＳトランジスタＴ４の接続ノードとは、プリチャージ電圧線ＶＰＲに接続される出力ノードＮＤに接続されている。以上のような第４実施形態でも、第１実施形態と同様の効果が得られる。
なお、第１〜第４実施形態では、ＤＲＡＭに本発明を適用した例について述べたが、本発明はかかる実施形態に限定されるものではない。例えば、ＤＲＡＭのメモリセルを有するとともに、ＳＲＡＭ（Static Random Access Memory）のインタフェースを有する擬似ＳＲＡＭに本発明を適用してもよい。第１〜第４実施形態では、プリチャージ電圧用の電圧供給回路に本発明を適用した例について述べたが、本発明はかかる実施形態に限定されるものではない。例えば、プレート電圧用の電圧供給回路に本発明を適用してもよい。
また、第１実施形態では、プリチャージ電圧用の電圧供給回路が２個のスイッチ回路を備えて構成された例について述べたが、本発明はかかる実施形態に限定されるものではない。例えば、プリチャージ電圧用の電圧供給回路は２個のスイッチ回路を省略して構成されてもよい。このような場合でも、半導体メモリのスタンバイ状態での消費電力を増大させることなく、出力電圧の変動に対する応答速度および発振に対する安定性を確保したうえで、半導体メモリの動作状態に応じてプリチャージ電圧用の電圧供給回路の駆動能力を制御できる。第２実施形態では、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタで形成されるＣＭＯＳスイッチで第２スイッチを構成した例について述べたが、本発明はかかる実施形態に限定されるものではない。例えば、ｐＭＯＳトランジスタあるいはｎＭＯＳトランジスタで第２スイッチを構成してもよい。
以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
本発明の第１実施形態を示すブロック図である。 図１のメモリコアを示すブロック図である。 図１のプリチャージ電圧用の電圧供給回路を示す回路図である。 図３の差動増幅器を示す回路図である。 図３のスイッチ回路を示す回路図である。 図１の半導体メモリの動作例を示すタイミング図である。 電圧供給回路の出力特性を示す説明図である。 本発明の比較例を示す回路図である。 図８の差動増幅器を示す回路図である。 本発明の第２実施形態を示す回路図である。 本発明の第３実施形態を示す回路図である。 図１１の第２電圧供給部側の差動増幅器を示す回路図である。 本発明の第４実施形態を示す回路図である。
符号の説明
１０‥半導体メモリ；２０‥内部電源回路；２１、２１Ａ、２１Ｂ、２１Ｃ‥電圧供給回路；２１Ｂ−１、２１Ｃ−１‥第１電圧供給部；２１Ｂ−２、２１Ｃ−２‥第２電圧供給部；２２〜２４‥電圧供給回路；３０‥制御回路；４０‥メモリコア；ＡＣＴ‥アクティブ信号；ＡＭＰ１、ＡＭＰ１Ａ、ＡＭＰ１Ｂ、ＡＭＰ２、ＡＭＰ２Ａ、ＡＭＰ２Ｂ‥差動増幅器；ＢＬ、／ＢＬ‥ビット線；ＣＤＥＣ‥コラムデコーダ；ＥＱＣ‥イコライズ回路Ｉ１、ＩＮＶ‥インバータ；ＭＣ‥メモリセル；ＭＣＡ‥メモリセルアレイ；ＭＳＷ１、ＭＳＷ２‥ＣＭＯＳスイッチ；ＰＲＣ‥プリチャージ回路；ＲＡ‥リードアンプ；ＳＡ‥センスアンプ；ＳＷ１、ＳＷ１Ａ、ＳＷ２、ＳＷ２Ａ‥スイッチ回路；Ｔ１、Ｔ３、Ｔ５、Ｔ１１、Ｔ１２‥ｐＭＯＳトランジスタ；Ｔ２、Ｔ４、Ｔ６、Ｔ１３〜Ｔ１７‥ｎＭＯＳトランジスタ；ＶＢ１、ＶＢ２‥バイアス電圧；ＶＢＬＨ‥リストア電圧線；ＶＰＬ‥プレート電圧線；ＶＰＰ‥ワード線活性化電圧線；ＶＰＲ‥プリチャージ電圧線；ＶＲＬ、ＶＲＨ‥基準電圧；ＶＳＳ‥接地線；ＷＡ‥ライトアンプ；ＷＤＥＣ‥ワードデコーダ；ＷＬ‥ワード線

Claims (3)

  1. 出力ノードに対して並列に設けられる第１および第２電圧供給部を備え、
    前記第１電圧供給部は、
    前記出力ノードの電圧および第１電圧を入力電圧として受け、前記出力ノードの電圧が前記第１電圧より低いときに出力信号を活性化させる第１差動増幅器と、
    前記出力ノードの電圧および前記第１電圧より高い第２電圧を入力電圧として受け、前記出力ノードの電圧が前記第２電圧より高いときに出力信号を活性化させる第２差動増幅器と、
    前記第１差動増幅器の出力信号の活性化に応答して前記出力ノードを高電源線に接続し、前記第２差動増幅器の出力信号の活性化に応答して前記出力ノードを低電源線に接続する第１駆動回路とを備え、
    前記第２電圧供給部は、
    前記出力ノードの電圧および前記第１電圧を入力電圧として受け、駆動能力制御信号の活性化期間にのみ、前記出力ノードの電圧が前記第１電圧より低いときに出力信号を活性化させる第３差動増幅器と、
    前記出力ノードの電圧および前記第２電圧を入力電圧として受け、前記駆動能力制御信号の活性化期間にのみ、前記出力ノードの電圧が前記第２電圧より高いときに出力信号を活性化させる第４差動増幅器と、
    前記駆動能力制御信号の活性化期間にのみ、前記第３差動増幅器の出力信号の活性化に応答して前記出力ノードを前記高電源線に接続し、前記第４差動増幅器の出力信号の活性化に応答して前記出力ノードを前記低電源線に接続する第２駆動回路とを備えていることを特徴とする電圧供給回路。
  2. 請求項１記載の電圧供給回路において、
    前記第１駆動回路は、
    前記高電源線と前記出力ノードとの間に設けられ、前記第１差動増幅器の出力信号を制御端子で受ける第１トランジスタと、
    前記低電源線と前記出力ノードとの間に設けられ、前記第２差動増幅器の出力信号を制御端子で受ける第２トランジスタとを備え、
    前記第２駆動回路は、
    前記高電源線と前記出力ノードとの間に設けられ、前記第３差動増幅器の出力信号を制御端子で受ける第３トランジスタと、
    前記低電源線と前記出力ノードとの間に設けられ、前記第４差動増幅器の出力信号を制御端子で受ける第４トランジスタと、
    前記高電源線と前記第３トランジスタとの間に設けられ、前記駆動能力制御信号を制御端子で受ける第５トランジスタと、
    前記低電源線と前記第４トランジスタとの間に設けられ、前記駆動能力制御信号を制御端子で受ける第６トランジスタとを備えていることを特徴とする電圧供給回路。
  3. 複数のメモリセルと、
    前記メモリセルにそれぞれ接続される複数のビット線対と、
    前記ビット線対にそれぞれ対応して設けられる複数のイコライズ回路と、
    前記ビット線対をプリチャージ電圧線に接続するために、前記ビット線対にそれぞれ対応して設けられる複数のプリチャージ回路と、
    前記プリチャージ電圧線に出力ノードが接続される電圧供給回路と、
    前記電圧供給回路の前記プリチャージ電圧線に対する供給電流の増加が必要であるときに、前記電圧供給回路への駆動能力制御信号を活性化させる制御回路とを備え、
    前記電圧供給回路は、前記出力ノードに対して並列に設けられる第１および第２電圧供給部を備え、
    前記第１電圧供給部は、
    前記出力ノードの電圧および第１電圧を入力電圧として受け、前記出力ノードの電圧が前記第１電圧より低いときに出力信号を活性化させる第１差動増幅器と、
    前記出力ノードの電圧および前記第１電圧より高い第２電圧を入力電圧として受け、前記出力ノードの電圧が前記第２電圧より高いときに出力信号を活性化させる第２差動増幅器と、
    前記第１差動増幅器の出力信号の活性化に応答して前記出力ノードを高電源線に接続し、前記第２差動増幅器の出力信号の活性化に応答して前記出力ノードを低電源線に接続する第１駆動回路とを備え、
    前記第２電圧供給部は、
    前記出力ノードの電圧および前記第１電圧を入力電圧として受け、前記駆動能力制御信号の活性化期間にのみ、前記出力ノードの電圧が前記第１電圧より低いときに出力信号を活性化させる第３差動増幅器と、
    前記出力ノードの電圧および前記第２電圧を入力電圧として受け、前記駆動能力制御信号の活性化期間にのみ、前記出力ノードの電圧が前記第２電圧より高いときに出力信号を活性化させる第４差動増幅器と、
    前記駆動能力制御信号の活性化期間にのみ、前記第３差動増幅器の出力信号の活性化に応答して前記出力ノードを前記高電源線に接続し、前記第４差動増幅器の出力信号の活性化に応答して前記出力ノードを前記低電源線に接続する第２駆動回路とを備えていることを特徴とする半導体メモリ。
JP2008233285A 2008-09-11 2008-09-11 電圧供給回路および半導体メモリ Expired - Fee Related JP4739382B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008233285A JP4739382B2 (ja) 2008-09-11 2008-09-11 電圧供給回路および半導体メモリ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008233285A JP4739382B2 (ja) 2008-09-11 2008-09-11 電圧供給回路および半導体メモリ

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2005186408A Division JP4255082B2 (ja) 2005-06-27 2005-06-27 電圧供給回路および半導体メモリ

Publications (2)

Publication Number Publication Date
JP2009032278A true JP2009032278A (ja) 2009-02-12
JP4739382B2 JP4739382B2 (ja) 2011-08-03

Family

ID=40402656

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008233285A Expired - Fee Related JP4739382B2 (ja) 2008-09-11 2008-09-11 電圧供給回路および半導体メモリ

Country Status (1)

Country Link
JP (1) JP4739382B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017194817A (ja) * 2016-04-20 2017-10-26 エスアイアイ・セミコンダクタ株式会社 バンドギャップリファレンス回路及びこれを備えたｄｃｄｃコンバータ
WO2020128673A1 (ja) * 2018-12-21 2020-06-25 株式会社半導体エネルギー研究所 半導体装置、並びに電子機器及び人工衛星

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0270264A (ja) * 1988-08-31 1990-03-09 Nec Corp 電源電圧変換回路
JP2000030450A (ja) * 1998-05-07 2000-01-28 Fujitsu Ltd 半導体集積回路
JP2001101862A (ja) * 1999-09-27 2001-04-13 Hitachi Ltd 半導体装置
JP2001325792A (ja) * 2000-03-08 2001-11-22 Sony Corp 電圧供給回路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0270264A (ja) * 1988-08-31 1990-03-09 Nec Corp 電源電圧変換回路
JP2000030450A (ja) * 1998-05-07 2000-01-28 Fujitsu Ltd 半導体集積回路
JP2001101862A (ja) * 1999-09-27 2001-04-13 Hitachi Ltd 半導体装置
JP2001325792A (ja) * 2000-03-08 2001-11-22 Sony Corp 電圧供給回路

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017194817A (ja) * 2016-04-20 2017-10-26 エスアイアイ・セミコンダクタ株式会社 バンドギャップリファレンス回路及びこれを備えたｄｃｄｃコンバータ
WO2020128673A1 (ja) * 2018-12-21 2020-06-25 株式会社半導体エネルギー研究所 半導体装置、並びに電子機器及び人工衛星
JPWO2020128673A1 (ja) * 2018-12-21 2021-12-16 株式会社半導体エネルギー研究所 半導体装置、並びに電子機器及び人工衛星
US20220052663A1 (en) * 2018-12-21 2022-02-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and artificial satellite
JP7303828B2 (ja) 2018-12-21 2023-07-05 株式会社半導体エネルギー研究所 半導体装置、並びに電子機器及び人工衛星
US11899478B2 (en) 2018-12-21 2024-02-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and artificial satellite

Also Published As

Publication number Publication date
JP4739382B2 (ja) 2011-08-03

Similar Documents

Publication Publication Date Title
JP4255082B2 (ja) 電圧供給回路および半導体メモリ
JP5595236B2 (ja) 半導体装置
US9972371B2 (en) Memory device including memory cell for generating reference voltage
JP2007213637A (ja) 内部電源生成回路及びこれらを備えた半導体装置
US20120176848A1 (en) Semiconductor memory device and method for generating bit line equalizing signal
JP2010287272A (ja) 半導体装置
US9947385B1 (en) Data sense amplification circuit and semiconductor memory device including the same
US20100191987A1 (en) Semiconductor device using plural external voltage and data processing system including the same
JP4739382B2 (ja) 電圧供給回路および半導体メモリ
JP2013196732A (ja) 半導体装置
US20130121099A1 (en) Amplifier circuit and semiconductor memory device
US8400850B2 (en) Semiconductor storage device and its cell activation method
JP5306125B2 (ja) 半導体記憶装置
JP2010020873A (ja) ダイナミック型半導体記憶装置、及びダイナミック型半導体記憶装置の動作方法
TWI662790B (zh) 能夠改善放大性能的緩衝電路
US20080062800A1 (en) Semiconductor memory device
US20070230258A1 (en) Semiconductor memory device for controlling bit line sense amplifying operation using row and column addresses
US7940589B2 (en) Bit line sense amplifier of semiconductor memory device and control method thereof
JP2005085289A (ja) 半導体記憶装置
US20090219768A1 (en) Semiconductor memory device having shared bit line sense amplifier scheme and driving method thereof
JP2006031881A (ja) 半導体記憶装置
WO2014129576A1 (ja) 半導体記憶装置
JP2005222620A (ja) 半導体記憶装置
JP2011081890A (ja) 半導体記憶装置
JP2012221524A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110426

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110427

R150 Certificate of patent or registration of utility model

Ref document number: 4739382

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140513

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees