ところで、センスアンプのデータ読み出しマージンを向上させるために、プリチャージ電圧VPRがリストア電圧VBLHの1/2より低く設定される場合がある。このような場合、リストア動作後のプリチャージ動作において、プリチャージ電圧用の電圧供給回路により供給されるべき電流が一時的に大きくなる。このときの電流IVPRは、ビット線対の一方の負荷容量CBL、活性化されるセンスアンプの数NSAおよびセンスアンプの活性化周期TCYCを用いて、式(1)で表される。
IVPR ={(VBLH/2−VPR)・2・CBL・NSA}/TCYC ・・・(1)
また、リストア電圧用の電圧供給回路がnMOSトランジスタのソース・フォロワ回路を用いて構成される場合、リストア動作期間が長くなるにつれて、リストア動作終了時におけるビット線対の一方の電圧は高くなる。このような場合にも、リストア動作後のプリチャージ動作において、プリチャージ電圧用の電圧供給回路により供給されるべき電流が一時的に大きくなる。このときの電流IVPRは、リストア動作終了時におけるビット線対の一方の電圧VBLXを用いて、式(2)で表される。
IVPR ={(VBLX/2−VPR)・2・CBL・NSA}/TCYC ・・・(2)
以上のような、プリチャージ電圧用の電圧供給回路により供給されるべき電流が半導体メモリの動作状態に応じて一時的に大きくなる場合には、プリチャージ電圧用の電圧供給回路に対して大きな駆動能力が要求される。プッシュ・プル型の電圧供給回路の駆動能力を大きくするためには、出力トランジスタのチャネル幅を大きくすればよい。しかしながら、出力トランジスタのチャネル幅を大きくすると、出力トランジスタの制御信号を出力する差動増幅器の出力端子の負荷容量が大きくなる。このため、出力電圧の変動に対する応答速度が低下してしまう。
また、プッシュ・プル型の電圧供給回路では、2段の増幅回路による帰還ループが形成されるため、出力トランジスタのチャネル幅を大きくすると、発振に対する安定性が低下してしまう、すなわち発振が起こり易くなってしまう。出力電圧の変動に対する応答速度の低下および発振に対する安定性の低下は、差動増幅器のバイアス電流を大きくすることで回避できる。しかしながら、差動増幅器のバイアス電流を半導体メモリの動作状態に拘わらず常に大きくすると、半導体メモリのスタンバイ状態での消費電力が増大してしまう。
本発明の目的は、半導体メモリのスタンバイ状態での消費電力を増大させることなく、出力電圧の変動に対する応答速度および発振に対する安定性を確保したうえで、半導体メモリの動作状態に応じてプリチャージ電圧用の電圧供給回路の駆動能力を制御することにある。
本発明に関連する技術では、半導体メモリは、複数のメモリセル、複数のビット線対、複数のイコライズ回路、複数のプリチャージ回路、電圧供給回路および制御回路を備えて構成される。複数のビット線対は、複数のメモリセルにそれぞれ接続される。複数のイコライズ回路は、複数のビット線対にそれぞれ対応して設けられる。複数のプリチャージ回路は、複数のビット線対をプリチャージ電圧線に接続するために、複数のビット線対にそれぞれ対応して設けられる。電圧供給回路の出力ノードは、プリチャージ電圧線に接続される。制御回路は、電圧供給回路のプリチャージ電圧線に対する供給電流の増加が必要であるときに、電圧供給回路への駆動能力制御信号を活性化させる。
例えば、制御回路は、ロウアドレスストローブ信号の活性化タイミングに合わせて、駆動能力制御信号を活性化させる。ここで、ロウアドレスストローブ信号は、半導体メモリをスタンバイ状態からアクティブ状態に遷移させるときに活性化され、半導体メモリをアクティブ状態からスタンバイ状態に遷移させるときに非活性化される周知の制御信号である。また、制御回路は、ロウアドレスストローブ信号の非活性化後、ビット線対の一方および他方の電圧がプリチャージ電圧に設定されるタイミングに合わせて、駆動能力制御信号を非活性化させる。
電圧供給回路における第1差動増幅器は、出力ノードの電圧および第1電圧を入力電圧として受け、出力ノードの電圧が第1電圧より低いときに出力信号を活性化させる。電圧供給回路における第2差動増幅器は、出力ノードの電圧および第1電圧より高い第2電圧を入力電圧として受け、出力ノードの電圧が第2電圧より高いときに出力信号を活性化させる。第1および第2差動増幅器における差動増幅部は、入力電圧間の大小関係に応じて出力信号を活性化させる。第1および第2差動増幅器における電流制御部は、差動増幅部に接続され、駆動能力制御信号の活性化に応答してバイアス電流を増加させる。
電圧供給回路における第1駆動回路は、第1差動増幅器の出力信号の活性化に応答して出力ノードを高電源線に接続し、第2差動増幅器の出力信号の活性化に応答して出力ノードを低電源線に接続する。電圧供給回路における第2駆動回路は、駆動能力制御信号の活性化期間にのみ、第1差動増幅器の出力信号の活性化に応答して出力ノードを高電源線に接続し、第2差動増幅器の出力信号の活性化に応答して出力ノードを低電源線に接続する。好ましくは、電圧供給回路は、第1および第2差動増幅器と第1および第2駆動回路とに加えて、第1および第2スイッチ回路を備えて構成される。電圧供給回路における第1スイッチ回路は、第1差動増幅器の出力信号を受け、駆動能力制御信号の活性化に応答してオンすることで、第1差動増幅器の出力信号を出力側に伝達する。電圧供給回路における第2スイッチ回路は、第2差動増幅器の出力信号を受け、駆動能力制御信号の活性化に応答してオンすることで、第2差動増幅器の出力信号を出力側に伝達する。電圧供給回路における第2駆動回路は、第1スイッチ回路の出力信号を第1差動増幅器の出力信号として受けるとともに、第2スイッチ回路の出力信号を第2差動増幅器の出力信号として受ける。以下、このような構成の電圧供給回路の動作について説明する。
駆動能力制御信号の非活性化期間において、出力ノードの電圧が第1電圧より低くなり、第1差動増幅器の出力信号が活性化されると、第1スイッチ回路がオフしているため、第1駆動回路のみが出力ノードを高電源線に接続する。これにより、出力ノードの電圧は上昇し始める。そして、出力ノードの電圧が第1電圧より高くなると、第1差動増幅器の出力信号が非活性化され、第1駆動回路が出力ノードを高電源線から切り離す。また、駆動能力制御信号の非活性化期間において、出力ノードの電圧が第2電圧より高くなり、第2差動増幅器の出力信号が活性化されると、第2スイッチ回路がオフしているため、第1駆動回路のみが出力ノードを低電源線に接続する。これにより、出力ノードの電圧は下降し始める。そして、出力ノードの電圧が第2電圧より低くなると、第2差動増幅器の出力信号が非活性化され、第1駆動回路が出力ノードを低電源線から切り離す。
一方、駆動能力制御信号の活性化期間において、出力ノードの電圧が第1電圧より低くなり、第1差動増幅器の出力信号が活性化されると、第1スイッチ回路がオンしているため、第1および第2駆動回路の双方が出力ノードを高電源線に接続する。これにより、出力ノードの電圧は上昇し始める。そして、出力ノードの電圧が第1電圧より高くなると、第1差動増幅器の出力信号が非活性化され、第1および第2駆動回路が出力ノードを高電源線から切り離す。また、駆動能力制御信号の活性化期間において、出力ノードの電圧が第2電圧より高くなり、第2差動増幅器の出力信号が活性化されると、第2スイッチ回路がオンしているため、第1および第2駆動回路の双方が出力ノードを低電源線に接続する。これにより、出力ノードの電圧は下降し始める。そして、出力ノードの電圧が第2電圧より低くなると、第2差動増幅器の出力信号が非活性化され、第1および第2駆動回路が出力ノードを低電源線から切り離す。
以上のように、電圧供給回路は、駆動能力制御信号の活性化期間に駆動能力が大きくなり、駆動能力制御信号の非活性化期間に駆動能力が小さくなる。すなわち、電圧供給回路の駆動能力を駆動能力制御信号により制御できる。このため、電圧供給回路により供給されるべき電流が半導体メモリの動作状態に応じて一時的に大きくなる場合(例えば、プリチャージ電圧がリストア電圧の1/2より小さく設定される場合)、電圧供給回路により供給されるべき電流が大きい期間に駆動能力制御信号を活性化させることで、電圧供給回路に必要とされる駆動能力を得ることができる。
また、電圧供給回路はプッシュ・プル型であるため、駆動能力制御信号の活性化期間において第1および第2駆動回路の双方を動作させると、出力電圧の変動に対する応答速度の低下および発振に対する安定性の低下が懸念される。しかしながら、駆動能力制御信号の活性化期間では第1および第2差動増幅器のバイアス電流が大きくなるため、駆動能力制御信号の活性化期間においても、出力電圧の変動に対する応答速度および発振に対する安定性を確保できる。
駆動能力制御信号の非活性化期間では、第1スイッチ回路がオフするため、第1差動増幅器の出力端子は、第2駆動回路における第1スイッチ回路の出力信号を受ける入力端子から電気的に切り離される。同様に、駆動能力制御信号の非活性化期間では、第2スイッチ回路がオフするため、第2差動増幅器の出力端子は、第2駆動回路における第2スイッチ回路の出力信号を受ける入力端子から電気的に切り離される。従って、第2駆動回路に起因する駆動能力制御信号の非活性化期間での出力電圧の変動に対する応答速度の低下を防止できる。さらに、駆動能力制御信号の非活性化期間では、第2駆動回路が動作しないことに加えて、第1および第2差動増幅器のバイアス電流が小さくなるため、半導体メモリのスタンバイ状態での消費電力の増大を回避できる。
例えば、第1駆動回路は、高電源線と出力ノードとの間に設けられる第1トランジスタと、低電源線と出力ノードとの間に設けられる第2トランジスタとを備えて構成される。第1トランジスタの制御端子は、第1差動増幅器の出力信号を受ける。第2トランジスタの制御端子は、第2差動増幅器の出力信号を受ける。第2駆動回路は、高電源線と出力ノードとの間に設けられる第3トランジスタと、低電源線と出力ノードとの間に設けられる第4トランジスタと、高電源線と第3トランジスタとの間に設けられる第5トランジスタと、低電源線と第4トランジスタとの間に設けられる第6トランジスタとを備えて構成される。第3トランジスタの制御端子は、第1スイッチ回路の出力信号を受ける。第4トランジスタの制御端子は、第2スイッチ回路の出力信号を受ける。第5トランジスタの制御端子は、駆動能力制御信号を受ける。第6トランジスタの制御端子は、駆動能力制御信号を受ける。このような構成により、第1および第2駆動回路を容易に構成できる。また、第5および第6トランジスタを設けることで、駆動能力制御信号の非活性化期間での第2駆動回路におけるリーク電流を低減でき、半導体メモリのスタンバイ状態での消費電力の低減に寄与できる。
例えば、第2駆動回路における第3〜第6トランジスタのチャネル幅は、第1駆動回路における第1および第2トランジスタのチャネル幅より大きい。一般に、駆動能力制御信号の活性化期間において電圧供給回路により供給されるべき電流は、駆動能力制御信号の非活性化期間において電圧供給回路により供給されるべき電流に比べて非常に大きい。従って、第3〜第6トランジスタのチャネル幅を第1〜第2トランジスタのチャネル幅より大きくすることで、駆動能力制御信号の活性化期間において電圧供給回路に必要とされる大きな駆動能力を得ることができる。
例えば、第1および第2スイッチ回路は、入力と出力との間に並列に設けられる第1および第2スイッチを備えて構成される。第1スイッチは、駆動能力制御信号の活性化に応答してオンする。第2スイッチは、駆動能力制御信号の非活性化に応答してオンする。第2スイッチのインピーダンスは、第1スイッチのインピーダンスより高い。
このため、駆動能力制御信号の非活性化期間において、第1差動増幅器の出力端子と第2駆動回路における第1スイッチ回路の出力信号を受ける入力端子とは、非常に弱い程度で電気的に接続される。この結果、駆動能力制御信号の非活性化期間が長くなった場合に、第2駆動回路における第1スイッチ回路の出力信号を受ける入力端子の電圧が第1差動増幅器の出力端子の電圧から離れることを回避できる。同様に、駆動能力制御信号の非活性化期間において、第2差動増幅器の出力端子と第2駆動回路における第2スイッチ回路の出力信号を受ける入力端子とは、非常に弱い程度で電気的に接続されている。このため、駆動能力制御信号の非活性化期間が長くなった場合に、第2駆動回路における第2スイッチ回路の出力信号を受ける入力端子の電圧が第2差動増幅器の出力端子の電圧から離れることを回避できる。従って、駆動能力制御信号の活性化直後における出力電圧の変動に対する応答速度を向上できる。
例えば、第1および第2差動増幅器における電流制御部は、差動増幅部に対して並列に設けられる第1および第2電流源と、差動増幅部と第2電流源との間に設けられる電流制御用スイッチとを備えて構成される。電流制御用スイッチは、駆動能力制御信号の活性化に応答してオンする。従って、第1電流源は、駆動能力制御信号に拘わらず常に有効であるが、第2電流源は、駆動能力制御信号の活性化期間にのみ有効になる。このため、第1および第2差動増幅器のバイアス電流は、駆動能力制御信号の活性化に応答して増加し、駆動能力制御信号の非活性化に応答して減少する。このような構成により、第1および第2差動増幅器における電流制御部を容易に構成できる。
本発明の一形態では、半導体メモリは、複数のメモリセル、複数のビット線対、複数のイコライズ回路、複数のプリチャージ回路、電圧供給回路および制御回路を備えて構成される。電圧供給回路は、出力ノードに対して並列に設けられる第1および第2電圧供給部を備えて構成される。第1電圧供給部における第1差動増幅器は、出力ノードの電圧および第1電圧を入力電圧として受け、出力ノードの電圧が第1電圧より低いときに出力信号を活性化させる。第1電圧供給部における第2差動増幅器は、出力ノードの電圧および第1電圧より高い第2電圧を入力電圧として受け、出力ノードの電圧が第2電圧より高いときに出力信号を活性化させる。第1電圧供給部における第1駆動回路は、第1差動増幅器の出力信号の活性化に応答して出力ノードを高電源線に接続し、第2差動増幅器の出力信号の活性化に応答して出力ノードを低電源線に接続する。
第2電圧供給部における第3差動増幅器は、出力ノードの電圧および第1電圧を入力電圧として受け、駆動能力制御信号の活性化期間にのみ、出力ノードの電圧が第1電圧より低いときに出力信号を活性化させる。第2電圧供給部における第4差動増幅器は、出力ノードの電圧および第2電圧を入力電圧として受け、駆動能力制御信号の活性化期間にのみ、出力ノードの電圧が第2電圧より高いときに出力信号を活性化させる。第2電圧供給部における第2駆動回路は、駆動能力制御信号の活性化期間にのみ、第3差動増幅器の出力信号の活性化に応答して出力ノードを高電源線に接続し、第4差動増幅器の出力信号の活性化に応答して出力ノードを低電源線に接続する。以下、このような構成の電圧供給回路の動作について説明する。
駆動能力制御信号の非活性化期間では、出力ノードの電圧が第1電圧より低くなると、第1差動増幅器の出力信号のみが活性化され、第1駆動回路のみが出力ノードを高電源線に接続する。これにより、出力ノードの電圧は上昇し始める。そして、出力ノードの電圧が第1電圧より高くなると、第1差動増幅器の出力信号が非活性化され、第1駆動回路が出力ノードを高電源線から切り離す。また、駆動能力制御信号の非活性化期間では、出力ノードの電圧が第2電圧より高くなると、第2差動増幅器の出力信号のみが活性化され、第1駆動回路のみが出力ノードを低電源線に接続する。これにより、出力ノードの電圧は下降し始める。そして、出力ノードの電圧が第2電圧より低くなると、第2差動増幅器の出力信号が非活性化され、第1駆動回路が出力ノードを低電源線から切り離す。
一方、駆動能力制御信号の活性化期間では、出力ノードの電圧が第1電圧より低くなると、第1差動増幅器の出力信号および第3差動増幅器の出力信号の双方が活性化され、第1および第2駆動回路の双方が出力ノードを高電源線に接続する。これにより、出力ノードの電圧は上昇し始める。そして、出力ノードの電圧が第1電圧より高くなると、第1差動増幅器の出力信号および第3差動増幅器の出力信号が非活性化され、第1および第2駆動回路が出力ノードを高電源線から切り離す。また、駆動能力制御信号の活性化期間では、出力ノードの電圧が第2電圧より高くなると、第2差動増幅器の出力信号および第4差動増幅器の出力信号の双方が活性化され、第1および第2駆動回路の双方が出力ノードを低電源線に接続する。これにより、出力ノードの電圧は下降し始める。そして、出力ノードの電圧が第2電圧より低くなると、第2差動増幅器の出力信号および第4差動増幅器の出力信号が非活性化され、第1および第2駆動回路が出力ノードを低電源線から切り離す。
以上のように、電圧供給回路は、駆動能力制御信号の活性化期間に駆動能力が大きくなり、駆動能力制御信号の非活性化期間に駆動能力が小さくなる。すなわち、電圧供給回路の駆動能力を駆動能力制御信号により制御できる。このため、電圧供給回路により供給されるべき電流が半導体メモリの動作状態に応じて一時的に大きくなる場合、電圧供給回路により供給されるべき電流が大きい期間に駆動能力制御信号を活性化させることで、電圧供給回路に必要とされる駆動能力を得ることができる。また、駆動能力制御信号の非活性化期間では第2電圧供給部における第3および第4差動増幅器と第2駆動回路とは動作しないため、半導体メモリのスタンバイ状態での消費電力の増大を回避できる。
本発明の前記一形態の好ましい例では、第1駆動回路は、高電源線と出力ノードとの間に設けられる第1トランジスタと、低電源線と出力ノードとの間に設けられる第2トランジスタとを備えて構成される。第1トランジスタの制御端子は、第1差動増幅器の出力信号を受ける。第2トランジスタの制御端子は、第2差動増幅器の出力信号を受ける。第2駆動回路は、高電源線と出力ノードとの間に設けられる第3トランジスタと、低電源線と出力ノードとの間に設けられる第4トランジスタと、高電源線と第3トランジスタとの間に設けられる第5トランジスタと、低電源線と第4トランジスタとの間に設けられる第6トランジスタとを備えて構成される。第3トランジスタの制御端子は、第3差動増幅器の出力信号を受ける。第4トランジスタの制御端子は、第4差動増幅器の出力信号を受ける。第5トランジスタの制御端子は、駆動能力制御信号を受ける。第6トランジスタの制御端子は、駆動能力制御信号を受ける。このような構成により、第1および第2駆動回路を容易に構成できる。また、第5および第6トランジスタを設けることで、駆動能力制御信号の非活性化期間での第2駆動回路におけるリーク電流を低減でき、半導体メモリのスタンバイ状態での消費電力の低減に寄与できる。
本発明では、半導体メモリのスタンバイ状態での消費電力を増大させることなく、出力電圧の変動に対する応答速度および発振に対する安定性を確保したうえで、半導体メモリの動作状態に応じてプリチャージ電圧用の電圧供給回路の駆動能力を制御できる。
以下、図面を用いて本発明の実施形態を説明する。なお、電圧線とその電圧線に供給される電圧とには、同一の符号を使用する。図1は、本発明の第1実施形態を示している。図2は、図1のメモリコアを示している。図1において、半導体メモリ10は、例えばDRAMであり、内部電源回路20、制御回路30およびメモリコア40を有している。内部電源回路20は、外部端子を介して供給される外部電源電圧VDDを使用して複数の内部電源電圧を生成する回路である。内部電源回路20は、プリチャージ電圧線VPRに電圧を供給する電圧供給回路21、プレート電圧線VPLに電圧を供給する電圧供給回路22、ワード線活性化電圧線VPPに電圧を供給する電圧供給回路23およびリストア電圧線VBLHに電圧を供給する電圧供給回路24を含む複数の電圧供給回路を有している。電圧供給回路21は、制御回路30からのアクティブ信号ACT(駆動能力制御信号)の活性化に応答して駆動能力(プリチャージ電圧線VPRに対する電流供給能力)が大きくなり、アクティブ信号ACTの非活性化に応答して駆動能力が小さくなる。
制御回路30は、クロック信号CK、チップイネーブル信号/CE、ライトイネーブル信号/WE、アウトプットイネーブル信号/OEおよび複数ビットのアドレス信号ADに基づいて、メモリコア40への制御信号(複数ビットのロウアドレス信号RAD、複数ビットのコラムアドレス信号CAD、イコライズ制御信号EQE、プリチャージ制御信号PRE、センスアンプ制御信号SAE、リードアンプ制御信号RAEおよびライトアンプ信号WAE)を生成する。制御回路30は、リード動作期間に、複数ビットのデータ信号DQを取り込んで複数ビットの共通データバスCDBに出力する。制御回路30は、ライト動作期間に、共通データバスCDB上のデータ信号を取り込んでデータ信号DQとして出力する。
また、制御回路30は、ロウアドレスストローブ信号RAS(図示せず)の活性化タイミングに合わせて、内部電源回路20内の電圧供給回路21の駆動能力を制御するためのアクティブ信号ACTを活性化させる。ロウアドレスストローブ信号RASは、半導体メモリ10をスタンバイ状態からアクティブ状態に遷移させるときに活性化され、半導体メモリ10をアクティブ状態からスタンバイ状態に遷移させるときに非活性化される周知の制御信号である。また、制御回路30は、ロウアドレスストローブ信号RASの非活性化後、メモリコア40におけるビット線対の一方および他方の電圧がプリチャージ電圧に設定されるタイミングに合わせて、アクティブ信号ACTを非活性化させる。
図2において、メモリコア40は、メモリセルアレイMCA、複数のイコライズ回路EQC、複数のプリチャージ回路PRC、複数のセンスアンプSA、ワードデコーダWDEC、コラムデコーダCDEC、リードアンプRAおよびライトアンプWAを有している。メモリセルアレイMCAは、複数のワード線WLと複数のビット線BL、/BLとの交差位置にマトリクス状に配置された複数のメモリセルMCを有している。各メモリセルMCは、ダイナミックメモリセルであり、対応するビット線BL(またはビット線/BL)とプレート電圧線VPLとの間で直列に接続されるトランスファトランジスタおよびキャパシタで構成されている。各メモリセルMCのトランスファトランジスタのゲートは、対応するワード線WLに接続されている。
複数のイコライズ回路EQCは、複数のビット線対BL、/BLにそれぞれ対応して設けられている。各イコライズ回路EQCは、対応するビット線対BL、/BL間に接続され、イコライズ制御信号EQEをゲートで受けるnMOSトランジスタで構成されている。複数のプリチャージ回路PRCは、複数のビット線対BL、/BLにそれぞれ対応して設けられている。各プリチャージ回路PRCは、対応するビット線対BL、/BL間で直列に接続され、プリチャージ制御信号PREをゲートで受ける一対のnMOSトランジスタで構成されている。各プリチャージ回路PRCにおける一対のnMOSトランジスタの接続ノードは、プリチャージ電圧線VPRに接続されている。複数のセンスアンプSAは、複数のビット線対BL、/BLにそれぞれ対応して設けられている。各センスアンプSAは、センスアンプ制御信号SAEの活性化に応答して、対応するビット線対BL、/BLの電位差を増幅する。
ワードデコーダWDECは、ロウアドレス信号RADに応じて、複数のワード線WLのいずれかを活性化させる。コラムデコーダCDECは、コラムアドレス信号CADに応じて所定数のビット線対BL、/BLを選択し、選択したビット線対BL、/BLと複数ビットの内部データバスIDBとを接続する。リードアンプRAは、リードアンプ制御信号RAEの活性化期間(リード動作期間)に、内部データバスIDB上のデータ信号を増幅して共通データバスCDBに出力する。ライトアンプWAは、ライトアンプ制御信号WAEの活性化期間(ライト動作期間)に、共通データバスCDB上のデータ信号を増幅して内部データバスIDBに出力する。
図3は、図1のプリチャージ電圧用の電圧供給回路を示している。図4は、図3の差動増幅器を示している。図5は、図3のスイッチ回路を示している。図3において、プリチャージ電圧用の電圧供給回路21は、プッシュ・プル型の電圧供給回路であり、差動増幅器AMP1、AMP2(第1および第2差動増幅器)と、pMOSトランジスタT1およびnMOSトランジスタT2(第1駆動回路)と、スイッチ回路SW1、SW2(第1および第2スイッチ回路)と、インバータINVと、pMOSトランジスタT3、T5およびnMOSトランジスタT4、T6(第2駆動回路)とを有している。
差動増幅器AMP1、AMP2は、図4に示すように、pMOSトランジスタT11、T12およびnMOSトランジスタT13、T14(差動増幅部)と、nMOSトランジスタT15〜T17(電流制御部)とを有している。pMOSトランジスタT11のソースおよびpMOSトランジスタT12のソースは、リストア電圧線VBLH(高電源線)に接続されている。pMOSトランジスタT11のゲート、pMOSトランジスタT11のドレイン、pMOSトランジスタT12のゲートおよびnMOSトランジスタT13のドレインは、相互に接続されている。pMOSトランジスタT12のドレインおよびnMOSトランジスタT14のドレインは、相互に接続されている。pMOSトランジスタT12のドレインとnMOSトランジスタT14のドレインとの接続ノードは、出力端子POに接続されている。nMOSトランジスタT13のゲートは、非反転入力端子PI+に接続されている。nMOSトランジスタT14のゲートは、反転入力端子PI−に接続されている。
nMOSトランジスタT13のソース、nMOSトランジスタT14のソース、nMOSトランジスタT15のドレインおよびnMOSトランジスタT16のドレインは、相互に接続されている。nMOSトランジスタT15のソースは、接地線VSS(低電源線)に接続されている。nMOSトランジスタT16のソースおよびnMOSトランジスタT17のドレインは、相互に接続されている。nMOSトランジスタT17のソースは、接地線VSSに接続されている。nMOSトランジスタT15のゲートは、バイアス電圧VB1を受けている。nMOSトランジスタT16のゲートは、制御端子PCに接続されている。nMOSトランジスタT17のゲートは、バイアス電圧VB2を受けている。なお、バイアス電圧VB2は、バイアス電圧VB1より高く設定されている。
このような回路構成では、出力端子POからの出力信号は、非反転入力端子PI+への入力電圧が反転入力端子PI−への入力電圧より低いときに低レベル(電圧VSS)に設定され、非反転入力端子PI+への入力電圧が反転入力端子PI−への入力電圧より高いときに高レベル(電圧VBLH)に設定される。また、nMOSトランジスタT15(第1電流源)は、制御端子PCへの入力信号に拘わらず、常に電流源として有効である。一方、nMOSトランジスタT17(第2電流源)は、nMOSトランジスタT16(電流制御用スイッチ)がオンしているときにのみ、すなわち制御端子PCへの入力信号が高レベルに設定されているときにのみ、電流源として有効である。従って、前述のような回路構成では、制御端子PCへの入力信号の立ち上がり遷移に応答してバイアス電流が増加し、制御端子PCへの入力信号の立ち下がり遷移に応答してバイアス電流が減少する。
図3において、差動増幅器AMP1は、出力電圧VPR(出力ノードNDの電圧)を非反転入力端子PI+で受けるとともに、基準電圧VRL(第1電圧)を反転入力端子PI−で受けている。従って、差動増幅器AMP1の出力信号は、出力電圧VPRが基準電圧VRLより低いときに、低レベルに活性化される。また、差動増幅器AMP2は、出力電圧VPRを非反転入力端子PI+で受けるとともに、基準電圧VRH(第2電圧)を反転入力端子PI−で受けている。従って、差動増幅器AMP2の出力信号は、出力電圧VPRが基準電圧VRHより高いときに、高レベルに活性化される。なお、基準電圧VRHは、基準電圧VRLより高く設定されている。また、差動増幅器AMP1、AMP2は、アクティブ信号ACTを制御端子PCで受けている。従って、差動増幅器AMP1、AMP2では、アクティブ信号ACTの高レベルへの活性化に応答してバイアス電流が増加し、アクティブ信号ACTの低レベルへの非活性化に応答してバイアス電流が減少する。
pMOSトランジスタT1のドレインは、プリチャージ電圧線VPRに接続される出力ノードNDに接続されている。pMOSトランジスタT1のソースは、リストア電圧線VBLHに接続されている。pMOSトランジスタT1のゲートは、差動増幅器AMP1の出力端子POに接続されている。nMOSトランジスタT2のドレインは、出力ノードNDに接続されている。nMOSトランジスタT2のソースは、接地線VSSに接続されている。nMOSトランジスタT2のゲートは、差動増幅器AMP2の出力端子POに接続されている。
スイッチ回路SW1、SW2は、図5に示すように、CMOSスイッチMSW1およびインバータI1を有している。CMOSスイッチMSW1の一端および他端は、入力端子PIおよび出力端子POにそれぞれ接続されている。インバータI1の入力は、制御端子PCに接続されている。CMOSスイッチMSW1を形成するpMOSトランジスタのゲートは、インバータI1の出力に接続されている。CMOSスイッチMSW1を形成するnMOSトランジスタのゲートは、制御端子PCに接続されている。このような回路構成では、制御端子PCへの入力信号が高レベルに設定されているとき、CMOSスイッチMSW1がオンするため、入力端子PIと出力端子POとは電気的に接続される。一方、制御端子PCへの入力信号が低レベルに設定されているとき、CMOSスイッチMSW1がオフするため、入力端子PIと出力端子POとは電気的に切り離される。
図3において、スイッチ回路SW1は、入力端子PIが差動増幅器AMP1の出力端子POに接続され、出力端子POがpMOSトランジスタT3のゲートに接続されている。スイッチ回路SW2は、入力端子PIが差動増幅器AMP2の出力端子POに接続され、出力端子POがnMOSトランジスタT4のゲートに接続されている。スイッチ回路SW1、SW2は、アクティブ信号ACTを制御端子PCで受けている。従って、アクティブ信号ACTの高レベルへの活性化期間では、スイッチ回路SW1、SW2のCMOSスイッチMSW1がオンすることで、差動増幅器AMP1の出力端子POとpMOSトランジスタT3のゲートとが電気的に接続されるとともに、差動増幅器AMP2の出力端子POとnMOSトランジスタT4のゲートとが電気的に接続される。一方、アクティブ信号ACTの低レベルへの非活性化期間では、スイッチ回路SW1、SW2のCMOSスイッチMSW1がオフすることで、差動増幅器AMP1の出力端子POとpMOSトランジスタT3のゲートとが電気的に切り離されるとともに、差動増幅器AMP2の出力端子POとnMOSトランジスタT4のゲートとが電気的に切り離される。
pMOSトランジスタT3のドレインは、出力ノードNDに接続されている。pMOSトランジスタT3のソースおよびpMOSトランジスタT5のドレインは、相互に接続されている。pMOSトランジスタT5のソースは、リストア電圧線VBLHに接続されている。pMOSトランジスタT3のゲートは、前述のように、スイッチ回路SW1の出力端子POに接続されている。pMOSトランジスタT5のゲートは、インバータINVを介してアクティブ信号ACTを受けている。
nMOSトランジスタT4のドレインは、出力ノードNDに接続されている。nMOSトランジスタT4のソースおよびnMOSトランジスタT6のドレインは、相互に接続されている。nMOSトランジスタT6のソースは、接地線VSSに接続されている。nMOSトランジスタT4のゲートは、前述のように、スイッチ回路SW2の出力端子POに接続されている。nMOSトランジスタT6のゲートは、アクティブ信号ACTを受けている。なお、pMOSトランジスタT3、T5およびnMOSトランジスタT4、T6のチャネル幅は、pMOSトランジスタT1およびnMOSトランジスタT2のチャネル幅より大きい。以下、このような構成の電圧供給回路21の動作について、アクティブ信号ACTの非活性化期間と活性化期間とに分けて説明する。
(アクティブ信号ACTの非活性化期間)
出力電圧VPRが基準電圧VRLより低くなると、差動増幅器AMP1の出力信号が低レベルに活性化される。なお、アクティブ信号ACTが非活性化されているため、差動増幅器AMP1、AMP2は、バイアス電流が小さい状態で動作している。アクティブ信号ACTの非活性化期間ではスイッチ回路SW1のCMOSスイッチMSW1はオフしているため、差動増幅器AMP1の出力端子POとpMOSトランジスタT3のゲートとは電気的に切り離されている。このため、差動増幅器AMP1の出力信号の活性化に伴って、pMOSトランジスタT1のみがオンする。従って、pMOSトランジスタT1のみを介した出力ノードNDとリストア電圧線VBLHとの間での電流供給が開始する。これにより、出力電圧VPRは上昇し始める。そして、出力電圧VPRが基準電圧VRLより高くなると、差動増幅器AMP1の出力信号が高レベルに非活性化される。これにより、pMOSトランジスタT1がオフし、出力ノードNDとリストア電圧線VBLHとの間での電流供給が停止する。
一方、出力電圧VPRが基準電圧VRHより高くなると、差動増幅器AMP2の出力信号が高レベルに活性化される。アクティブ信号ACTの非活性化期間ではスイッチ回路SW2のCMOSスイッチMSW1はオフしているため、差動増幅器AMP2の出力端子POとnMOSトランジスタT4のゲートとは電気的に切り離されている。このため、差動増幅器AMP2の出力信号の活性化に伴って、nMOSトランジスタT2のみがオンする。従って、nMOSトランジスタT2のみを介した出力ノードNDと接地線VSSとの間での電流供給が開始する。これにより、出力電圧VPRは下降し始める。そして、出力電圧VPRが基準電圧VRHより低くなると、差動増幅器AMP2の出力信号が低レベルに非活性化される。これにより、nMOSトランジスタT2がオフし、出力ノードNDと接地線VSSとの間での電流供給が停止する。
(アクティブ信号ACTの活性化期間)
出力電圧VPRが基準電圧VRLより低くなると、差動増幅器AMP1の出力信号が低レベルに活性化される。なお、アクティブ信号ACTが活性化されているため、差動増幅器AMP1、AMP2は、バイアス電流が大きい状態で動作している。アクティブ信号ACTの活性化期間ではスイッチ回路SW1のCMOSスイッチMSW1はオンしているため、差動増幅器AMP1の出力端子POとpMOSトランジスタT3のゲートとは電気的に接続されている。このため、差動増幅器AMP1の出力信号の活性化に伴って、pMOSトランジスタT1、T3の双方がオンする。従って、pMOSトランジスタT1、T3の双方を介した出力ノードNDとリストア電圧線VBLHとの間での電流供給が開始する。これにより、出力電圧VPRは上昇し始める。そして、出力電圧VPRが基準電圧VRLより高くなると、差動増幅器AMP1の出力信号が高レベルに非活性化される。これにより、pMOSトランジスタT1、T3がオフし、出力ノードNDとリストア電圧線VBLHとの間での電流供給が停止する。
一方、出力電圧VPRが基準電圧VRHより高くなると、差動増幅器AMP2の出力信号が高レベルに活性化される。アクティブ信号ACTの活性化期間ではスイッチ回路SW2のCMOSスイッチMSW1はオンしているため、差動増幅器AMP2の出力端子POとnMOSトランジスタT4のゲートとは電気的に接続されている。このため、差動増幅器AMP2の出力信号の活性化に伴って、nMOSトランジスタT2、T4の双方がオンする。従って、nMOSトランジスタT2、T4の双方を介した出力ノードNDと接地線VSSとの間での電流供給が開始する。これにより、出力電圧VPRは下降し始める。そして、出力電圧VPRが基準電圧VRHより低くなると、差動増幅器AMP2の出力信号が低レベルに非活性化される。これにより、nMOSトランジスタT2、T4がオフし、出力ノードNDと接地線VSSとの間での電流供給が停止する。
図6は、図1の半導体メモリの動作例を示している。半導体メモリ10をスタンバイ状態からアクティブ状態に遷移させるために、ロウアドレスストローブ信号RASが低レベルから高レベルに活性化される(図6(a))。ロウアドレスストローブ信号RASの活性化タイミングに合わせて、アクティブ信号ACTが低レベルから高レベルに活性化される(図6(b))。これにより、プリチャージ電圧用の電圧供給回路21の駆動能力が大きくなる。また、ロウアドレスストローブ信号RASの活性化に伴い、イコライズ制御信号EQEおよびプリチャージ制御信号PREが高レベル(電圧VBLH)から低レベル(電圧VSS)に非活性化される(図6(c))。これにより、イコライズ回路EQCを形成するnMOSトランジスタおよびプリチャージ回路PRCを形成する一対のnMOSトランジスタがオフする。この後、ワード線WLが低レベル(電圧VSS)から高レベル(電圧VPP)に活性化される(図6(d))。ワード線WLの活性化に伴って、メモリセルMCに蓄積されていた電荷によりビット線対BL、/BLに電位差が生じる(図6(e))。そして、センスアンプ制御信号SAEが低レベルから高レベルに活性化される(図6(f))。センスアンプ制御信号SAEの活性化に応答してセンスアンプSAがビット線対BL、/BLの電位差を増幅することで、ビット線BL、/BLの電圧は、それぞれリストア電圧VBLHおよび接地電圧VSSに設定される(図6(g))。
この後、半導体メモリ10をアクティブ状態からスタンバイ状態に遷移させるために、ロウアドレスストローブ信号RASが高レベルから低レベルに非活性化される(図6(h))。ロウアドレスストローブ信号RASの非活性化に伴い、ワード線WLが高レベルから低レベルに非活性化される(図6(i))。そして、センスアンプ制御信号SAEが高レベルから低レベルに非活性化される(図6(j))。続いて、イコライズ制御信号EQEおよびプリチャージ制御信号PREが低レベルから高レベルに活性化される(図6(k))。これにより、イコライズ回路EQCを形成するnMOSトランジスタおよびプリチャージ回路PRCを形成する一対のnMOSトランジスタがオンする。従って、ビット線BL、/BLの電圧の双方がプリチャージ電圧VPRに設定される(図6(l))。ビット線BL、/BLの電圧の双方が電圧VPRに設定されるタイミングに合わせて、アクティブ信号ACTが高レベルから低レベルに非活性化される(図6(m))。これにより、プリチャージ電圧用の電圧供給回路21の駆動能力が小さくなる。
前述のように、プリチャージ電圧用の電圧供給回路21は、アクティブ信号ACTの活性化期間に駆動能力が大きくなり、アクティブ信号ACTの非活性化期間に駆動能力が小さくなる。このため、例えば、プリチャージ電圧VPRがリストア電圧VBLHの1/2より小さく設定され、リストア動作後のプリチャージ動作において電圧供給回路21により供給されるべき電流が一時的に大きくなる場合にも、電圧供給回路21に必要とされる駆動能力が得られる。
図7は、電圧供給回路の出力特性を示している。図中、縦軸は出力電流IVPRを示し、横軸は出力電圧VPRを示している。プッシュ・プル型の電圧供給回路では、ソース・フォロワ型の電圧供給回路に比べて、不感帯(基準電圧VRL、VRH間の電圧流域)近傍の電圧領域において、出力電流の変動が急峻である。従って、プッシュ・プル型の電圧供給回路では、ソース・フォロワ型の電圧供給回路に比べて、出力電流に依存した出力電圧VPRの変動が少ない。また、プッシュ・プル型の電圧供給回路では、ソース・フォロワ型の電圧供給回路のように出力電圧が出力トランジスタの閾値電圧に影響されることはない。従って、プッシュ・プル型の電圧供給回路は、ソース・フォロワ型の電圧供給回路に比べて、出力電圧VPRを精度よく設定できる。図3に示したプリチャージ電圧用の電圧供給回路21は、プッシュ・プル型であるため、これらの利点を有している。
図8は、本発明の比較例を示している。図9は、図8の差動増幅器を示している。比較例を説明するにあたって、図1〜図5で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。比較例の半導体メモリは、例えば、電圧供給回路21に代えて図8の電圧供給回路21Aを有していることを除いて、図1の半導体メモリ10と同一である。
図8において、プリチャージ電圧用の電圧供給回路21Aは、プッシュ・プル型の電圧供給回路であり、差動増幅器AMP1A、AMP2A、pMOSトランジスタT1およびnMOSトランジスタT2を有している。差動増幅器AMP1A、AMP2Aは、図9に示すように、pMOSトランジスタT11、T12およびnMOSトランジスタT13〜T15を有している。すなわち、差動増幅器AMP1A、AMP2Aは、nMOSトランジスタT16、T17を有していないことを除いて、図4の差動増幅器AMP1、AMP2と同一である。
図8において、差動増幅器AMP1Aは、出力電圧VPRを非反転入力端子PI+で受けるとともに、基準電圧VRLを反転入力端子PI−で受けている。従って、差動増幅器AMP1Aの出力信号は、出力電圧VPRが基準電圧VRLより低いときに、低レベルに活性化される。また、差動増幅器AMP2Aは、出力電圧VPRを非反転入力端子PI+で受けるとともに、基準電圧VRHを反転入力端子PI−で受けている。従って、差動増幅器AMP2Aの出力信号は、出力電圧VPRが基準電圧VRHより高いときに、高レベルに活性化される。
pMOSトランジスタT1のドレインは、プリチャージ電圧線VPRに接続される出力ノードNDに接続されている。pMOSトランジスタT1のソースは、リストア電圧線VBLHに接続されている。pMOSトランジスタT1のゲートは、差動増幅器AMP1Aの出力端子POに接続されている。nMOSトランジスタT2のドレインは、出力ノードNDに接続されている。nMOSトランジスタT2のソースは、接地線VSSに接続されている。nMOSトランジスタT2のゲートは、差動増幅器AMP2Aの出力端子POに接続されている。
このような構成のプリチャージ電圧用の電圧供給回路21Aでは、駆動能力を大きくするためには、pMOSトランジスタT1およびnMOSトランジスタT2のチャネル幅を大きくすればよい。しかしながら、差動増幅器AMP1A、AMP2Aの出力端子POの負荷容量が大きくなる。このため、出力電圧VPRの変動に対する応答速度が低下してしまう。また、プッシュ・プル型の電圧供給回路21Aでは、2段の増幅回路による帰還ループが形成されるため、pMOSトランジスタT1およびnMOSトランジスタT2のチャネル幅を大きくすると、位相余裕が小さくなり、発振に対する安定性が低下してしまう。出力電圧VPRの変動に対する応答速度の低下および発振に対する安定性の低下は、差動増幅器AMP1A、AMP2Aのバイアス電流を大きくすることで回避できる。しかしながら、差動増幅器AMP1A、AMP2Aのバイアス電流を半導体メモリの動作状態に拘わらず常に大きくすると、半導体メモリのスタンバイ状態での消費電力が増大してしまう。
一方、図3に示したプリチャージ電圧用の電圧供給回路21では、アクティブ信号ACTの活性化期間に、pMOSトランジスタT1およびnMOSトランジスタT2に加えて、チャネル幅が大きいpMOSトランジスタT3およびnMOSトランジスタT4も有効になる。しかしながら、アクティブ信号ACTの活性化期間では、差動増幅器AMP1、AMP2において、nMOSトランジスタT15に加えてnMOSトランジスタT17も電流源として有効になることでバイアス電流が大きくなり、さらにnMOSトランジスタT17へのバイアス電圧VB2がnMOSトランジスタT15へのバイアス電圧VB1より高く設定されているため、出力電圧VPRの変動に対する応答速度および発振に対する安定性を確保できる。
また、アクティブ信号ACTの非活性化期間では、スイッチ回路SW1のCMOSスイッチMSW1がオフするため、差動増幅器AMP1の出力端子POは、pMOSトランジスタT3のゲートから電気的に切り離される。同様に、アクティブ信号ACTの非活性化期間では、スイッチ回路SW2のCMOSスイッチMSW1がオフするため、差動増幅器AMP2の出力端子POは、nMOSトランジスタT4のゲートから電気的に切り離される。従って、pMOSトランジスタT3およびnMOSトランジスタT4に起因するアクティブ信号ACTの非活性化期間での出力電圧VPRの変動に対する応答速度の低下を防止できる。
さらに、アクティブ信号ACTの非活性化期間では差動増幅器AMP1、AMP2のバイアス電流が小さくなるため、半導体メモリ10のスタンバイ状態での消費電力の増大を回避できる。また、pMOSトランジスタT5およびnMOSトランジスタT6を設けることで、アクティブ信号ACTの非活性化期間でのリーク電流を低減でき、半導体メモリ10のスタンバイ状態での消費電力の低減に寄与できる。
図10は、本発明の第2実施形態を示している。第2実施形態を説明するにあたって、第1実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。第2実施形態の半導体メモリは、例えば、スイッチ回路SW1、SW2に代えて図10のスイッチ回路SW1A、SW2Aを有していることを除いて、図1の半導体メモリ10と同一である。スイッチ回路SW1A、SW2Aは、CMOSスイッチMSW1、MSW2(第1および第2スイッチ)およびインバータI1を有している。すなわち、スイッチSW1A、SW2Aは、CMOSスイッチMSW2を有していることを除いて、図5のスイッチ回路SW1、SW2と同一である。
CMOSスイッチMSW2は、入力端子PIと出力端子POとの間で、CMOSスイッチMSW1と並列に接続されている。CMOSスイッチMSW2を形成するpMOSトランジスタのゲートは、制御端子PCに接続されている。CMOSスイッチMSW2を形成するnMOSトランジスタのゲートは、インバータI1の出力に接続されている。なお、CMOSスイッチMSW2のインピーダンスは、CMOSスイッチMSW1のインピーダンスに比べて十分に高い。
このような回路構成では、制御端子PCへの入力信号が高レベルに設定されているとき、CMOSスイッチMSW1がオンするため、入力端子PIと出力端子POとは電気的に接続される。一方、制御端子PCへの入力信号が低レベルに設定されているとき、CMOSスイッチMSW2がオンするため、入力端子PIと出力端子POとは非常に弱い程度で電気的に接続される。
従って、第2実施形態におけるプリチャージ電圧用の電圧供給回路では、アクティブ信号ACTの非活性化期間に、差動増幅器AMP1の出力端子POとpMOSトランジスタT3のゲートとは、非常に弱い程度(pMOSトランジスタT3のゲート容量を差動増幅器AMP1の出力端子POの負荷容量として無視できる程度)で、電気的に接続される。このため、アクティブ信号ACTの非活性化期間が長くなった場合に、pMOSトランジスタT3のゲートの電圧が差動増幅器AMP1の出力端子POの電圧から離れることが回避される。同様に、アクティブ信号ACTの非活性化期間に、差動増幅器AMP2の出力端子POとnMOSトランジスタT4のゲートとは、非常に弱い程度(nMOSトランジスタT4のゲート容量を差動増幅器AMP2の出力端子POの負荷容量として無視できる程度)で、電気的に接続される。このため、アクティブ信号ACTの非活性化期間が長くなった場合に、nMOSトランジスタT4のゲートの電圧が差動増幅器AMP2の出力端子POの電圧から離れることが回避される。
以上のような第2実施形態でも、第1実施形態と同様の効果が得られる。また、アクティブ信号ACTの非活性化期間が長くなった場合に、pMOSトランジスタT3のゲートの電圧が差動増幅器AMP1の出力端子POの電圧から離れること、およびnMOSトランジスタT4のゲートの電圧が差動増幅器AMP2の出力端子POの電圧から離れることを回避できる。このため、第1実施形態に比べて、アクティブ信号ACTの活性化直後における出力電圧VPRの変動に対する応答速度を向上できる。
図11は、本発明の第3実施形態を示している。図12は、図11の第2電圧供給部側の差動増幅器を示している。第3実施形態を説明するにあたって、第1実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。第3実施形態の半導体メモリは、例えば、電圧供給回路21に代えて図11の電圧供給回路21Bを有していることを除いて、図1の半導体メモリ10と同一である。
プリチャージ電圧用の電圧供給回路21Bは、アクティブ信号ACTに拘わらず常時動作する第1電圧供給部21B−1と、アクティブ信号ACTの活性化期間にのみ動作する第2電圧供給部21B−2とを有している。第1電圧供給部21B−1は、差動増幅器AMP1A、AMP2A(第1および第2差動増幅器)と、pMOSトランジスタT1およびnMOSトランジスタT2(第1駆動回路)とを有している。すなわち、第1電圧供給部21B−1は、図8の電圧供給回路21Aと同一である。
第2電圧供給部21B−2は、差動増幅器AMP1B、AMP2B(第3および第4差動増幅器)と、スイッチ回路SW1、SW2と、pMOSトランジスタT3、T5およびnMOSトランジスタT4、T6(第2駆動回路)とを有している。すなわち、第2電圧供給部21B−2は、pMOSトランジスタT1およびnMOSトランジスタT2を有していないこと、および差動増幅器AMP1、AMP2に代えて差動増幅器AMP1B、AMP2Bを有していることを除いて、図3の電圧供給回路21と同一である。
差動増幅器AMP1B、AMP2Bは、図12に示すように、pMOSトランジスタT11、T12およびnMOSトランジスタT13、T14、T16、T17有している。すなわち、差動増幅器AMP1B、AMP2Bは、nMOSトランジスタT15を有していないことを除いて、図4の差動増幅器AMP1、AMP2と同一である。第1電圧供給部21B−1におけるpMOSトランジスタT1およびnMOSトランジスタT2の接続ノードと、第2電圧供給部21B−2におけるpMOSトランジスタT3およびnMOSトランジスタT4の接続ノードとは、プリチャージ電圧線VPRに接続される出力ノードNDに接続されている。以下、このような構成の電圧供給回路21Bの動作について、アクティブ信号ACTの非活性化期間と活性化期間とに分けて説明する。
(アクティブ信号ACTの非活性化期間)
アクティブ信号ACTの非活性化期間では、第2電圧供給部21B−2は動作しない。このため、出力電圧VPRが基準電圧VRLより低くなると、差動増幅器AMP1Aの出力信号のみが低レベルに活性化され、pMOSトランジスタT1のみがオンする。従って、pMOSトランジスタT1のみを介した出力ノードNDとリストア電圧線VBLHとの間での電流供給が開始する。これにより、出力電圧VPRは上昇し始める。そして、出力電圧VPRが基準電圧VRLより高くなると、差動増幅器AMP1Aの出力信号が高レベルに非活性化される。これにより、pMOSトランジスタT1がオフし、出力ノードNDとリストア電圧線VBLHとの間での電流供給が停止する。
一方、出力電圧VPRが基準電圧VRHより高くなると、差動増幅器AMP2Aの出力信号のみが高レベルに活性化され、nMOSトランジスタT2のみがオンする。従って、nMOSトランジスタT2のみを介した出力ノードNDと接地線VSSとの間での電流供給が開始する。これにより、出力電圧VPRは下降し始める。そして、出力電圧VPRが基準電圧VRHより低くなると、差動増幅器AMP2Aの出力信号が低レベルに非活性化される。これにより、nMOSトランジスタT2がオフし、出力ノードNDと接地線VSSとの間での電流供給が停止する。
(アクティブ信号ACTの活性化期間)
アクティブ信号ACTの活性化期間では、第2電圧供給部21B−2は動作する。このため、出力電圧VPRが基準電圧VRLより低くなると、差動増幅器AMP1Aの出力信号および差動増幅器AMP1Bの出力信号の双方が低レベルに活性化され、pMOSトランジスタT1、T3の双方がオンする。従って、pMOSトランジスタT1、T3の双方を介した出力ノードNDとリストア電圧線VBLHとの間での電流供給が開始する。これにより、出力電圧VPRは上昇し始める。そして、出力電圧VPRが基準電圧VRLより高くなると、差動増幅器AMP1Aの出力信号および差動増幅器AMP1Bの出力信号が高レベルに非活性化される。これにより、pMOSトランジスタT1、T3がオフし、出力ノードNDとリストア電圧線VBLHとの間での電流供給が停止する。
一方、出力電圧VPRが基準電圧VRHより高くなると、差動増幅器AMP2Aの出力信号および差動増幅器AMP2Bの出力信号の双方が高レベルに活性化され、nMOSトランジスタT2、T4の双方がオンする。従って、nMOSトランジスタT2、T4の双方を介した出力ノードNDと接地線VSSとの間での電流供給が開始する。これにより、出力電圧VPRは下降し始める。そして、出力電圧VPRが基準電圧VRHより低くなると、差動増幅器AMP2Aの出力信号および差動増幅器AMP2Bの出力信号が低レベルに非活性化される。これにより、nMOSトランジスタT2、T4がオフし、出力ノードNDと接地線VSSとの間での電流供給が停止する。
このように、アクティブ信号ACTの活性化期間では、駆動能力が小さい第1電圧供給部21B−1と駆動能力が大きい第2電圧供給部21B−2との双方が動作することで、電圧供給回路21B全体の駆動能力が大きくなる。一方、アクティブ信号ACTの非活性化期間では、駆動能力が小さい第1電圧供給部21B−1のみが動作することで、電圧供給回路21B全体の駆動能力が小さくなる。このため、例えば、プリチャージ電圧VPRがリストア電圧VBLHの1/2より小さく設定され、リストア動作後のプリチャージ動作において電圧供給回路21Bにより供給されるべき電流が一時的に大きくなる場合にも、電圧供給回路21Bに必要とされる駆動能力が得られる。
また、バイアス電圧VB2はバイアス電圧VB1より高く設定されているため、第2電圧供給部21B−2における差動増幅器AMP1B、AMP2Bのバイアス電流は、第1電圧供給部21B−1における差動増幅器AMP1A、AMP2Aのバイアス電流より大きくなる。このため、チャネル幅が大きいpMOSトランジスタT3、T5およびnMOSトランジスタT4、T6を有する第2電圧供給部21B−2においても、出力電圧VPRの変動に対する応答速度および発振に対する安定性が確保される。以上のような第3実施形態でも、第1実施形態と同様の効果が得られる。
図13は、本発明の4実施形態を示している。第4実施形態を説明するにあたって、第1および第3実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。第4実施形態の半導体メモリは、例えば、電圧供給回路21に代えて図13の電圧供給回路21Cを有することを除いて、図1の半導体メモリ10と同一である。プリチャージ電圧用の電圧供給回路21Cは、アクティブ信号ACTに拘わらず常時動作する第1電圧供給部21C−1と、アクティブ信号ACTの活性化期間にのみ動作する第2電圧供給部21C−2とを有している。
第1電圧供給部21C−1は、図11の第1電圧供給部21B−1(すなわち、図8の電圧供給回路21A)と同一である。第2電圧供給部21C−2は、スイッチ回路SW1、SW2を有していないことを除いて、図11の第2電圧供給部21B−2と同一である。第1電圧供給部21C−1におけるpMOSトランジスタT1およびnMOSトランジスタT2の接続ノードと、第2電圧供給部21C−2におけるpMOSトランジスタT3およびnMOSトランジスタT4の接続ノードとは、プリチャージ電圧線VPRに接続される出力ノードNDに接続されている。以上のような第4実施形態でも、第1実施形態と同様の効果が得られる。
なお、第1〜第4実施形態では、DRAMに本発明を適用した例について述べたが、本発明はかかる実施形態に限定されるものではない。例えば、DRAMのメモリセルを有するとともに、SRAM(Static Random Access Memory)のインタフェースを有する擬似SRAMに本発明を適用してもよい。第1〜第4実施形態では、プリチャージ電圧用の電圧供給回路に本発明を適用した例について述べたが、本発明はかかる実施形態に限定されるものではない。例えば、プレート電圧用の電圧供給回路に本発明を適用してもよい。
また、第1実施形態では、プリチャージ電圧用の電圧供給回路が2個のスイッチ回路を備えて構成された例について述べたが、本発明はかかる実施形態に限定されるものではない。例えば、プリチャージ電圧用の電圧供給回路は2個のスイッチ回路を省略して構成されてもよい。このような場合でも、半導体メモリのスタンバイ状態での消費電力を増大させることなく、出力電圧の変動に対する応答速度および発振に対する安定性を確保したうえで、半導体メモリの動作状態に応じてプリチャージ電圧用の電圧供給回路の駆動能力を制御できる。第2実施形態では、pMOSトランジスタおよびnMOSトランジスタで形成されるCMOSスイッチで第2スイッチを構成した例について述べたが、本発明はかかる実施形態に限定されるものではない。例えば、pMOSトランジスタあるいはnMOSトランジスタで第2スイッチを構成してもよい。
以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
10‥半導体メモリ;20‥内部電源回路;21、21A、21B、21C‥電圧供給回路;21B−1、21C−1‥第1電圧供給部;21B−2、21C−2‥第2電圧供給部;22〜24‥電圧供給回路;30‥制御回路;40‥メモリコア;ACT‥アクティブ信号;AMP1、AMP1A、AMP1B、AMP2、AMP2A、AMP2B‥差動増幅器;BL、/BL‥ビット線;CDEC‥コラムデコーダ;EQC‥イコライズ回路I1、INV‥インバータ;MC‥メモリセル;MCA‥メモリセルアレイ;MSW1、MSW2‥CMOSスイッチ;PRC‥プリチャージ回路;RA‥リードアンプ;SA‥センスアンプ;SW1、SW1A、SW2、SW2A‥スイッチ回路;T1、T3、T5、T11、T12‥pMOSトランジスタ;T2、T4、T6、T13〜T17‥nMOSトランジスタ;VB1、VB2‥バイアス電圧;VBLH‥リストア電圧線;VPL‥プレート電圧線;VPP‥ワード線活性化電圧線;VPR‥プリチャージ電圧線;VRL、VRH‥基準電圧;VSS‥接地線;WA‥ライトアンプ;WDEC‥ワードデコーダ;WL‥ワード線