WO2014129576A1 - 半導体記憶装置 - Google Patents

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武士 大神
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ピーエスフォー ルクスコ エスエイアールエル
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures

Definitions

  • the present invention is based on the priority claim of Japanese Patent Application No. 2013-033288 (filed on Feb. 22, 2013), the entire contents of which are incorporated herein by reference. Shall.
  • the present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device having a sense amplifier.
  • a transistor having a low threshold is used in a sense amplifier and its peripheral circuit in order to increase the operation speed.
  • Patent Document 1 discloses a semiconductor memory in which a threshold value in a precharge transistor is set lower than threshold values in a memory cell transistor and a peripheral transistor, a precharge time for a bit line is shortened, and high speed operation is possible. It is disclosed. It is also disclosed that the threshold value in the sense amplifier transistor is set lower than the threshold values in the memory cell transistor and the peripheral transistor to shorten the sensing time and enable high-speed operation.
  • Patent Document 2 uses a low threshold transistor for the sense amplifier driver transistor and the sense amplifier unit precharge transistor, and drives them with a negative voltage, so that each transistor Disclosed is a semiconductor memory device capable of increasing the drive capability to speed up the amplification of the sense amplifier and the precharge operation of the bit line and the sense amplifier section, and to reduce the subthreshold leakage at the time of deactivation. Yes.
  • the size of the memory cell area tends to be reduced by miniaturization.
  • miniaturization in the peripheral part such as the sense amplifier part and the sub word line driver is not advanced as compared with the memory cell, and the reduction of the size of this area becomes a new problem.
  • this tendency is remarkable in the sense amplifier portion, and in order to further miniaturize the device in the future, a device for suppressing an increase in chip area in the sense amplifier portion is desired.
  • a semiconductor memory device includes a bit line pair, a sense amplifier circuit configured by two CMOS inverter circuits connected between the bit line pair and connected to each other, and a bit An equalizer circuit connected between the pair of lines and a drive transistor for driving the drive line of the sense amplifier circuit, and one transistor constituting the CMOS inverter circuit, a transistor group constituting the equalizer circuit, and a drive transistor are 1 conductivity type and have the same first threshold.
  • the chip area can be reduced.
  • FIG. 1 is a block diagram showing a configuration of a semiconductor memory device according to a first example.
  • FIG. FIG. 3 is a circuit diagram of a sense amplifier unit according to the first embodiment. It is the figure which showed typically the layout of the engagement amplifier part in the 1st Example. It is a block diagram which shows the structure of the drive circuit of the sense amplifier part concerning a 2nd Example. It is a figure explaining generation
  • a semiconductor memory device includes a bit line pair (BL3T and BL3B in FIG. 2) and two CMOS (Complementary Metal Oxide Semiconductor) inverter circuits connected between the bit line pair and connecting input and output to each other.
  • Sense amplifier circuit (corresponding to SA1 and SA2 in FIG. 2), an equalizer circuit (BLEQ in FIG. 2) connected between the bit line pair, and a drive transistor (in FIG. 2) for driving the drive line of the sense amplifier circuit MN6), one transistor (MN1, MN2 in FIG. 2) constituting the CMOS inverter circuit, a group of transistors (MN3 to MN5 in FIG. 2) constituting the equalizer circuit, and the drive transistor are of the first conductivity type. And have the same first threshold.
  • one transistor constituting a CMOS inverter circuit, a transistor group constituting an equalizer circuit, and a driving transistor are disposed in one second conductivity type well region (P-Well in FIG. 3). You may make it do.
  • one second conductivity type well region has one equalizer circuit, two one transistors in one sense amplifier circuit, a drive transistor, and two in another sense amplifier circuit along one direction.
  • One transistor and the other equalizer circuit may be included in this order without providing an element isolation region.
  • the element isolation region referred to here requires channel doping or LDD (Lightly Doped Drain) corresponding to each transistor in order to provide a transistor with a different threshold value.
  • LDD Lightly Doped Drain
  • a separation margin of the implantation region for introduction is required, and this separation margin is indicated. Therefore, the element isolation region referred to here is different from an isolation region by field isolation such as STI (Shallow Trench Isolation) embedded with an insulating film.
  • the one direction may be an arrangement direction of the bit line pair.
  • the first threshold value is Vt1
  • the threshold values of the transistors (MN7 and MN8 in FIG. 2) for controlling the connection of the input / output line pair to the bit line pair are Vt2
  • the threshold value of the transistors constituting the row control circuit is Vt3. In this case, Vt1 ⁇ Vt2 ⁇ Vt3 may be satisfied.
  • the driving transistor may drive a driving line common to one and other sense amplifier circuits.
  • the semiconductor memory device includes a first level shift circuit (LS1 in FIG. 4) that generates a first drive signal based on a potential lower than the source potential of the drive transistor. It may be driven by the drive signal.
  • LS1 in FIG. 4 a first level shift circuit
  • the semiconductor memory device includes a second level shift circuit (LS2 in FIG. 4) that generates a second drive signal based on a potential lower than the source potential of the drive transistor, and includes a transistor group constituting the equalizer circuit. Each gate may be driven by the second drive signal.
  • LS2 in FIG. 4 The semiconductor memory device includes a second level shift circuit (LS2 in FIG. 4) that generates a second drive signal based on a potential lower than the source potential of the drive transistor, and includes a transistor group constituting the equalizer circuit. Each gate may be driven by the second drive signal.
  • one transistor constituting the CMOS inverter circuit, the transistor group constituting the equalizer circuit, and the drive transistor are formed without providing an element isolation region in one well region. Therefore, the element isolation region is omitted, and the chip area related to the sense amplifier unit can be reduced.
  • FIG. 1 is a block diagram showing the configuration of the semiconductor memory device according to the first embodiment.
  • the semiconductor memory device 1 includes a control logic 10, a row decoder & timing signal generation circuit 20, a column decoder & timing signal generation circuit 30, a memory cell array 40, a sense amplifier 50, and an amplifier & buffer unit 60. And a data input / output unit 70.
  • the control logic 10 receives an externally supplied command and generates various internal signals (the control logic 10 corresponds to the control circuit described above). Specifically, the control logic 10 receives an internal active command signal IACT when an active command is supplied from the outside, an internal read command signal IRD when a read command is supplied from the outside, and a write command from the outside. And an internal write command signal IWRT, respectively.
  • the internal active command signal IACT holds the active high level until the precharge command is supplied.
  • the control logic 10 When a write command is supplied from the outside, the control logic 10 generates a timing signal TCCT that takes a high level as an active level during a tCCDmin period.
  • the tCCDmin period is the lower limit of the time from receipt of a write command or read command until reception of the next write command or read command when the read operation or write operation is repeated (continuously). It is a period.
  • the tCCDmin period can be represented by the number of clock cycles.
  • the control logic 10 includes therein a TCDT generation circuit that receives a clock signal CK supplied from the outside, counts the clock signal CK, and generates a timing signal TCDT.
  • the internal active command signal IACT is output to the row decoder & timing signal generation circuit 20.
  • the internal read command signal IRD, the internal write command signal IWRT, and the timing signal TCDT are output to the column decoder & timing signal generation circuit 30.
  • the row decoder & timing signal generation circuit 20 receives the address signal ADD as a row address in response to the internal active command signal IACT.
  • the row decoder & timing signal generation circuit 20 outputs various row-related control signals according to the internal active command signal IACT and the row address. Specifically, the word line selection signal WLS is output to the memory cell array 40, and the switch control signal S1, the sense amplifier activation signals CSP and CSN are output to the sense amplifier 50.
  • the row decoder & timing signal generation circuit 20 includes a plurality of local input / output equalization signal generation circuits LIOEQSC1 to LIOEQSCk (k is a positive integer, the same applies hereinafter).
  • a plurality of local input / output equalize signal generation circuits LIOEQSC1 to LIOEQSCk generate equalize signals EQ1 to EQk and local input / output line equalize signals LEQ2B1 to LEQ2Bk, respectively.
  • One local input / output equalize signal generation circuit LIOEQSCi (i is a positive integer not less than 1 and not more than k, the same applies hereinafter) selected by a row address among the plurality of local input / output equalize signal generation circuits LIOEQSC1 to LIOEQSCk During the period, the equalize signal EQi is deactivated, and the local input / output line equalize signal LEQ2Bi is controlled in accordance with the burst flag signal BSTFLGT and the input / output equalize control signal IOEQB.
  • the remaining plurality of local input / output equalize signal generation circuits not selected by the row address maintain the equalize signal EQ at the active level and maintain the local input / output line equalize signal LEQ2B at the inactive level.
  • Equalize signals EQ1 to EQk and local input / output line equalize signals LEQ2B1 to LEQ2Bk are output to sense amplifier 50.
  • the column decoder & timing signal generation circuit 30 receives the address signal ADD as a column address in response to the internal read command signal IRD when the internal read command signal IRD is supplied. Further, the column decoder & timing signal generation circuit 30 outputs various column system control signals in accordance with the internal read command signal IRD and the column address. Specifically, the Y switch selection signal YS is output to the sense amplifier 50, and the read enable signal RE and the main amplifier connection signal TGB are output to the amplifier & buffer unit 60, respectively.
  • the column decoder & timing signal generation circuit 30 generates a main amplifier equalize signal MAEQB and an input / output equalize control signal IOEQB in accordance with the internal read command signal IRD, and outputs the low level of the active level in the second period and the third period, respectively.
  • a main amplifier equalize signal MAEQB and an input / output equalize control signal IOEQB in accordance with the internal read command signal IRD, and outputs the low level of the active level in the second period and the third period, respectively.
  • both the burst flag signal BSTFLGT and the write enable signal WE are maintained at the inactive level.
  • the main amplifier equalize signal MAEQB and the write enable signal WE are output to the amplifier & buffer unit 60, and the input / output equalize control signal IOEQB and the burst flag signal BSTFLGT are output to the row decoder & timing signal generation circuit 20 and the amplifier & buffer unit 60.
  • the column decoder & timing signal generation circuit 30 receives an address signal ADD as a column address in response to the internal write command signal IWRT when the internal write command signal IWRT and the timing signal TCDT are supplied.
  • the column decoder & timing signal generation circuit 30 outputs various column system control signals according to the internal write command signal IWRT, the timing signal TCDT and the column address. Specifically, the Y switch selection signal YS and the write enable signal WE are output according to the internal write command signal IWRT and the column address.
  • the burst flag signal BSTFLGT is output in response to the timing signal TCDT. More specifically, the burst flag signal BSTFLGT is generated by delaying the timing signal TCDT for the fourth period.
  • the column decoder & timing signal generation circuit 30 changes the input / output equalize control signal IOEQB from the low level of the active level to the high level of the inactive level in the fifth period in response to the internal write command signal IWRT.
  • both the read enable signal RE and the main amplifier connection signal TGB remain in the inactive level, and the main amplifier equalize signal MAEQB maintains the active level.
  • the memory cell array 40 includes a plurality of word lines WL and a plurality of bit lines BL, and a plurality of memory cells MC provided at the intersections of the respective word lines WL and bit lines BL.
  • the sense amplifier 50 includes a plurality of sense amplifier units. Details of the sense amplifier 50 will be described later.
  • the amplifier & buffer unit 60 includes a plurality of main input / output line equalization circuits MIOEQ (the main input / output line equalization circuit corresponds to the first equalization circuit described above), a plurality of main amplifiers MA, and a plurality of write buffers.
  • a circuit WB and a main input / output equalize signal generation circuit MIOEQSC are included.
  • the data input / output unit 70 supplies the write data supplied to the data terminal DQ to the amplifier & buffer unit 60 via the read / write bus RWBUS when a write command is supplied from the outside, that is, during a write operation.
  • a read command is supplied from the outside, that is, during a read operation
  • read data supplied from the amplifier & buffer unit 60 via the read / write bus RWBUS is supplied to the data terminal DQ.
  • FIG. 2 is a circuit diagram of the sense amplifier section.
  • the sense amplifier section includes transistor pairs SA1 and SA2, an equalizer circuit BLEQ, and a Y switch circuit YS, and four sets are arranged symmetrically around the center of FIG.
  • the sense amplifier unit includes an NMOS transistor MN6 that drives a drive line CSN commonly connected to the four transistor pairs SA1, and a PMOS transistor MP3 that drives a drive line CSP commonly connected to the two transistor pairs SA2.
  • the drive lines CSN and CSP are supplied with the sense amplifier activation signals CSN and CSP having the same reference numerals described in FIG.
  • One of the equalize signals EQ1 to EQk in FIG. 1 is applied to the drive line ABLEQT in FIG.
  • the Y switch selection signal YS in FIG. 1 corresponds to the Y switch selection signal AYST in FIG.
  • the transistor pair SA1 includes NMOS transistors MN1 and MN2 whose drains and gates are connected to each other.
  • the transistor pair SA2 includes PMOS transistors MP1 and MP2 whose drains and gates are connected to each other.
  • the drain of the NMOS transistor MN1 and the drain of the PMOS transistor MP1 are commonly connected to the bit line BL3B.
  • the drain of the NMOS transistor MN2 and the drain of the PMOS transistor MP2 are commonly connected to the bit line BL3T.
  • Bit line BL3T forms a bit line pair with bit line BL3B.
  • the sources of the NMOS transistors MN1 and MN2 are commonly connected to the drive line CSN.
  • the sources of the PMOS transistors MP1 and MP2 are commonly connected to the drive line CSP.
  • the NMOS transistor MN1 and the PMOS transistor MP1 constitute a CMOS inverter circuit
  • the NMOS transistor MN2 and the PMOS transistor MP2 constitute a CMOS inverter circuit.
  • the sense amplifier functions as an amplifier composed of the two CMOS inverter circuits that connect the input and output to each other.
  • the equalizer circuit BLEQ includes NMOS transistors MN3 to MN5.
  • the NMOS transistor MN3 is connected between the bit line pair (BL3T, BL3B).
  • the NMOS transistor MN4 is connected between the bit line BL3B and the power supply VBLP.
  • the NMOS transistor MN5 is connected between the bit line BL3T and the power supply VBLP.
  • the gates of the NMOS transistors MN3 to MN5 are commonly connected to the drive line ABLEQT.
  • the NMOS transistors MN3 to MN5 are all turned on, and the bit lines BL3T and BL3B are precharged to the potential of the power supply VBLP.
  • the NMOS transistor MN6 has a drain connected to the drive line CSN, a source connected to the power supply VSS, and a gate receiving a drive signal ASANT that activates the sense amplifier.
  • the PMOS transistor MP3 has a drain connected to the drive line CSP, a source connected to the power supply VARY, and a gate receiving a drive signal ASAPB that activates the sense amplifier.
  • the NMOS transistor MN6 and the PMOS transistor MP3 are turned on to activate the sense amplifier.
  • the Y switch circuit YS includes NMOS transistors MN7 and MN8.
  • the NMOS transistor MN7 is connected between the bit line BL2T and the local input / output line LIO2T.
  • the NMOS transistor MN8 is connected between the bit line BL3T and the local input / output line LIO3T.
  • the Y switch selection signal AYST is commonly supplied to the gates of the NMOS transistors MN7 and MN8.
  • the bit line BL2T and the local input / output line LIO2T and the bit line BL3T and the local input / output line LIO3T are short-circuited, respectively, and the bit line pair and the local input / output line The pair is connected.
  • each transistor is configured to satisfy Vt1 ⁇ Vt2 ⁇ Vt3.
  • the four sets of NMOS transistors MN1 to MN5 and the NMOS transistor MN6 connected in common to these four sets surrounded by a circle A have the same threshold value Vt1, so that the element isolation region is included in one P well region. It is possible to form without providing.
  • FIG. 3 is a diagram schematically showing the layout of the sense amplifier section.
  • the four basic configurations having the same configuration are arranged symmetrically around the center of FIG. 3.
  • the NMOS transistors MN1 to MN5 connected to the bit lines BL3T and BL3B shown in FIG. 2 are composed of transistors provided in the right column of FIG.
  • the NMOS transistors shown in FIG. 2 and connected to the bit lines BL1T and BL1B and provided at symmetrical positions with respect to the NMOS transistors MN1 to MN5 are constituted by transistors provided in the left column of FIG. .
  • the NMOS transistor MN6 is connected in parallel with two transistors so as to enhance the drive capability.
  • NMOS transistors MN1 to MN5 and NMOS transistor MN6 connected in common to these four sets are formed without providing an element isolation region in one P-well region P-Well as described above.
  • the PMOS transistors MP1 to MP3 are provided in an N well region N-Well arranged above and below the P well region.
  • the NMOS transistors MN7 and MN8 are provided in another P well region not shown.
  • NMOS transistors MN1 to MN5 and an NMOS transistor MN6 commonly connected to these four sets provide an element isolation region in one P-well region. Formed without. Therefore, the element isolation region is omitted, and the chip area related to the sense amplifier unit can be reduced.
  • FIG. 4 is a block diagram showing the configuration of the drive circuit of the sense amplifier section according to the second embodiment.
  • the semiconductor memory device includes decode circuits DEC1 and DEC2, level shift circuits LS1 and LS2, and buffer circuits BUF1 and BUF2, in addition to the NMOS transistors MN1 to MN6 described in the first embodiment.
  • the decode circuits DEC1 and DEC2, level shift circuits LS1 and LS2, and buffer circuits BUF1 and BUF2 may be incorporated in the row decoder & timing signal generation circuit 20 of FIG.
  • the decode circuit DEC1 decodes the address signal ADD and the control signal CNTL and outputs them to the level shift circuit LS1.
  • the level shift circuit LS1 converts the L level in the output signal of the decode circuit DEC1 from the potential of the power supply VSS to the potential Vneg lower than the potential of the power supply VSS, and outputs it to the buffer circuit BUF1.
  • the output of the buffer circuit BUF1 is connected to the gate of the NMOS transistor MN6 as a drive line ASANT having the same sign as the drive signal ASNT described in FIG.
  • the decode circuit DEC2 decodes the address signal ADD and the control signal CNTL and outputs them to the level shift circuit LS2.
  • the level shift circuit LS2 converts the L level in the output signal of the decode circuit DEC2 from the potential of the power supply VSS to the potential Vneg lower than the potential of the power supply VSS, and outputs it to the buffer circuit BUF2.
  • the output of the buffer circuit BUF2 is connected to the gates of the NMOS transistors MN3 to MN5 as a drive line ABLEQT.
  • an off-leakage current Io3 flows from the bit line BLT to VBLP through the NMOS transistor MN5 in the off state. Further, an off-leakage current Io4 flows from VBLP to the bit line BLB via the NMOS transistor MN4 in the off state.
  • the drive line ASANT and the drive line ABLEQT are driven to a potential Vneg lower than the potential of the power supply VSS when they are at the L level, and the NMOS transistors MN3 to MN6 are each deeply biased. . Therefore, the above-described off-leakage currents Io1 to Io4 are extremely small, and the current consumption of the chip is reduced.
  • SYMBOLS 1 Semiconductor memory device 10 Control logic 20 Row decoder & timing signal generation circuit 30 Column decoder & timing signal generation circuit 40 Memory cell array 50 Sense amplifier 60 Amplifier & buffer part 70 Data input / output part BLEQ Equalizer circuit BUF1, BUF2 Buffer circuit DEC1, DEC2 Decode circuit LS1, LS2 Level shift circuit MN1-MN8 NMOS transistor MP1-MP3 PMOS transistor N-Well N-well region P-Well P-well region SA1, SA2 Transistor pair YSY switch circuit

Abstract

　チップ面積を削減する。ビット線対と、ビット線対間に接続され、入出力を互いに接続する２つのＣＭＯＳインバータ回路で構成されるセンスアンプ回路と、ビット線対間に接続されるイコライザ回路と、センスアンプ回路の駆動線を駆動する駆動トランジスタと、を備え、ＣＭＯＳインバータ回路を構成する一方のトランジスタとイコライザ回路を構成するトランジスタ群と駆動トランジスタとが第１導電型であって同じ第１の閾値を有する。

Description

半導体記憶装置
［関連出願についての記載］
　本発明は、日本国特許出願：特願２０１３－０３３２８８号（２０１３年０２月２２日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
　本発明は、半導体記憶装置に係り、特に、センスアンプを有する半導体記憶装置に係る。
　ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）に代表される半導体記憶装置では、センスアンプやその周辺回路において、動作の高速化のために、閾値を低く設定したトランジスタが用いられる。
　例えば、特許文献１には、プリチャージ用トランジスタにおける閾値を、メモリセルトランジスタ及び周辺トランジスタにおける閾値よりも低く設定し、ビット線に対するプリチャージ時間を短縮して、高速動作を可能とする半導体メモリが開示されている。また、センスアンプトランジスタにおける閾値を、メモリセルトランジスタ及び周辺トランジスタにおける閾値よりも低く設定して、センス時間を短縮し、高速動作を可能とすることも開示されている。
　さらに、特許文献２には、半導体メモリ装置の低電圧化が進んでも、センスアンプドライバートランジスタ、センスアンプ部プリチャージトランジスタに低閾値トランジスタを用い、それらを負電圧で駆動することにより、各トランジスタの駆動能力を高くして、センスアンプの増幅、及びビット線、センスアンプ部のプリチャージ動作を高速化するとともに、非活性化時のサブスレッショルドリークを低減することができる半導体メモリ装置が開示されている。
特開平１０－１７８１６１号公報 特開２０００－２９３９８６号公報
　以下の分析は本発明において与えられる。
　ところで、先端プロセスでの開発において、メモリセル領域のサイズは、微細化によって縮小傾向にある。これに対し、センスアンプ部やサブワード線ドライバなどの周辺部における微細化は、メモリセルに比べて進んでおらず、この領域のサイズの縮小が新たな課題となる。特に、センスアンプ部ではこの傾向が顕著であり、今後さらに微細化を進める上で、センスアンプ部におけるチップ面積の増大を抑える工夫が望まれている。
　本発明の１つのアスペクト（側面）に係る半導体記憶装置は、ビット線対と、ビット線対間に接続され、入出力を互いに接続する２つのＣＭＯＳインバータ回路で構成されるセンスアンプ回路と、ビット線対間に接続されるイコライザ回路と、センスアンプ回路の駆動線を駆動する駆動トランジスタと、を備え、ＣＭＯＳインバータ回路を構成する一方のトランジスタとイコライザ回路を構成するトランジスタ群と駆動トランジスタとが第１導電型であって同じ第１の閾値を有する。
　本発明によれば、チップ面積を削減することができる。
第１の実施例に係る半導体記憶装置の構成を示すブロック図である。 第１の実施例に係るセンスアンプ部の回路図である。 第１の実施例に係センスアンプ部のレイアウトを模式的に示した図である。 第２の実施例に係るセンスアンプ部の駆動回路の構成を示すブロック図である。 オフリーク電流の発生を説明する図である。
　以下、本願開示の一実施形態について、概説する。なお、以下の概説に付記した図面参照符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
　一実施形態に係る半導体記憶装置は、ビット線対（図２のＢＬ３Ｔ、ＢＬ３Ｂ）と、ビット線対間に接続され、入出力を互いに接続する２つのＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータ回路で構成されるセンスアンプ回路（図２のＳＡ１、ＳＡ２に対応）と、ビット線対間に接続されるイコライザ回路（図２のＢＬＥＱ）と、センスアンプ回路の駆動線を駆動する駆動トランジスタ（図２のＭＮ６）と、を備え、ＣＭＯＳインバータ回路を構成する一方のトランジスタ（図２のＭＮ１、ＭＮ２）とイコライザ回路を構成するトランジスタ群（図２のＭＮ３～ＭＮ５）と駆動トランジスタとが第１導電型であって同じ第１の閾値を有する。
　半導体記憶装置において、ＣＭＯＳインバータ回路を構成する一方のトランジスタとイコライザ回路を構成するトランジスタ群と駆動トランジスタとは、一つの第２導電型のウェル領域（図３のＰ－Ｗｅｌｌ）内に配設されるようにしてもよい。
　半導体記憶装置において、一つの第２導電型のウェル領域は、一の方向に沿って、１つのイコライザ回路、１つのセンスアンプ回路における２つの一方のトランジスタ、駆動トランジスタ、他のセンスアンプ回路における２つの一方のトランジスタ、他のイコライザ回路の順に、これらの間を素子分離領域を設けることなく含むようにしてもよい。なお、ここで言う素子分離領域とは、閾値の異なるトランジスタを設けるには、夫々のトランジスタに対応したチャネルドープやＬＤＤ（Lightly Doped Drain）を必要としており、その対処の為に、トランジスタの不純物の導入の為の注入領域の分離マージンを必要とし、この分離マージンを指し示すものである。したがって、ここで言う素子分離領域とは、絶縁膜が埋め込まれたＳＴＩ（Shallow Trench Isolation）等のフィールド分離による分離領域とは異なる。
　半導体記憶装置において、一の方向は、ビット線対の配置方向であってもよい。
　半導体記憶装置において、第１の閾値をＶｔ１、入出力線対をビット線対に接続制御するトランジスタ（図２のＭＮ７、ＭＮ８）の閾値をＶｔ２、ロウ系制御回路を構成するトランジスタの閾値をＶｔ３とした場合、Ｖｔ１＜Ｖｔ２＜Ｖｔ３、を満たすようにしてもよい。
　半導体記憶装置において、駆動トランジスタは、１つおよび他のセンスアンプ回路に共通する駆動線を駆動するようにしてもよい。
　半導体記憶装置において、駆動トランジスタのソースの電位よりも低い電位を基準とする第１の駆動信号を生成する第１のレベルシフト回路（図４のＬＳ１）を備え、駆動トランジスタのゲートは、第１の駆動信号によって駆動されるようにしてもよい。
　半導体記憶装置において、駆動トランジスタのソースの電位よりも低い電位を基準とする第２の駆動信号を生成する第２のレベルシフト回路（図４のＬＳ２）を備え、イコライザ回路を構成するトランジスタ群のそれぞれのゲートは、第２の駆動信号によって駆動されるようにしてもよい。
　以上のような半導体記憶装置によれば、ＣＭＯＳインバータ回路を構成する一方のトランジスタとイコライザ回路を構成するトランジスタ群と駆動トランジスタとを、一つのウェル領域内に素子分離領域を設けることなく形成する。したがって、素子分離領域が省かれ、センスアンプ部に係るチップ面積を削減することができる。
　以下、実施例に即し、図面を参照して詳しく説明する。
　図１は、第１の実施例に係る半導体記憶装置の構成を示すブロック図である。図１において、半導体記憶装置１は、制御ロジック１０と、ロウデコーダ＆タイミング信号発生回路２０と、カラムデコーダ＆タイミング信号発生回路３０と、メモリセルアレイ４０と、センスアンプ５０と、アンプ＆バッファ部６０と、データ入出力部７０から構成されている。
　制御ロジック１０は、外部から供給されるコマンドを受け取り、各種の内部信号を生成する（制御ロジック１０は、上述の制御回路に相当する）。具体的には、制御ロジック１０は、外部からアクティブコマンドが供給されると内部アクティブコマンド信号ＩＡＣＴを、外部からリードコマンドが供給されると内部リードコマンド信号ＩＲＤを、外部からライトコマンドが供給されると内部ライトコマンド信号ＩＷＲＴを、それぞれ生成する。
　内部アクティブコマンド信号ＩＡＣＴは、プリチャージコマンドが供給されるまで活性レベルのハイレベルを保持する。
　制御ロジック１０は、外部からライトコマンドが供給された場合、ｔＣＣＤｍｉｎ期間、活性レベルとしてハイレベルをとるタイミング信号ＴＣＣＤＴを生成する。ここで、ｔＣＣＤｍｉｎ期間とは、リード動作やライト動作を繰り返して（連続して）行う場合に、ライトコマンド又はリードコマンドの受領から次のライトコマンド又はリードコマンドが受領可能となるまでの時間を下限とする期間である。ｔＣＣＤｍｉｎ期間は、クロックサイクル数で表すことができる。
　制御ロジック１０は、その内部に、外部から供給されるクロック信号ＣＫを受け取り、クロック信号ＣＫをカウントし、タイミング信号ＴＣＣＤＴを生成するＴＣＣＤＴ発生回路を含む。内部アクティブコマンド信号ＩＡＣＴはロウデコーダ＆タイミング信号発生回路２０に出力される。内部リードコマンド信号ＩＲＤ、内部ライトコマンド信号ＩＷＲＴ及びタイミング信号ＴＣＣＤＴは、カラムデコーダ＆タイミング信号発生回路３０に出力される。
　ロウデコーダ＆タイミング信号発生回路２０は、内部アクティブコマンド信号ＩＡＣＴに応じてアドレス信号ＡＤＤをロウアドレスとして受け取る。ロウデコーダ＆タイミング信号発生回路２０は、内部アクティブコマンド信号ＩＡＣＴとロウアドレスとに応じて、各種ロウ系の制御信号を出力する。具体的には、ワード線選択信号ＷＬＳをメモリセルアレイ４０に出力し、スイッチ制御信号Ｓ１、センスアンプ活性化信号ＣＳＰ及びＣＳＮをセンスアンプ５０に出力する。
　また、ロウデコーダ＆タイミング信号発生回路２０は、複数のローカル入出力イコライズ信号発生回路ＬＩＯＥＱＳＣ１～ＬＩＯＥＱＳＣｋ（ｋは正の整数、以下同じ）を含む。複数のローカル入出力イコライズ信号発生回路ＬＩＯＥＱＳＣ１～ＬＩＯＥＱＳＣｋは、それぞれ、イコライズ信号ＥＱ１～ＥＱｋとローカル入出力線イコライズ信号ＬＥＱ２Ｂ１～ＬＥＱ２Ｂｋとを発生する。複数のローカル入出力イコライズ信号発生回路ＬＩＯＥＱＳＣ１～ＬＩＯＥＱＳＣｋのうちロウアドレスにより選択された１つのローカル入出力イコライズ信号発生回路ＬＩＯＥＱＳＣｉ（ｉは１以上ｋ以下の正の整数、以下同じ）は、第１の期間、イコライズ信号ＥＱｉを非活性レベルにし、ローカル入出力線イコライズ信号ＬＥＱ２Ｂｉをバーストフラグ信号ＢＳＴＦＬＧＴと入出力イコライズ制御信号ＩＯＥＱＢに応じて制御可能な状態にする。一方、ロウアドレスにより選択されなかった残りの複数のローカル入出力イコライズ信号発生回路は、イコライズ信号ＥＱを活性レベルに維持し、ローカル入出力線イコライズ信号ＬＥＱ２Ｂを非活性レベルに維持する。イコライズ信号ＥＱ１～ＥＱｋ及びローカル入出力線イコライズ信号ＬＥＱ２Ｂ１～ＬＥＱ２Ｂｋは、センスアンプ５０に出力される。
　カラムデコーダ＆タイミング信号発生回路３０は、内部リードコマンド信号ＩＲＤが供給された場合に、内部リードコマンド信号ＩＲＤに応じてアドレス信号ＡＤＤをカラムアドレスとして受け取る。さらに、カラムデコーダ＆タイミング信号発生回路３０は、内部リードコマンド信号ＩＲＤとカラムアドレスとに応じて、各種カラム系の制御信号を出力する。具体的には、Ｙスイッチ選択信号ＹＳをセンスアンプ５０に、リードイネーブル信号ＲＥ及びメインアンプ接続信号ＴＧＢをアンプ＆バッファ部６０に、それぞれ出力する。
　また、カラムデコーダ＆タイミング信号発生回路３０は、内部リードコマンド信号ＩＲＤに応じて、メインアンプイコライズ信号ＭＡＥＱＢ及び入出力イコライズ制御信号ＩＯＥＱＢを、それぞれ第２の期間及び第３の期間、活性レベルのロウレベルから非活性レベルのハイレベルとする。一方、バーストフラグ信号ＢＳＴＦＬＧＴ及びライトイネーブル信号ＷＥは、共に非活性レベルのまま維持される。メインアンプイコライズ信号ＭＡＥＱＢ及びライトイネーブル信号ＷＥは、アンプ＆バッファ部６０に出力され、入出力イコライズ制御信号ＩＯＥＱＢ及びバーストフラグ信号ＢＳＴＦＬＧＴはロウデコーダ＆タイミング信号発生回路２０及びアンプ＆バッファ部６０に出力される。
　カラムデコーダ＆タイミング信号発生回路３０は、内部ライトコマンド信号ＩＷＲＴ及びタイミング信号ＴＣＣＤＴが供給された場合に、内部ライトコマンド信号ＩＷＲＴに応じてアドレス信号ＡＤＤをカラムアドレスとして受け取る。
　カラムデコーダ＆タイミング信号発生回路３０は、内部ライトコマンド信号ＩＷＲＴ、タイミング信号ＴＣＣＤＴ及びカラムアドレスに応じて、各種カラム系の制御信号を出力する。具体的には、内部ライトコマンド信号ＩＷＲＴとカラムアドレスとに応じて、Ｙスイッチ選択信号ＹＳ、ライトイネーブル信号ＷＥを出力する。
　また、タイミング信号ＴＣＣＤＴに応じて、バーストフラグ信号ＢＳＴＦＬＧＴを出力する。具体的には、タイミング信号ＴＣＣＤＴを、第４の期間、遅延させることで、バーストフラグ信号ＢＳＴＦＬＧＴを生成する。
　また、カラムデコーダ＆タイミング信号発生回路３０は、内部ライトコマンド信号ＩＷＲＴに応じて、入出力イコライズ制御信号ＩＯＥＱＢを、第５の期間、活性レベルのロウレベルから非活性レベルのハイレベルとする。一方、リードイネーブル信号ＲＥとメインアンプ接続信号ＴＧＢは、共に非活性レベルのままであり、メインアンプイコライズ信号ＭＡＥＱＢは活性レベルを維持する。
　メモリセルアレイ４０には、複数のワード線ＷＬと複数のビット線ＢＬと、それぞれのワード線ＷＬとビット線ＢＬとの交点に設けられた複数のメモリセルＭＣが含まれている。
　センスアンプ５０には、複数のセンスアンプ部が含まれている。センスアンプ５０の詳細については、後述する。
　アンプ＆バッファ部６０には、複数のメイン入出力線イコライズ回路ＭＩＯＥＱ（メイン入出力線イコライズ回路は、上述の第１のイコライズ回路に相当する）と、複数のメインアンプＭＡと、複数のライトバッファ回路ＷＢと、メイン入出力イコライズ信号生成回路ＭＩＯＥＱＳＣが含まれている。
　データ入出力部７０は、外部からライトコマンドが供給された場合、つまり、ライト動作時には、データ端子ＤＱに供給されたライトデータを、リードライトバスＲＷＢＵＳを介してアンプ＆バッファ部６０に供給する。外部からリードコマンドが供給された場合、つまり、リード動作時には、アンプ＆バッファ部６０からリードライトバスＲＷＢＵＳを介して供給されるリードデータをデータ端子ＤＱに供給する。
　次に、センスアンプ５０に含まれる複数のセンスアンプ部について説明する。
　図２は、センスアンプ部の回路図である。図２において、４組の同一構成の基本回路からなるセンスアンプ部が示される。すなわち、センスアンプ部は、トランジスタ対ＳＡ１、ＳＡ２、イコライザ回路ＢＬＥＱ、Ｙスイッチ回路ＹＳから構成され、それぞれが図２の中央を中心として対称に４組配置されている。さらに、センスアンプ部は、４つのトランジスタ対ＳＡ１に共通に接続される駆動線ＣＳＮを駆動するＮＭＯＳトランジスタＭＮ６、２つのトランジスタ対ＳＡ２に共通に接続される駆動線ＣＳＰを駆動するＰＭＯＳトランジスタＭＰ３を備える。なお、駆動線ＣＳＮ、ＣＳＰには、図１で説明した同一の符号を付したセンスアンプ活性化信号ＣＳＮ、ＣＳＰがそれぞれ与えられる。
　なお、図１のビット線ＢＬは、図２のビット線対ＢＬｋＴ、ＢＬｋＢ（ｋ＝０～３）として表される。また、図１の入出力線ＭＩＯは、階層化されて図２のローカル入出力線対ＬＩＯｋＴ、ＬＩＯｋＢ（ｋ＝０～３）として表される。図１のイコライズ信号ＥＱ１～ＥＱｋのいずれかは、図２の駆動線ＡＢＬＥＱＴに与えられる。図１のＹスイッチ選択信号ＹＳは、図２のＹスイッチ選択信号ＡＹＳＴに相当する。
　以下、上述の４組の内の１組についてのみ、符号を付して説明する。他の組に関しては、回路構成は同一であって、接続先となるビット線対、ローカル入出力線対などの符号が異なるだけであるので、その説明を省略する。なお、以下において、トランジスタ対ＳＡ１、ＳＡ２を纏めたものを単にセンスアンプあるいはセンスアンプ回路という。すなわち、ここでいうセンスアンプあるいはセンスアンプ回路は、先のセンスアンプ５０に多数個含まれるものである。
　トランジスタ対ＳＡ１は、ドレインとゲートを互いに襷がけとしたＮＭＯＳトランジスタＭＮ１、ＭＮ２を備える。トランジスタ対ＳＡ２は、ドレインとゲートを互いに襷がけとしたＰＭＯＳトランジスタＭＰ１、ＭＰ２を備える。ＮＭＯＳトランジスタＭＮ１のドレインとＰＭＯＳトランジスタＭＰ１のドレインは、共通にビット線ＢＬ３Ｂに接続される。ＮＭＯＳトランジスタＭＮ２のドレインとＰＭＯＳトランジスタＭＰ２のドレインは、共通にビット線ＢＬ３Ｔに接続される。ビット線ＢＬ３Ｔは、ビット線ＢＬ３Ｂとビット線対をなす。ＮＭＯＳトランジスタＭＮ１、ＭＮ２のソースは、共通に駆動線ＣＳＮに接続される。ＰＭＯＳトランジスタＭＰ１、ＭＰ２のソースは、共通に駆動線ＣＳＰに接続される。
　このような構成のセンスアンプ（トランジスタ対ＳＡ１、ＳＡ２）において、ＮＭＯＳトランジスタＭＮ１とＰＭＯＳトランジスタＭＰ１とでＣＭＯＳインバータ回路を構成し、ＮＭＯＳトランジスタＭＮ２とＰＭＯＳトランジスタＭＰ２とでＣＭＯＳインバータ回路を構成する。センスアンプは、入出力を互いに接続する上記２つのＣＭＯＳインバータ回路で構成される増幅器として機能する。
　イコライザ回路ＢＬＥＱは、ＮＭＯＳトランジスタＭＮ３～ＭＮ５を備える。ＮＭＯＳトランジスタＭＮ３は、ビット線対（ＢＬ３Ｔ、ＢＬ３Ｂ）間に接続される。ＮＭＯＳトランジスタＭＮ４は、ビット線ＢＬ３Ｂ、電源ＶＢＬＰ間に接続される。ＮＭＯＳトランジスタＭＮ５は、ビット線ＢＬ３Ｔ、電源ＶＢＬＰ間に接続される。ＮＭＯＳトランジスタＭＮ３～ＭＮ５のゲートは、共通に駆動線ＡＢＬＥＱＴに接続される。
　駆動線ＡＢＬＥＱＴがＨレベルとなる場合、ＮＭＯＳトランジスタＭＮ３～ＭＮ５は全てオンとなって、ビット線ＢＬ３Ｔ、ＢＬ３Ｂは、電源ＶＢＬＰの電位にプリチャージされる。
　ＮＭＯＳトランジスタＭＮ６は、ドレインを駆動線ＣＳＮに接続し、ソースを電源ＶＳＳに接続し、ゲートにセンスアンプを活性化させる駆動信号ＡＳＡＮＴを受ける。
　ＰＭＯＳトランジスタＭＰ３は、ドレインを駆動線ＣＳＰに接続し、ソースを電源ＶＡＲＹに接続し、ゲートにセンスアンプを活性化させる駆動信号ＡＳＡＰＢを受ける。
　駆動信号ＡＳＡＮＴがＨレベル、駆動信号ＡＳＡＰＢがＬレベルとなる場合、ＮＭＯＳトランジスタＭＮ６およびＰＭＯＳトランジスタＭＰ３がオンとなってセンスアンプが活性化される。
　Ｙスイッチ回路ＹＳは、ＮＭＯＳトランジスタＭＮ７、ＭＮ８を備える。ＮＭＯＳトランジスタＭＮ７は、ビット線ＢＬ２Ｔとローカル入出力線ＬＩＯ２Ｔとの間に接続される。ＮＭＯＳトランジスタＭＮ８は、ビット線ＢＬ３Ｔとローカル入出力線ＬＩＯ３Ｔとの間に接続される。ＮＭＯＳトランジスタＭＮ７、ＭＮ８のゲートには、共通にＹスイッチ選択信号ＡＹＳＴが与えられる。
　Ｙスイッチ選択信号ＡＹＳＴがＨレベルである場合、ビット線ＢＬ２Ｔとローカル入出力線ＬＩＯ２Ｔとの間およびビット線ＢＬ３Ｔとローカル入出力線ＬＩＯ３Ｔとの間がそれぞれ短絡され、ビット線対とローカル入出力線対が接続状態とされる。
　以上のような構成のセンスアンプ部において、丸Ａで囲った、１組がＮＭＯＳトランジスタＭＮ１～ＭＮ５からなる４組とこれら４組に共通に接続されるＮＭＯＳトランジスタＭＮ６とは、同じ閾値Ｖｔ１を有するように構成される。ここで、Ｙスイッチ回路ＹＳを構成するＮＭＯＳトランジスタＭＮ７、ＭＮ８の閾値をＶｔ２とする。さらに、図示されない、ロウ系制御回路、カラム系制御回路、制御ロジック回路、データ入出力回路、バッファ等の周辺回路におけるＮＭＯＳトランジスタの閾値をＶｔ３とする。この場合、Ｖｔ１＜Ｖｔ２＜Ｖｔ３、を満たすようにそれぞれのトランジスタが構成される。
　ここで、丸Ａで囲った、ＮＭＯＳトランジスタＭＮ１～ＭＮ５の４組とこれら４組に共通に接続されるＮＭＯＳトランジスタＭＮ６とは、同じ閾値Ｖｔ１を有するので、一つのＰウェル領域内に素子分離領域を設けることなく形成することが可能である。
　次に、センスアンプ部のチップ上のレイアウトについて説明する。図３は、センスアンプ部のレイアウトを模式的に示した図である。図３において、図２で説明したと同様に、４組の同一構成の基本構成のそれぞれが図３の中央を中心として対称に配置されている。より具体的には、図２で示されるビット線ＢＬ３Ｔ、ＢＬ３Ｂに接続されるＮＭＯＳトランジスタＭＮ１～ＭＮ５は、図３の右側の列に設けられたトランジスタで構成される。なお、図２で示され、ビット線ＢＬ１Ｔ、ＢＬ１Ｂに接続され、ＮＭＯＳトランジスタＭＮ１～ＭＮ５と対称の位置に設けられているＮＭＯＳトランジスタは、図３の左の列に設けられたトランジスタで構成される。また、ＮＭＯＳトランジスタＭＮ６は、ドライブ能力を高めるように２個のトランジスタの並列接続としている。
　ＮＭＯＳトランジスタＭＮ１～ＭＮ５の４組とこれら４組に共通に接続されるＮＭＯＳトランジスタＭＮ６とは、上述したように一つのＰウェル領域Ｐ－Ｗｅｌｌ内に素子分離領域を設けることなく形成される。また、ＰＭＯＳトランジスタＭＰ１～ＭＰ３は、Ｐウェル領域の上下に配置されるＮウェル領域Ｎ－Ｗｅｌｌ内に設けられる。なお、ＮＭＯＳトランジスタＭＮ７、ＭＮ８は、図示されない他のＰウェル領域内に設けられる。
　以上のような構成のセンスアンプ部によれば、ＮＭＯＳトランジスタＭＮ１～ＭＮ５の４組とこれら４組に共通に接続されるＮＭＯＳトランジスタＭＮ６とが、一つのＰウェル領域内に素子分離領域を設けることなく形成される。したがって、素子分離領域が省かれ、センスアンプ部に係るチップ面積を削減することができる。
　図４は、第２の実施例に係るセンスアンプ部の駆動回路の構成を示すブロック図である。図４において、半導体記憶装置は、第１の実施例で説明したＮＭＯＳトランジスタＭＮ１～ＭＮ６以外に、デコード回路ＤＥＣ１、ＤＥＣ２、レベルシフト回路ＬＳ１、ＬＳ２、バッファ回路ＢＵＦ１、ＢＵＦ２を備える。なお、デコード回路ＤＥＣ１、ＤＥＣ２、レベルシフト回路ＬＳ１、ＬＳ２、バッファ回路ＢＵＦ１、ＢＵＦ２は、図１のロウデコーダ＆タイミング信号発生回路２０に内蔵されるようにしてもよい。
　デコード回路ＤＥＣ１は、アドレス信号ＡＤＤと制御信号ＣＮＴＬをデコードし、レベルシフト回路ＬＳ１に出力する。レベルシフト回路ＬＳ１は、デコード回路ＤＥＣ１の出力信号におけるＬレベルを電源ＶＳＳの電位から電源ＶＳＳの電位よりも低い電位Ｖｎｅｇに変換してバッファ回路ＢＵＦ１に出力する。バッファ回路ＢＵＦ１の出力は、図２で説明した駆動信号ＡＳＮＴと同じ符号を付した駆動線ＡＳＡＮＴとしてＮＭＯＳトランジスタＭＮ６のゲートに接続される。
　デコード回路ＤＥＣ２は、アドレス信号ＡＤＤと制御信号ＣＮＴＬをデコードし、レベルシフト回路ＬＳ２に出力する。レベルシフト回路ＬＳ２は、デコード回路ＤＥＣ２の出力信号におけるＬレベルを電源ＶＳＳの電位から電源ＶＳＳの電位よりも低い電位Ｖｎｅｇに変換してバッファ回路ＢＵＦ２に出力する。バッファ回路ＢＵＦ２の出力は、駆動線ＡＢＬＥＱＴとしてＮＭＯＳトランジスタＭＮ３～ＭＮ５のゲートに接続される。
　以上のような構成において、駆動線ＡＳＡＮＴの電位がＶＳＳであって、ＮＭＯＳトランジスタＭＮ６がオフであって、ＮＭＯＳトランジスタＭＮ３～ＭＮ５がオンとなるスタンバイ状態を考える。この場合、ＮＭＯＳトランジスタＭＮ６の閾値Ｖｔ１は小さいので、図５（Ａ）に示すように、オフ状態のＮＭＯＳトランジスタＭＮ６を介して駆動線ＣＳＮから電源ＶＳＳに向けてオフリーク電流Ｉｏ１が流れる。
　また、駆動線ＡＢＬＥＱＴの電位がＶＳＳであって、ＮＭＯＳトランジスタＭＮ３～ＭＮ５がオフであって、ＮＭＯＳトランジスタＭＮ６がオンとなるアクティブスタンバイ状態を考える。また、ビット線ＢＬＴの電位（ＶＡＲＹ）がビット線ＢＬＢの電位（ＶＳＳ）に比べて高いものとする。この場合、ＮＭＯＳトランジスタＭＮ３～ＭＮ５の閾値Ｖｔ１は小さいので、図５（Ｂ）に示すように、オフ状態のＮＭＯＳトランジスタＭＮ３を介してビット線ＢＬＴからビット線ＢＬＢに向けてオフリーク電流Ｉｏ２が流れる。また、オフ状態のＮＭＯＳトランジスタＭＮ５を介してビット線ＢＬＴからＶＢＬＰに向けてオフリーク電流Ｉｏ３が流れる。さらに、オフ状態のＮＭＯＳトランジスタＭＮ４を介してＶＢＬＰからビット線ＢＬＢに向けてオフリーク電流Ｉｏ４が流れる。
　これに対し、図４に示す回路では、駆動線ＡＳＡＮＴ、駆動線ＡＢＬＥＱＴは、Ｌレベルの場合に電源ＶＳＳの電位よりも低い電位Ｖｎｅｇに駆動され、ＮＭＯＳトランジスタＭＮ３～ＭＮ６は、それぞれ深くバイアスされる。したがって、上述のオフリーク電流Ｉｏ１～Ｉｏ４は、極めて小さくなり、チップの消費電流が減少する。
　なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の全開示の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
１　半導体記憶装置
１０　制御ロジック
２０　ロウデコーダ＆タイミング信号発生回路
３０　カラムデコーダ＆タイミング信号発生回路
４０　メモリセルアレイ
５０　センスアンプ
６０　アンプ＆バッファ部
７０　データ入出力部
ＢＬＥＱ　イコライザ回路
ＢＵＦ１、ＢＵＦ２　バッファ回路
ＤＥＣ１、ＤＥＣ２　デコード回路
ＬＳ１、ＬＳ２　レベルシフト回路
ＭＮ１～ＭＮ８　ＮＭＯＳトランジスタ
ＭＰ１～ＭＰ３　ＰＭＯＳトランジスタ
Ｎ－Ｗｅｌｌ　Ｎウェル領域
Ｐ－Ｗｅｌｌ　Ｐウェル領域
ＳＡ１、ＳＡ２　トランジスタ対
ＹＳ　Ｙスイッチ回路

Claims (8)

  1. 　ビット線対と、
    　前記ビット線対間に接続され、入出力を互いに接続する２つのＣＭＯＳインバータ回路で構成されるセンスアンプ回路と、
    　前記ビット線対間に接続されるイコライザ回路と、
    　前記センスアンプ回路の一つの駆動線を駆動する駆動トランジスタと、
    　を備え、
    　前記ＣＭＯＳインバータ回路を構成する一方のトランジスタと前記イコライザ回路を構成するトランジスタ群と前記駆動トランジスタとが第１導電型であって同じ第１の閾値を有する半導体記憶装置。
  2. 　前記ＣＭＯＳインバータ回路を構成する一方のトランジスタと前記イコライザ回路を構成するトランジスタ群と前記駆動トランジスタとは、一つの第２導電型のウェル領域内に配設される請求項１記載の半導体記憶装置。
  3. 　前記一つの第２導電型のウェル領域は、一の方向に沿って、１つの前記イコライザ回路、１つの前記センスアンプ回路における２つの前記一方のトランジスタ、前記駆動トランジスタ、他の前記センスアンプ回路における２つの前記一方のトランジスタ、他の前記イコライザ回路の順に、これらの間を素子分離領域を設けることなく含む請求項２記載の半導体記憶装置。
  4. 　前記一の方向は、前記ビット線対の配置方向である請求項３記載の半導体記憶装置。
  5. 　前記第１の閾値をＶｔ１、入出力線対を前記ビット線対に接続制御するトランジスタの閾値をＶｔ２、ロウ系制御回路を構成するトランジスタの閾値をＶｔ３とした場合、Ｖｔ１＜Ｖｔ２＜Ｖｔ３、を満たすように構成される請求項１記載の半導体記憶装置。
  6. 　前記駆動トランジスタは、前記１つおよび他のセンスアンプ回路に共通する駆動線を駆動する請求項３記載の半導体記憶装置。
  7. 　前記駆動トランジスタのソースの電位よりも低い電位を基準とする第１の駆動信号を生成する第１のレベルシフト回路を備え、
    　前記駆動トランジスタのゲートは、前記第１の駆動信号によって駆動される請求項１、２、３、６のいずれか一に記載の半導体記憶装置。
  8. 　前記駆動トランジスタのソースの電位よりも低い電位を基準とする第２の駆動信号を生成する第２のレベルシフト回路を備え、
    　前記イコライザ回路を構成するトランジスタ群のそれぞれのゲートは、前記第２の駆動信号によって駆動される請求項１、２、３、６のいずれか一に記載の半導体記憶装置。
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