JP2016126809A - 半導体記憶装置とその駆動方法 - Google Patents

Abstract

【課題】低電圧動作が可能で、且つ、高速動作が可能な半導体記憶装置とその駆動方法を提供すること。【解決手段】半導体記憶装置は、ＴＦＥＴで構成された２段のインバータによりフリップフロップ回路が構成される。フリップフロップ回路は第１と第２のノードを有する。第１のノードと第１の書込用ワード線との間にＴＦＥＴで構成される第１のアクセストランジスタを有する。第２のノードと第２の書き込用ワード線との間にＴＦＥＴで構成される第２のアクセストランジスタを有する。ゲートが前記第１のノードに接続され、読出用ワード線に印加される電圧に応答して前記第１のノードの電位に応じた電圧を読出用ビット線に供給するＭＯＳトランジスタを有する。前記第１と第２のアクセストランジスタは、オン状態となった時に前記第１及び第２のノードから書込用ビット線にドレイン電流が流れる様に接続されたＴＦＥＴで構成される。【選択図】図１

Description

本実施形態は、半導体記憶装置とその駆動方法に関する。

従来、低電圧動作が可能なトンネルトランジスタを用いてＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を構成する技術が開示されている。トンネルトランジスタは、低電圧での動作が可能であり、また、オフ状態における漏れ電流が小さい等の特性を有する。しかし、オン状態におけるドレイン電流が小さく、また、ドレイン電流が比較的低い電圧で飽和する。ドレイン電流が小さいと駆動能力が弱い為、半導体記憶装置の動作速度を低下させる。トンネルトランジスタの特性を生かした半導体記憶装置の提供が望まれる。

特開２０１４−７２３３８号公報

一つの実施形態は、低電圧動作が可能で、且つ、高速動作が可能な半導体記憶装置とその駆動方法を提供することを目的とする。

一つの実施形態によれば、半導体記憶装置は、トンネルトランジスタで構成された第１のインバータを有する。前記第１のインバータの出力が供給される第１のノードを有する。トンネルトランジスタで構成された第２のインバータを有する。前記第２のインバータの出力が供給される第２のノードを有する。前記第１のノードと第１の書込用ビット線との間にソース・ドレイン路が接続され、ゲートが書込用ワード線に接続される第１のアクセストランジスタを有する。前記第２のノードと第２の書込用ビット線との間にソース・ドレイン路が接続され、前記書込用ワード線にゲートが接続される第２のアクセストランジスタを有する。読出用ワード線に印加される電圧に応答し、前記第１のノードの電圧に応じた電圧を読出用ビット線に供給する第１のＭＯＳトランジスタ回路を有する。前記第１のアクセストランジスタは、オン状態となった時に前記第１のノード側から前記第１の書込用ビット線側にドレイン電流が流れる様に接続されたトンネルトランジスタで構成される。前記第２のアクセストランジスタは、オン状態となった時に前記第２のノード側から前記第２の書込用ビット線側にドレイン電流が流れる様に接続されたトンネルトランジスタで構成される。

図１は、第１の実施形態の半導体記憶装置のメモリセルの構成を示す図である。 図２は、書込動作を説明する為の図である。 図３は、書込動作の特性を示す為の図である。 図４は、書込動作の安定性を説明する為の図である。 図５は、読出動作を説明する為の図である。 図６は、リテンション動作を説明する為の図である。 図７は、第２の実施形態の半導体記憶装置のメモリセルの構成を示す図である。 図８は、第３の実施形態の半導体記憶装置のメモリセルの構成を示す図である。 図９は、第４の実施形態の半導体記憶装置のシステム構成を示す図である。

以下に添付図面を参照して、実施形態にかかる半導体記憶装置とその駆動方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
図１は、第１の実施形態の半導体記憶装置のメモリセルの構成を示す図である。本実施形態のメモリセル１０は、ノード２０にドレインが接続され、ソースがノード２２に接続されたＮ型トンネルトランジスタ１３を有する。Ｎ型トンネルトランジスタ１３は、Ｐ型のソース領域（図示せず）とＮ型のドレイン領域（図示せず）を有する。以降、Ｎ型のトンネルトランジスタをＮＴＦＥＴと表記する。メモリセル１０は、ノード２１にドレインが接続され、ソースがノード２２に接続されたＮＴＦＥＴ１４を有する。ＮＴＦＥＴ１３のゲートはノード２１に接続され、ＮＴＦＥＴ１４のゲートはノード２０に接続されている。ＮＴＦＥＴは、ソースに対してドレイン側が高電位となるバイアス（順バイアス）が印加されてオンとなった状態でドレインからソース側にドレイン電流が流れる。この順バイアスの時に流れるドレイン電流の向きを矢印で示している。以降、同様で有る。

メモリセル１０は、ドレインがノード２０に接続され、ソースがノード４０に接続されたＰ型トンネルトランジスタ１１を有する。Ｐ型トンネルトランジスタ１１は、Ｎ型のソース領域（図示せず）とＰ型のドレイン領域（図示せず）を有する。Ｐ型トンネルトランジスタは、ドレインに対してソース側が高電位となるバイアス（順バイアス）が印加されてオンとなった状態でソースからドレイン側にドレイン電流が流れる。この順バイアスの時に流れるドレイン電流の向きを矢印で示している。以降、同様で有る。以降、Ｐ型のトンネルトランジスタをＰＴＦＥＴと表記する。メモリセル１０は、ノード２１にドレインが接続され、ソースがノード４０に接続されたＰＴＦＥＴ１２を有する。ＰＴＦＥＴ１１のゲートはノード２１に接続され、ＰＴＦＥＴ１２のゲートはノード２０に接続されている。ＰＴＦＥＴ１１とＮＴＦＥＴ１３はインバータ１を構成する。ＰＴＦＥＴ１２とＮＴＦＥＴ１４はインバータ２を構成する。インバータ１の出力がインバータ２に入力され、インバータ２の出力がインバータ１に帰還される。インバータ１とインバータ２によりフリップフロップ回路が構成されている。

メモリセル１０は、ノード２０と第１の書込用ビット線３２の間に接続されるアクセストランジスタ１５を有する。アクセストランジスタ１５は、オン状態の時にノード２０から第１の書込用ビット線３２に電流を流すＮＴＦＥＴで構成される。オン状態の時に流れる電流の向きを矢印で示している。

メモリセル１０は、ノード２１と第２の書込用ビット線３３との間に接続されるアクセストランジスタ１６を有する。アクセストランジスタ１６は、オン状態の時にノード２１から第２の書込用ビット線３３に電流を流すＮＴＦＥＴで構成される。オン状態の時に流れる電流の向きを矢印で示している。

メモリセル１０は、読出用ワード線３６に印加される電圧に応答し、第１のノード２０の電圧に応じた電圧を読出用ビット線３４に供給するＭＯＳトランジスタ回路３を有する。ＭＯＳトランジスタ回路３は、ノード２０にゲートが接続され、ソースが接地されたＮＭＯＳトランジスタ１８を有する。ＮＭＯＳトランジスタ１８のドレインは、ＮＭＯＳトランジスタ１７のソースに接続され、ＮＭＯＳトランジスタ１７のドレインは読出用ビット線３４に接続される。ＮＭＯＳトランジスタ１７のゲートは、読出用ワード線３６に接続される。ＮＭＯＳトランジスタ１７のオン／オフは読出用ワード線３６に印加される電圧によって制御される。

本実施形態の半導体記憶装置のメモリセル１０は、データを保持するフリップフロップ回路を構成するインバータ１とインバータ２をＴＦＥＴで構成する。従って、低電圧での動作が可能であり、供給する電源電圧ＶＤＤは低電圧とすることが出来る。本実施形態においては、読出用ワード線３６に印加される電圧に応答し、第１のノード２０の電圧に応じた電圧を読出用ビット線３４に供給するＭＯＳトランジスタ回路３を有する。ＭＯＳトランジスタ回路３は、ノード２０にゲートが接続されるＮＭＯＳトランジスタ１８と、ゲートが読出用ワード線３６に接続され、ドレインが読出用ビット線３４に接続されるＮＭＯＳトランジスタ１７を有する。ＮＭＯＳトランジスタ１７は読出用ワード線３６に印加される電圧によりオン／オフが制御され、ＮＭＯＳトランジスタ１８は、ノード２０の電圧がＨｉｇｈレベルの時にオンとなる。すなわち、ソース・ドレイン路が読出用ビット線３４と接地電位との間に直列接続されたＮＭＯＳトランジスタ１７とＮＭＯＳトランジスタ１８を有するＭＯＳトランジスタ回路３を用いて読出動作を行う。読出動作を、駆動能力の大きいＭＯＳトランジスタ回路３を用いて行うことにより、ノード２０の電圧に応じたデータを迅速に読出用ビット線３４に供給することが出来る。これにより、読出動作の高速化を図ることが出来る。

以下、半導体記憶装置の各動作を説明する。まず、図２を用いて書込動作を説明する。書込動作においては、読出用ワード線３６にはＬｏｗレベルの電圧、例えば、接地電位ＶＳＳが印加される。これにより、読出用ビット線３４に接続されたＮＭＯＳトランジスタ１７はオフ状態となる。

書込動作においては、書込用ワード線３０にＨｉｇｈレベルの電圧、例えば、電源電圧ＶＤＤが印加される。これにより、ゲートが書込用ワード線３０に接続されたＮＴＦＥＴで構成されるアクセストランジスタ（１５、１６）がオン状態となる。例えば、第１の書込用ビット線３２にＬｏｗレベルの電圧が印加された場合には、アクセストランジスタ１５がオンすることによりノード２０の電位が引き下げられる。これにより、ノード２０にＬｏｗレベルのデータが書き込まれる。この時、ノード２０にゲートが接続されたＮＴＦＥＴ１４がオフ状態となり、ノード２１はＨｉｇｈレベルとなる。

書込動作は、Ｌｏｗレベルのデータが印加された書込用ビット線（３２、３３）に接続されたアクセストランジスタ（１５、１６）をオンさせる動作が主な動作となる。本実施形態においては、この書込動作はオン状態の時にドレイン電流がノード（２０、２１）側から夫々の書込用ビット線（３２、３３）側に流れる様に接続されたアクセストランジスタ（１５、１６）を介して行われる。この為、書込動作を安定化させることが出来る。

図３は、書込動作のシミュレーション結果を示す。実線（ｉ）は書込用ワード線３０に印加される電圧を示す。実線（ｉｉ）は、ノード２０の電圧の変化を示す。タイミングｔ１で書込用ワード線３０にＨｉｇｈレベルの電圧が印加される。このＨｉｇｈレベルの電圧の印加に応答してアクセストランジスタ１５がオンとなり、ノード２１の電圧レベルがタイミングｔ２で引き下げられ、Ｌｏｗレベルのデータが書き込まれている。

図４は、ＳＲＡＭのバタフライ曲線を示す。電源電圧ＶＤＤを０．５Ｖにした場合のシミュレーション結果を示す。曲線（ｉｉｉ）はノード２０における電圧を示し、曲線（ｉｖ）はノード２１における電圧を示す。横軸はノード２０における電圧、縦軸はノード２１の電圧を示す。図４に示すバタフライ曲線は、２つの安定点（Ｐ１、Ｐ２）を有し、また、曲線（ｉｉｉ）と曲線（ｉｖ）で囲まれた面積が広く、ノイズに強い特性が示されている。書込動作を、オン状態の時にドレイン電流がノード（２０、２１）側から夫々の書込用ビット線（３２、３３）側に流れる様に接続されたＮＴＦＥＴで構成されるアクセストランジスタ（１５、１６）を介して行う構成とすることにより、書込動作を安定化させることが出来る。

次に、図５を用いて読出動作を説明する。読出動作においては、書込用ワード線３０に低電位の電圧、例えば、接地電位ＶＳＳを印加する。これにより、書込用ワード線３０にゲートが接続されたアクセストランジスタ（１５、１６）は、オフ状態となる。

読出用ワード線３６にはＨｉｇｈレベルの電圧、例えば、電源電圧ＶＤＤが印加される。これにより、読出用ワード線３６にゲートが接続されたＮＭＯＳトランジスタ１７がオン状態になる。例えば、ノード２０にＨｉｇｈレベルのデータが保持されている場合には、ＮＭＯＳトランジスタ１８がオン状態になる為、読出用ビット線３４の電圧が引き下げられる。読出用ビット線３４の電圧を検知することにより、メモリセル１０が保持するデータを読み出すことが出来る。

データの読出を駆動能力の高いＮＭＯＳトランジスタ（１７、１８）で構成されたＭＯＳトランジスタ回路３を用いて行うことにより、データの読出動作の高速化を図ることが出来る。

次に、図６を用いてデータを保持するリテンション動作を説明する。リテンション動作においては、書込用ワード線３０にＬｏｗレベルの電圧、例えば、接地電位ＶＳＳが印加される。これにより、書込用ワード線３０にゲートが接続されたアクセストランジスタ（１５、１６）がオフ状態になる。各アクセストランジスタ（１５、１６）はオン状態の時に各ノード（２０、２１）から書込用ビット線（３２、３３）側にドレイン電流が流れる方向に接続されたＮＴＦＥＴで構成されるため、オフ状態におけるリーク電流は小さい。

リテンション動作においては、読出用ワード線３６にＬｏｗレベルの電圧、例えば、接地電位ＶＳＳが印加される。これにより、読出用ワード線３６にゲートが接続されたＮＭＯＳトランジスタ１７がオフ状態となる。読出用ビット線３４には、Ｌｏｗレベルの電圧、例えば、接地電位ＶＳＳを印加する。これにより、ＮＭＯＳトランジスタ１８のソース、ＮＭＯＳトランジスタ１７のゲートとドレインに接地電位ＶＳＳが印加される。これにより、ＮＭＯＳトランジスタ１７とＮＭＯＳトランジスタ１８を介してのリーク電流の経路が形成されない。すなわち、駆動能力の高いＮＭＯＳトランジスタ１７とＮＭＯＳトランジスタ１８を設けても、リテンション動作時にリーク電流が増加する事はない。

本実施形態によれば、書込動作はオン状態の時の電流がノード（２０、２１）から書込用ビット線（３２、３３）側に流れる様に接続されたＮＴＦＥＴで構成されるアクセストランジスタ（１５、１６）を用いて行う。これにより安定した書込動作を行うことが出来る。読出動作は、駆動能力の高いＮＭＯＳトランジスタ（１７、１８）で構成されるＭＯＳトランジスタ回路３を用いて行う。これにより、読出動作を高速で行うことが出来る。リテンション動作においては、書込用ビット線（３２、３３）に接続されるＮＴＦＥＴで構成されるアクセストランジスタ（１５、１６）、及び、読出用ビット線３４に接続されたＮＭＯＳトランジスタ（１７、１８）をオフ状態にする。また、読出用ビット線３４にＬｏｗレベルの電圧、例えば接地電位ＶＳＳを印加してＮＭＯＳトランジスタ１８のソースとＮＭＯＳトランジスタ１７のドレインに同じ電圧を印加することにより、ＮＭＯＳトランジスタ（１７、１８）によるリーク電流の経路が形成されない状態にすることが出来る。これにより、低リークの半導体記憶装置を提供することが出来る。

（第２の実施形態）
図７は、第２の実施形態の半導体記憶装置のメモリセルの構成を示す図である。既述の実施形態に対応する構成要素には同一の符号を付している。本実施形態のメモリセル１０は、第１の読出用ビット線３４と第２の読出用ビット線３５を備えた構成になっている。読出用ビット線を対の構成にすることにより、読出動作を高速化することが出来る。すなわち、読出動作において、第１の読出用ビット線３４と第２の読出用ビット線３５との間の電圧差を読出回路（図示せず）で検知する構成とすることにより、第１の読出用ビット線３４と第２の読出用ビット線３５との間に生じた微小の電圧差を増幅して検知する構成とすることが出来る為、読出動作の高速化を図ることが出来る。

本実施形態のメモリセル１０は、読出用ワード線３６に印加される電圧に応答し、第１のノード２０の電圧に応じた電圧を第１の読出用ビット線３４に供給する第１のＭＯＳトランジスタ回路３を備える。第１のＭＯＳトランジスタ回路３は、第１の読出用ビット線３４にドレインが接続されたＮＭＯＳトランジスタ１７を有する。ＮＭＯＳトランジスタ１７のソースはＮＭＯＳトランジスタ１８のドレインに接続される。ＮＭＯＳトランジスタ１８のソースは接地される。ＮＭＯＳトランジスタ１７のゲートは、読出用ワード線３６に接続される。ＮＭＯＳトランジスタ１８のゲートは、ノード２０に接続される。

メモリセル１０は、読出用ワード線３６に印加される電圧に応答し、第２のノード２１の電圧に応じた電圧を第２の読出用ビット線３５に供給する第２のＭＯＳトランジスタ回路４を備える。第２のＭＯＳトランジスタ回路４は、第２の読出用ビット線３５にドレインが接続されたＮＭＯＳトランジスタ４２を有する。ＮＭＯＳトランジスタ４２のソースはＮＭＯＳトランジスタ４３のドレインに接続される。ＮＭＯＳトランジスタ４３のソースは接地される。ＮＭＯＳトランジスタ４２のゲートは、読出用ワード線３６に接続される。ＮＭＯＳトランジスタ４３のゲートは、ノード２１に接続される。

本実施形態においては、読出動作において、読出用ワード線３６にＨｉｇｈレベルの電圧、例えば、電源電圧ＶＤＤが印加される。これにより、ゲートが読出用ワード線３６に接続されたＮＭＯＳトランジスタ（１７、４２）がオン状態となる。例えば、ノード２０にＨｉｇｈレベルのデータが保持されている場合には、ＮＭＯＳトランジスタ１８がオン状態になり、第１の読出用ビット線３４の電圧が引き下げられる。ＮＭＯＳトランジスタ４３はオフ状態で有る為、第２の読出用ビット線３５の電圧レベルは維持される。第１の読出用ビット線３４と第２の読出用ビット線３５の間の電圧差を検知することにより、メモリセル１０に保持されたデータを読み出すことが出来る。データの読出動作を、駆動能力の高いＮＭＯＳトランジスタ（１７、１８、４２、４３）で構成されるＭＯＳトランジスタ回路（３、４）を用いて行うことにより、データの読出動作の高速化を図ることが出来る。

リテンション動作においては、読出用ワード線３６にＬｏｗレベルの電圧、例えば、接地電位ＶＳＳが印加される。これにより、ゲートが読出用ワード線３６に接続されたＮＭＯＳトランジスタ１７とＮＭＯＳトランジスタ４２がオフ状態となる。第１の読出用ビット線３４と第２の読出用ビット線３５には、Ｌｏｗレベルの電圧、例えば、接地電位ＶＳＳを印加する。これにより、ＮＭＯＳトランジスタ１８のソース、ＮＭＯＳトランジスタ１７のゲートとドレインに接地電位ＶＳＳが印加される為、ＮＭＯＳトランジスタ１７とＮＭＯＳトランジスタ１８によるリーク電流の経路が形成されない。同様に、ＮＭＯＳトランジスタ４３のソース、ＮＭＯＳトランジスタ４２のゲートとドレインに接地電位ＶＳＳが印加される為、ＮＭＯＳトランジスタ４２とＮＭＯＳトランジスタ４３によるリーク電流の経路が形成されない。すなわち、駆動能力の高いＮＭＯＳトランジスタ（１７、１８、４２、４３）で構成されるＭＯＳトランジスタ回路（３、４）を設けても、リテンション動作時にリーク電流が増加する事はない。

（第３の実施形態）
図８は、第３の実施形態の半導体記憶装置のメモリセルの構成を示す図である。既述の実施形態に対応する構成要素には同一の符号を付している。本実施形態の半導体記憶装置のメモリセル１０は、読出用ワード線３６に印加される電圧に応答し、第１のノード２０の電圧に応じた電圧を第１の読出用ビット線３４に供給する第１のＭＯＳトランジスタ回路３を有する。第１のＭＯＳトランジスタ回路３は、第１のノード２０にゲートが接続され、第１の読出用ビット線３４にドレインが接続され、ソースが読出用ワード線３６に接続されたＮＭＯＳトランジスタ７０で構成される。

本実施形態の半導体記憶装置のメモリセル１０は、読出用ワード線３６に印加される電圧に応答し、第２のノード２１の電圧に応じた電圧を第２の読出用ビット線３５に供給する第２のＭＯＳトランジスタ回路４を有する。第２のＭＯＳトランジスタ回路４は、第２のノード２１にゲートが接続され、第２の読出用ビット線３５にドレインが接続され、ソースが読出用ワード線３６に接続されたＮＭＯＳトランジスタ７１で構成される。

読出動作時には、書込用ワード線３０には低電位の電圧、例えば、接地電位ＶＳＳが印加される。これにより、書込用ワード線３０にゲートが接続されたＮＴＦＥＴで構成されるアクセストランジスタ（１５、１６）はオフ状態となる。読出用ワード線３６には低電位の電圧、例えば接地電位ＶＳＳが印加される。例えば、ノード２０にＨｉｇｈレベルのデータが保持され、ノード２１にＬｏｗレベルのデータが保持されている場合には、ＮＭＯＳトランジスタ７０がオンとなり、第１の読出用ビット線３４の電圧が低下し、第２の読出用ビット線３５の電圧はＨｉｇｈレベルを維持する。第１の読出用ビット線３４と第２の読出用ビット線３５の間の電圧差を検知することによりデータの読出が行われる。すなわち、読出動作は駆動能力の高いＮＭＯＳトランジスタ（７０、７１）を用いて行われる。

リテンション動作においては、読出用ワード線３６にＬｏｗレベルの電圧、例えば、接地電位ＶＳＳが印加される。第１の読出用ビット線３４と第２の読出用ビット線３５には、Ｌｏｗレベルの電圧、例えば、接地電位ＶＳＳを印加する。これにより、ＮＭＯＳトランジスタ７０のソースとドレイン、ＮＭＯＳトランジスタ７１のソースとドレインに接地電位ＶＳＳが印加される為、ＮＭＯＳトランジスタ７０とＮＭＯＳトランジスタ７１によるリーク電流の経路が形成されない。すなわち、駆動能力の高いＮＭＯＳトランジスタ（７０、７１）を設けても、リテンション動作時にリーク電流が増加する事はない。

本実施形態の半導体記憶装置のメモリセル１０は、ノード２０とノード２１に保持されたデータを読み出すアクセストランジスタとして駆動能力の高いＮＭＯＳトランジスタ（７０、７１）を備える。データの読出動作を、駆動能力が高いＮＭＯＳトランジスタ（７０、７１）を用いて行うことにより、半導体記憶装置の読出動作の高速化を図ることが出来る。

（第４の実施形態）
図９は、第４の実施形態の半導体記憶装置のシステム構成を示す図である。既述の実施形態に対応する構成要素には同一の符号を付している。本実施形態の半導体記憶装置は、複数の書込用ワード線（ＷＷＬ０、ＷＷＬ１）と複数の読み出し用ワード線（ＲＷＬ０，ＲＷＬ１）を有する。書込用ワード線（ＷＷＬ０、ＷＷＬ１）は書込用カラムデコーダ（図示せず）に接続され、書込み時にアクセストランジスタ（１５、１６）をオンさせる電圧が供給される。読出用ワード線（ＲＷＬ０，ＲＷＬ１）は読出用カラムデコーダ（図示せず）に接続され、読出し動作を行うＮＭＯＳトランジスタ（１７、４２）をオンさせる電圧が供給される。

本実施形態の半導体記憶装置は複数の第１の書込用ビット線（ＷＢＬ０、ＷＢＬ１）と複数の第２の書込用ビット線（ＷＢＬＢ０、ＷＢＬＢ１）を有する。同様に、複数の第１の読出用ビット線（ＲＢＬ０、ＲＢＬ１）と複数の第２の読出用ビット線（ＲＢＬＢ０、ＲＢＬＢ１）を有する。メモリセル１０が、第１の書込用ビット線（ＷＢＬ０、ＷＢＬ１）と第２の書込用ビット線（ＷＢＬＢ０、ＷＢＬＢ１）、及び、第１の読出用ビット線（ＲＢＬ０、ＲＢＬ１）と第２の読出用ビット線（ＲＢＬＢ０、ＲＢＬＢ１）、並びに、書込用ワード線（ＷＷＬ０、ＷＷＬ１）と読出用ワード線（ＲＷＬ０，ＲＷＬ１）に夫々接続されるメモリセル１０を有する。メモリセル１０は、例えば、図７の実施形態で説明したメモリセル１０の構成が用いられる。

本実施形態の半導体記憶装置は、プリチャージ・イコライザ回路６０を備える。プリチャージ・イコライザ回路６０は、プリチャージ信号ＰＲＥに応答する。プリチャージ・イコライザ回路６０は、３つのＰＭＯＳトランジスタ（６１、６２、６３）を有する。

本実施形態の半導体記憶装置は、リテンション制御回路７０を有する。リテンション制御回路７０は、第１の読出用ビット線（ＲＢＬ０、ＲＢＬ１）にドレインが接続され、ソースが接地されるＮＭＯＳトランジスタ（７１、７２、７３、７４）を有する。リテンション制御回路７０は、端子７５に印加されるリテンション信号ＲＥＴＥＮＨに応答して、リテンション動作時に第１の読出用ビット線（ＲＢＬ０、ＲＢＬ１）と第２の読出用ビット線（ＲＢＬＢ０、ＲＢＬＢ１）の電圧を低電位、例えば、接地電位ＶＳＳにする。これにより、既述した通り、読出用のＮＭＯＳトランジスタ（１７、１８、４２、４３）による漏れ電流の経路形成を回避することが出来る。

本実施形態の半導体記憶装置は、書込回路８０を有する。書込回路８０は、インバータを構成するトランジスタ（８１、８３）と、同様にインバータを構成するトランジスタ（８２、８４）を有する。端子８５に印加される電源電圧ＶＤＤが、書込回路８０のバイアス電圧として印加される。書込回路８０には、ゲート回路１００を介して入力（Ｄｉｎ、／Ｄｉｎ）が供給される。

ゲート回路１００は、２つのＮＡＮＤ回路（１０１、１０２）を有する。ＮＡＮＤ回路（１０１、１０２）の夫々には、書込用のデータ信号（Ｄａｔａ、／Ｄａｔａ）が供給され、共通接続された入力端には、ＡＮＤ回路１１０の出力信号が供給される。ＡＮＤ回路１１０には、書込制御信号ＷＲＩＴＥとカラム選択信号ＣＯＬ０−７が供給される。

本実施形態の半導体記憶装置は、読出回路９０を有する。読出回路９０は、２つのＰＭＯＳトランジスタ（９１、９２）を有する。読出回路９０は、ＮＡＮＤ回路９３から供給される読出信号ＣＯＬＳＥＬＲに応答して、第１の読出用ビット線（ＲＢＬ０、ＲＢＬ１）と第２の読出用ビット線（ＲＢＬＢ０、ＲＢＬＢ１）をセンスアンプ１２０に接続する。

センスアンプ１２０は、ＰＭＯＳトランジスタ（１２１、１２２）とＮＭＯＳトランジスタ（１２３、１２４）を有する。センスアンプ１２０と接地電位ＶＳＳとの間に接続されたＮＭＯＳトランジスタ１２５のゲートに、センスアンプ制御信号ＳＡＥが供給される。ＮＭＯＳトランジスタ１２５のオン／オフをセンスアンプ制御信号ＳＡＥにより制御することで、センスアンプ１２０が制御される。センスアンプ１２０で増幅された信号が、出力信号（Ｄｏｕｔ、／Ｄｏｕｔ）として出力される。

本実施形態の半導体記憶装置は、リテンション動作時に第１の読出用ビット線（ＲＢＬ０、ＲＢＬ１）と第２の読出用ビット線（ＲＢＬＢ０、ＲＢＬＢ１）に低電位、例えば接地電位ＶＳＳを供給するリテンション制御回路７０を有する。リテンション制御回路７０は、リテンション動作時に第１の読出用ビット線（ＲＢＬ０、ＲＢＬ１）と第２の読出用ビット線（ＲＢＬＢ０、ＲＢＬＢ１）の電位を、例えば、接地電位ＶＳＳにする。これにより、ＮＭＯＳトランジスタ１７とＮＭＯＳトランジスタ１８、及び、ＮＭＯＳトランジスタ４２とＮＭＯＳトランジスタ４３で夫々形成されるソース・ドレイン路の直列接続の両端に接地電位ＶＳＳが印加される。従って、ＮＭＯＳトランジスタ１７とＮＭＯＳトランジスタ１８、及び、ＮＭＯＳトランジスタ４２とＮＭＯＳトランジスタ４３による漏れ電流経路の形成を回避することが出来る。この為、駆動能力の高いＮＭＯＳトランジスタ（１７，１８、４２、４３）を読出動作に用いる構成であっても、リテンション動作時に漏れ電流が増加することはない。

既述の実施形態においては、インバータ１はＰＴＦＥＴ１１とＮＴＦＥＴ１３で構成し、インバータ２はＰＴＦＥＴ１２とＮＴＦＥＴ１４を有する構成としたが、これに限定されない。例えば、インバータ１のＰＴＦＥＴ１１を省いてＮＴＦＥＴ１３のみで構成し、インバータ２も同様にＰＴＦＥＴ１２を省いてＮＴＦＥＴ１４のみで構成し、夫々のＮＴＦＥＴ（１３、１４）のゲートとドレインをクロス接続する構成とすることも可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１及び２ インバータ、３及び４ ＭＯＳトランジスタ回路、１０ メモリセル、１１及び１２ Ｐ型トンネルトランジスタ、１３乃至１６ Ｎ型トンネルトランジスタ、１７及び１８ ＮＭＯＳトランジスタ、３０ 書込用ワード線、３２及び３３ 書込用ビット線、３４及び３５ 読出用ビット線、３６ 読出用ワード線。

Claims (9)

1. トンネルトランジスタで構成された第１のインバータと、
   前記第１のインバータの出力が供給される第１のノードと、
   トンネルトランジスタで構成された第２のインバータと、
   前記第２のインバータの出力が供給される第２のノードと、
   前記第１のノードと第１の書込用ビット線との間にソース・ドレイン路が接続され、ゲートが書込用ワード線に接続される第１のアクセストランジスタと、
   前記第２のノードと第２の書込用ビット線との間にソース・ドレイン路が接続され、前記書込用ワード線にゲートが接続される第２のアクセストランジスタと、
   読出用ワード線に印加される電圧に応答し、前記第１のノードの電圧に応じた電圧を読出用ビット線に供給する第１のＭＯＳトランジスタ回路と、
   を備え、
   前記第１のアクセストランジスタは、オン状態となった時に前記第１のノード側から前記第１の書込用ビット線側にドレイン電流が流れる様に接続されたトンネルトランジスタで構成され、
   前記第２のアクセストランジスタは、オン状態となった時に前記第２のノード側から前記第２の書込用ビット線側にドレイン電流が流れる様に接続されたトンネルトランジスタで構成されることを特徴とする半導体記憶装置。
2. 前記第１のＭＯＳトランジスタ回路は、前記第１のノードにゲートが接続される第１のＭＯＳトランジスタと、ソース・ドレイン路が前記第１のＭＯＳトランジスタのソース・ドレイン路に直列に接続され、ゲートが前記読出用ワード線に接続される第２のＭＯＳトランジスタを有することを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第１のＭＯＳトランジスタ回路は、ソースが前記読出用ワード線に接続され、ドレインが前記読出用ビット線に接続される第３のＭＯＳトランジスタを備えることを特徴とする請求項１に記載の半導体記憶装置。
4. 前記読出用ワード線に印加される電圧に応答し、前記第２のノードの電圧に応じた電圧を第２の読出用ビット線に供給する第２のＭＯＳトランジスタ回路を備えることを特徴とする請求項１から３のいずれか一項に記載の半導体記憶装置。
5. トンネルトランジスタで構成された第１のインバータと、
   前記第１のインバータの出力が供給される第１のノードと、
   トンネルトランジスタで構成された第２のインバータと、
   前記第２のインバータの出力が供給される第２のノードと、
   前記第１のノードと第１の書込用ビット線との間にソース・ドレイン路が接続され、ゲートが書込用ワード線に接続されたトンネルトランジスタで構成される第１のアクセストランジスタと、
   前記第２のノードと第２の書き込用ビット線との間にソース・ドレイン路が接続され、前記書込用ワード線にゲートが接続されたトンネルトランジスタで構成される第２のアクセストランジスタと、
   前記第１のノードにゲートが接続された第１のＭＯＳトランジスタを有し、読出用ワード線に印加される電圧に応答して、前記第１のノードの電位に応じた電圧を読出用ビット線に供給する第１のＭＯＳトランジスタ回路とを備える半導体記憶装置の駆動方法であって、
   リテンション動作時に、前記第１のＭＯＳトランジスタのソースに印加する電圧に等しい電圧を前記読出用ビット線に印加することを特徴とする半導体記憶装置の駆動方法。
6. 前記第１のＭＯＳトランジスタは、前記第１のノードにゲートが接続されたＮＭＯＳトランジスタであり、前記リテンション動作時に、前記読出用ビット線に接地電位を印加することを特徴とする請求項５に記載の半導体記憶装置の駆動方法。
7. 前記第１のＭＯＳトランジスタ回路は、前記第１のＭＯＳトランジスタのソース・ドレイン路と前記読出用ビット線との間にソース・ドレイン路が接続され、ゲートが前記読出用ワード線に接続された第２のＮＭＯＳトランジスタを備え、前記リテンション動作時に前記第２のＮＭＯＳトランジスタをオフさせる電圧を前記読出用ワード線に印加することを特徴とする請求項５または６に記載の半導体記憶装置の駆動方法。
8. 前記読出用ワード線の電圧が前記第１のＭＯＳトランジスタのソースに供給されることを特徴とする請求項５から７のいずれか一項に記載の半導体記憶装置の駆動方法。
9. 前記半導体記憶装置は、前記第２のノードにゲートが接続された第３のＭＯＳトランジスタを有し、読出用ワード線に印加される電圧に応答して、前記第２のノードの電位に応じた電圧を読出用ビット線に供給する第２のＭＯＳトランジスタ回路を備えることを特徴とする請求項５から８のいずれか一項に記載の半導体記憶装置の駆動方法。

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