JP2008305533A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】
PMOSトランジスタであるロードトランジスタPL1、PL2に対して、ドレイン電極がノード1、ノード2において共通に接続されるとともにゲート電極も共通に接続されたPMOSトランジスタである追加トランジスタP1、P2を備え、追加トランジスタP1のソース電極は、ノード1がHレベルからLレベルへと遷移する場合におけるワード線の活性化期間にLレベルとなるように制御し、追加トランジスタP2のソース電極は、ノード2がHレベルからLレベルへと遷移する場合におけるワード線の活性化期間にLレベルとなるように制御する。
【選択図】図1
Description
ソース・ドレイン端の一端が前記第2のノードに、他端が第2のビット線に接続された第2のアクセストランジスタと、ソース・ドレイン端の一端が前記第1のノードに、ゲートが前記第2のノードに接続された第1の追加トランジスタと、ソース・ドレイン端の一端が前記第2のノードに、ゲートが前記第1のノードに接続された第2の追加トランジスタと、を含むSRAMセルであり、前記追加トランジスタ制御回路が、前記第1、第2の追加トランジスタのソース・ドレイン端の他端がそれぞれ接続された追加トランジスタ制御回路であることを特徴とする。
2 RAMセルアレイ
3 カラムセレクタ及びリードライト制御回路
4 追加トランジスタ制御回路
7、8 AND部
9 NOR部
11、12 ドライバトランジスタ
13、14 ロードトランジスタ
15、16 アクセストランジスタ
17、21 ワード線
18、22 ビット線
19 反転ビット線
23 SRAMセル
GND 接地
N1 ノード1
N2 ノード2
NA1、NA2、NA1_A、NA1_B、NA2_A、NA2_B アクセストランジスタ
ND1、ND2 ドライバトランジスタ
P1、P2 PMOSトランジスタ
PL1、PL2 ロードトランジスタ
S1、S2 制御信号
Claims (12)
- ドレイン同士が第1のノードで接続され、ゲート同士が第2のノードで接続されたPMOSトランジスタとNMOSトランジスタとを含む第1のCMOSインバータと、
ドレイン同士が前記第2のノードで接続され、ゲート同士が前記第1のノードで接続されたPMOSトランジスタとNMOSトランジスタとを含む第2のCMOSインバータと、
ソース・ドレインの一方が前記第1のノードに、他方が第1のビット線に接続された第1のアクセストランジスタと、
ソース・ドレインの一方が前記第2のノードに、他方が第2のビット線に接続された第2のアクセストランジスタと、
ソース・ドレインの一方が前記第1のノードに、ゲートが前記第2のノードに接続された第1の追加トランジスタと、
ソース・ドレインの一方が前記第2のノードに、ゲートが前記第1のノードに接続された第2の追加トランジスタと、
を含むSRAMセルと、
前記第1、第2の追加トランジスタのソース・ドレインの他方がそれぞれ接続された追加トランジスタ制御回路と、を含むスタティック型半導体記憶装置。 - 前記追加トランジスタ制御回路は、前記スタティック型半導体記憶装置への書き込み信号と、書き込みアドレス信号と、書き込みデータ信号と、を受けて、前記第1、第2の追加トランジスタをそれぞれ制御する信号を前記ソース・ドレインの他方へそれぞれ出力することを特徴とする請求項1記載のスタティック型半導体記憶装置。
- 前記第1、第2のビット線を一対のビット線対とする複数のビット線対と、複数のワード線とがマトリクス状に設けられ、
前記複数のビット線対と前記複数のワード線との各交点にそれぞれ対応して前記SRAMセルが配置され、各SRAMセルの第1、第2のアクセストランジスタのゲートがそれぞれ対応するワード線に接続され、
前記追加トランジスタ制御回路が、それぞれビット線対毎に設けられ、
前記書き込み信号がアクティブとなり、前記書き込みアドレス信号と、前記書き込みデータ信号に対応して、対応する第1のビット線、第2のビット線のいずれかが、ローレベルになるとき、第1または第2の追加トランジスタのうち、いずれか一方の対応する追加トラジスタのソース・ドレインの他方をローレベルにする請求項2記載のスタティック型半導体記憶装置。 - 前記SRAMセルが、ソース・ドレインの一方が前記第1のノードに、他方が第3のビット線に接続された第3のアクセストランジスタと、
ソース・ドレインの一方が前記第2のノードに、他方が第4のビット線に接続された第4のアクセストランジスタと、
を含み、
前記第1、第2のアクセストランジスタのゲートが、第1のワード線に、前記第3、第4のアクセストランジスタのゲートが第2のワード線に接続され、
前記第1ないし第4のビット線を一組とする複数組のビット線と、前記第1、第2のワード線を一対のワード線とする複数対のワード線対がマトリクス状に設けられ、
各組のビット線と各ワード線対との交点にそれぞれ対応して前記SRAMセルが配置され、前記第1、第2のビット線と、第1のワード線が第1のポートに、第3、第4のビット線と、第2のワード線が第2のポートに接続されるデュアルポート型のスタティック型半導体記憶装置であって、
前記追加トランジスタ制御回路は、それぞれ前記ビット線の組毎に設けられ、前記書き込み信号がアクティブとなり、前記書き込みアドレス信号と、前記書き込みデータ信号に対応して、対応する第1乃至第4のビット線のいずれかが、ローレベルになるとき、第1または第2の追加トランジスタのうち、いずれか一方の対応する追加トラジスタのソースドレインの他方をローレベルにする請求項2記載のスタティック型半導体記憶装置。 - 前記各アクセストランジスタがNMOSトランジスタであり、
前記第1、第2の追加トランジスタがPMOSトランジスタである請求項1乃至4いずれか1項記載のスタティック型半導体記憶装置。 - 第1および第2のCMOSインバータからなるラッチ回路を備えたスタティック型半導体記憶装置であって、
前記第1のCMOSインバータを構成するPMOSトランジスタであるロードトランジスタに対して、ゲート電極同士が共通に接続されるとともにドレイン電極同士が第1のノードにおいて共通に接続されたPMOSトランジスタである第1の追加トランジスタと、
前記第2のCMOSインバータを構成するPMOSトランジスタであるロードトランジスタに対して、ゲート電極同士が共通に接続されるとともにドレイン電極同士が第2のノードにおいて共通に接続されたPMOSトランジスタである第2の追加トランジスタとを備え、
前記第1の追加トランジスタのソース電極は、前記第1のノードがHレベルからLレベルへと遷移する場合におけるワード線の活性化期間に限ってLレベルに制御されるように構成され、
前記第2の追加トランジスタのソース電極は、前記第2のノードがHレベルからLレベルへと遷移する場合におけるワード線の活性化期間に限ってLレベルに制御されるように構成されたことを特徴とするスタティック型半導体記憶装置。 - 前記請求項6に記載のスタティック型半導体記憶装置が、6トランジスタで構成される1ポートSRAMに前記第1及び第2の追加トランジスタを付加した構成であることを特徴とするスタティック型半導体記憶装置。
- 前記請求項6に記載のスタティック型半導体記憶装置が、8トランジスタで構成されるデュアルポートSRAMに前記第1及び第2の追加トランジスタを付加した構成であることを特徴とするスタティック型半導体記憶装置。
- NMOSトランジスタである第1および第2のドライバトランジスタとPMOSトランジスタである第1および第2のロードトランジスタと第1および第2のアクセストランジスタとを備え、前記両ドライバトランジスタのソース電極はそれぞれ接地に接続され、前記両ロードトランジスタのソース電極はそれぞれ電源に接続され、前記第1のドライバトランジスタ、前記第1のロードトランジスタおよび前記第1のアクセストランジスタそれぞれのドレイン電極ならびに前記第2のドライバトランジスタおよび前記第2のロードトランジスタそれぞれのゲート電極は第1のノードにおいて共通に接続され、前記第2のドライバトランジスタ、前記第2のロードトランジスタおよび前記第2のアクセストランジスタそれぞれのドレイン電極ならびに前記第1のドライバトランジスタおよび前記第1のロードトランジスタのゲート電極は第2のノードにおいて共通に接続され、前記第1のアクセストランジスタのソース電極は第1のビット線に接続されるとともにゲート電極は第1のワード線に接続され、前記第2のアクセストランジスタのソース電極は第2のビット線に接続されるとともにゲート電極は前記第1のワード線に接続されたスタティック型半導体記憶装置において、
ドレイン電極が前記第1のノードに接続されるとともにゲート電極が前記第2のノードに接続されたPMOSトランジスタである第1の追加トランジスタと、
ドレイン電極が前記第2のノードに接続されるとともにゲート電極が前記第1のノードに接続されたPMOSトランジスタである第2の追加トランジスタとを備え、
前記第1の追加トランジスタのソース電極は、前記第1のノードがHレベルからLレベルへと遷移する場合における前記ワード線の活性化期間に限ってLレベルに制御されるように構成され、
前記第2の追加トランジスタのソース電極は、前記第2のノードがHレベルからLレベルへと遷移する場合における前記ワード線の活性化期間に限ってLレベルに制御されるように構成されたことを特徴とするスタティック型半導体記憶装置。 - ドレイン電極が前記第1のノードに接続され、ゲート電極が第2のワード線に接続され、ソース電極が第3のビット線に接続された第3のアクセストランジスタと、
ドレイン電極は前記第2のノードに接続され、ゲート電極が前記第2のワード線に接続され、ソース電極が第4のビット線に接続された第4のアクセストランジスタと、を備えたことを特徴とする、請求項9に記載のスタティック型半導体記憶装置。 - 前記スタティック型半導体記憶装置が、さらに、追加トランジスタ制御回路を含み、前記第1、第2の追加トランジスタのソース電極が、前記追加トランジスタ制御回路に接続されていることを特徴とする請求項6乃至10いずれか1項記載のスタティック型半導体記憶装置。
- 前記追加トランジスタ制御回路が、前記スタティック型半導体記憶装置への書き込み動作を制御する信号と、書き込みアドレス信号と、書き込みデータ信号を受けて、前記第1、第2の追加トランジスタをそれぞれ制御する信号を前記それぞれのソース電極へ出力することを特徴とする請求項11記載のスタティック型半導体記憶装置。
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