KR20190029278A - 어시스트 회로를 포함하는 전압 조절 회로 및 이를 포함하는 메모리 장치 - Google Patents

어시스트 회로를 포함하는 전압 조절 회로 및 이를 포함하는 메모리 장치 Download PDF

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Abstract

어시스트 회로를 포함하는 전압 조절 회로 및 이를 포함하는 메모리 장치가 개시된다. 본 개시에 따른 메모리 장치는 복수의 워드라인과 연결되고, 적어도 하나의 트랜지스터를 포함하는 메모리 셀을 포함하는 휘발성의 메모리 셀 어레이 및 상기 복수의 워드라인 중 적어도 하나와 연결되고, 상기 복수의 워드라인의 구동 전압 레벨을 조절하는 어시스트 회로를 포함하고, 상기 어시스트 회로는 게이트와 드레인이 연결된 다이오드 NMOS 트랜지스터를 포함하는 것을 특징으로 할 수 있다.

Description

어시스트 회로를 포함하는 전압 조절 회로 및 이를 포함하는 메모리 장치{VOLTAGE CONTROLLING CIRCUIT INCLUDING ASSIST CIRCUIT AND MEMORY DEVICE}
본 개시의 기술적 사상은 어시스트 회로를 포함하는 전압 조절 회로 및 메모리 장치에 관한 것으로, 더욱 상세하게는 온도나 메모리 셀의 특성에 따라 적응적으로 워드라인 구동 전압 레벨을 조절하는 어시스트 회로를 포함하는 전압 조절 회로 및 메모리 장치에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화 인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억 장치이다. 반도체 메모리 장치는 크게 휘발성 메모리(Volatile Memory) 및 비휘발성 메모리(Nonvolatile Memory)로 구분될 수 있다.
휘발성 메모리는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸하는 메모리이다. 메모리 장치에는 정적 랜덤 억세스 메모리(Static Random Access Memory; SRAM), 동적 랜덤 억세스 메모리(Dynamic Random Access Memory; DRAM), 래치(Latch), 플립플롭(Flip-Flop), 레지스터(Register)가 포함될 수 있다.
본 개시의 기술적 사상이 해결하고자 하는 과제는 온도 또는 메모리 셀의 특성에 따라서 워드라인 구동 전압을 조절하는 어시스트 회로를 포함하는 메모리 장치를 제공하는 데 있다.
본 개시의 기술적 사상이 해결하고자 하는 또 다른 과제는 온도 또는 메모리 셀의 특성에 따라서 워드라인 구동 전압을 조절하는 어시스트 회로를 포함하는 전압 조절 회로를 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 메모리 장치는 복수의 워드라인과 연결되고, 적어도 하나의 트랜지스터를 포함하는 메모리 셀을 포함하는 휘발성의 메모리 셀 어레이 및 상기 복수의 워드라인 중 적어도 하나와 연결되고, 상기 복수의 워드라인의 구동 전압 레벨을 조절하는 어시스트 회로를 포함하고, 상기 어시스트 회로는 게이트와 드레인이 연결된 다이오드 NMOS 트랜지스터를 포함하는 것을 특징으로 할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 메모리 장치는 워드라인과 연결되고, 적어도 하나의 트랜지스터를 포함하는 메모리 셀을 포함하는 휘발성의 메모리 셀 어레이, 워드라인 구동신호에 응답하여 워드라인 구동 전압을 상기 워드라인에 인가함으로서 상기 워드라인을 구동하는 워드라인 드라이버, 상기 워드라인 드라이버와 제1 노드를 통해 연결되고, 공급 전압 스위칭 신호에 응답하여 상기 제1 노드에 전원 전압을 인가하는 구동 전압 공급 회로, 적어도 하나의 NMOS 트랜지스터를 포함하고, 상기 적어도 하나의 NMOS 트랜지스터의 셀 특성에 기초하여 상기 전원 전압의 전압 레벨을 강하함으로서 상기 워드라인 구동 전압의 구동 전압 레벨을 제어하는 어시스트 회로를 포함하고, 상기 어시스트 회로는 주변 온도 및 상기 적어도 하나의 트랜지스터의 셀 특성 중 적어도 하나에 따라서 상기 구동 전압 레벨을 조절하는 것을 특징으로 할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 정적 랜덤 억세스 메모리(Static Random Access Memory; SRAM)에 포함되는 전압 조절 회로에 있어서, 일단과 게이트가 연결되어 있는 다이오드 NMOS 트랜지스터 및 일단이 상기 다이오드 NMOS 트랜지스터의 일단에 연결되고 타단이 워드라인에 연결되고, 상기 다이오드 NMOS 트랜지스터와 워드라인를 스위칭하는 스위칭 트랜지스터를 포함하고, 상기 다이오드 NMOS 트랜지스터의 셀 특성에 기초하여 온도 및 상기 정적 랜덤 억세스 메모리의 메모리 셀의 문턱 전압 특성 중 적어도 하나에 따라 상기 워드라인 구동 전압의 구동 전압 레벨을 조절하는 것을 특징으로 할 수 있다.
본 개시의 기술적 사상에 따른 어시스트 회로는 온도 및 메모리 셀의 특성 중 적어도 하나에 따라서 워드라인에 인가되는 워드라인 구동 전압의 레벨을 조절할 수 있다. 이에 따라서, 상기 어시스트 회로를 포함하는 메모리 장치는 온도의 변화나 메모리 셀 특성에 따른 리드 디스터브(Read Disturb)를 감소시키고, 효율적으로 워드라인을 구동할 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 3은 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 회로도이다.
도 4a는 본 개시의 예시적 실시예에 따른 메모리 장치의 동작을 나타내는 타이밍도이다.
도 4b는 본 개시의 예시적 실시예에 따른 메모리 장치의 동작을 나타내는 타이밍도이다.
도 5는 본 개시의 예시적 실시예에 따른 메모리 셀을 나타내는 등가 회로도이다.
도 6은 본 개시의 예시적 실시예에 따른 메모리 장치의 워드라인 구동 전압 레벨을 나타내는 그래프이다.
도 7은 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 회로도이다.
도 8은 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 회로도이다.
도 9는 본 개시의 예시적 실시예에 따른 메모리 장치의 동작을 나타내는 타이밍 도이다.
도 10은 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 11a는 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 회로도이다.
도 11b는 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 회로도이다.
도 12는 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 13는 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 회로도이다.
도 14는 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 회로도이다.
도 15는 본 개시의 예시적 실시예에 따른 컴퓨터 시스템을 나타내는 블록도이다..
도 1은 본 개시의 예시적 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(1)은 메모리 장치(10) 및 메모리 컨트롤러(20)를 포함할 수 있다.
메모리 시스템(1)은 일 실시예에서 시스템 온 칩(System-On-Chip; SOC)의 형태로 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants: PDA), 피엠피(Portable Multimedia Player: PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 모뎀(Modem) 등과 같은 전자 장치에 탑재될 수 있다.
메모리 컨트롤러(20)는 호스트(HOST)로부터의 독출/ 기입 요청에 응답하여 메모리 장치(10)로부터 데이터(DATA)를 독출하거나 메모리 장치(10)에 데이터(DATA)를 기입할 수 있다. 이를 위해, 메모리 컨트롤러(20)는 메모리 장치(10)는 제어 신호(CTRL), 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)를 출력하거나 데이터(DATA)를 수신할 수 있다.
메모리 장치(10)는 데이터를 저장하기 위한 장치를 의미할 수 있고, 메모리 셀 어레이(110) 및 어시스트 회로(120)를 포함할 수 있다. 메모리 장치(10)는 동적 랜덤 억세스 메모리(DRAM)(예를 들면, DDR SDRAM (Double Data Rate Synchronous Dynamic Ramdom Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR (Graphics Double Data Rate) SDRAM, RDRAM (Rambus Dynamic Ramdom Access Memory)), 정적 랜덤 억세스 메모리(SRAM) 등과 같은 메모리 장치 장치일 수 있고, 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(VNAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(RRAM), 상변화 메모리(PRAM), 자기저항 메모리(MRAM), 강유전체 메모리(FRAM), 스핀주입 자화반전 메모리(STT-RAM) 등과 같은 비메모리 장치 장치일 수도 있다. 이하, 본 명세서에서 메모리 장치(10)는 정적 랜덤 억세스 메모리(SRAM)인 것으로 설명된다.
메모리 셀 어레이(110)는 데이터를 저장하는 복수의 메모리 셀들을 포함할 수 있고, 복수의 메모리 셀들은 워드라인 및 비트라인에 의해 구분될 수 있다. 어시스트 회로(120)는 워드라인과 연결되어 워드라인 구동 전압을 조절할 수 있다. 자세하게는, 어시스트 회로(120)는 온도 또는 메모리 셀 어레이(110)에 포함되는 메모리 셀의 특성에 따라서 서로 다르게 워드라인 구동 전압을 조절할 수 있다.
일 실시예에서, 메모리 셀 어레이(110)에 포함되는 메모리 셀은 적어도 하나의 트랜지스터를 포함할 수 있고, 상기 메모리 셀은 상기 적어도 하나의 트랜지스터의 특성에 따라 패스트 셀(Fast Cell) 또는 슬로우 셀(Slow Cell)로 구분될 수 있다. 자세하게는 패스트 셀은 상기 적어도 하나의 트랜지스터의 문턱 전압이 비교적 낮은 전압 레벨을 갖는 셀들을 의미할 수 있고, 슬로우 셀은 상기 적어도 하나의 트랜지스터의 문턱 전압이 비교적 높은 전압 레벨을 갖는 셀들을 의미할 수 있다. 이하 본 명세서에서, 패스트 셀의 특성을 갖는다는 의미는 메모리 셀에 포함되는 적어도 하나의 트랜지스터의 문턱 전압이 비교적 낮은 것을 의미할 수 있고, 슬로우 셀의 특성을 갖는다는 의미는 메모리 셀에 포함되는 적어도 하나의 트랜지스터의 문턱 전압이 비교적 높은 것을 의미할 수 있다.
공정의 미세화 또는 동작 전압이 낮아짐에 따라 독출 과정에서 메모리 셀에 대한 기입이 이루어지거나 기입 과정에서 기입 대상이 아닌 메모리 셀에 대해서 기입이 이루어지는 리드 디스터브(Read Disturb) 현상이 일어날 수 있다. 리드 디스터브 현상은 워드라인 구동 전압 레벨을 낮춤으로서 개선될 수 있는데, 동시에 리드 마진(Read Margin)을 확보하기 위해서는 온도나 패스트/슬로우 특성에 따라서 워드라인 구동 전압 레벨을 조절할 필요가 있다.
본 개시의 일 실시예에 따르면, 어시스트 회로(120)는 워드라인 구동 전압을 조절하기 위해 다이오드 NMOS(N-channel Metal Oxide Semiconductor) 트랜지스터(DTR)를 포함할 수 있다. 다이오드 NMOS 트랜지스터(DTR)는 온도가 높을수록 구동능력이 높아질 수 있고, 메모리 셀에 포함되는 적어도 하나의 NMOS 트랜지스터가 패스트 셀의 특성을 갖는 경우 구동능력이 높아질 수 있다. 어시스트 회로(120)는 다이오드 NMOS 트랜지스터(DTR)의 성질을 이용하여 온도가 높거나, 패스트 셀의 특성을 가질수록 워드라인 구동 전압의 전압 레벨을 강하함으로서 충분한 리드 마진을 확보하면서 리드 디스터브 현상을 방지할 수 있다.
도 2는 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 블록도이다. 도 1과 중복되는 내용은 생략한다.
도 2를 참조하면, 메모리 장치(10)는 메모리 셀 어레이(110), 전압 조절 회로(100), 전원 공급 회로(140), 제어 로직(160), 로우 디코더(170), 워드라인 드라이버(180), 컬럼 디코더(190) 및 입출력 회로(195)를 포함할 수 있다. 또한, 전압 조절 회로(100)는 어시스트 회로(120), 어시스트 스위칭 회로(130)를 포함할 수 있다. 메모리 셀 어레이(110) 및 어시스트 회로(120)는 도 1에서 상술한 바 그 설명은 생략한다.
전압 조절 회로(100)는 전원 공급 회로(140)와 제1 노드(N1)에서 연결되어 워드라인 드라이버(180)에 공급되는 워드라인 구동 전압의 구동 전압 레벨을 조절할 수 있다. 이를 위해 일 실시예에서 전압 조절 회로(100)에는 접지 전압(VSS)이 인가될 수 있다. 전압 조절 회로(100)에 포함되는 어시스트 스위칭 회로(130)는 제어 로직(160)으로부터 수신한 어시스트 스위칭 신호(AS)에 기초하여 어시스트 회로(120)와 제1 노드(N1)을 스위칭할 수 있다. 이를 위해 어시스트 스위칭 회로(130)는 적어도 하나의 스위칭 소자(예를 들면, 트랜지스터)를 포함할 수 있다.
전원 공급 회로(140)는 제어 로직(160)으로부터 수신한 전압 스위칭 신호(VS)에 기초하여 제1 노드(N1)에 전원 전압(VDD)을 인가할 수 있다. 이를 위해서 전원 공급 회로(140)에는 전원 전압(VDD)이 인가될 수 있고, 전원 공급 회로(140)는 적어도 하나의 스위칭 소자(예를 들면, 트랜지스터)를 포함할 수 있다.
제어 로직(160)은 메모리 컨트롤러(도 1, 20)으로부터 제어 신호(CTRL), 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 이를 기초로 다양한 제어 신호를 생성할 수 있다. 제어 로직(160)은 워드라인(WL)이 구동되는 동안 전압 조절 회로(100)가 활성화되도록 어시스트 스위칭 신호(AS)를 생성하여 어시스트 스위칭 회로(130)에 출력할 수 있다. 워드라인(WL)이 구동되는 동안 어시스트 회로(120)가 제1 노드(N1)에 연결됨에 따라서, 제1 노드(N1)의 전압 레벨은 전원 전압(VDD)보다 더 낮게 형성될 수 있다. 제어 로직(160)은 메모리 컨트롤러(도 1, 20)로부터 수신한 어드레스(ADDR)를 기초로 로우 어드레스(ADDR_R) 및 컬럼 어드레스(ADDR_C)를 생성하고, 로우 어드레스(ADDR_R)를 로우 디코더(170)에 출력하고, 컬럼 어드레스(ADDR_C)를 컬럼 디코더(190)에 출력할 수 있다.
로우 디코더(170)는 수신한 로우 어드레스(ADDR_R)를 디코딩하여 로우 어드레스에 상응하는 워드라인(WL)을 활성화할 수 있다. 일 실시예에서, 로우 디코더(170)는 로우 어드레스(ADDR_R)에 대응하는 워드라인 드라이버(180)에 워드라인 구동 신호(WD)를 출력할 수 있다.
워드라인 드라이버(180)는 워드라인 구동 신호(WD)에 응답하여 제1 노드(N1)에 인가된 전압을 로우 어드레스(ADDR_R)에 대응하는 워드라인에 인가할 수 있다. 일 실시예에서, 워드라인 드라이버(180)는 적어도 하나의 인버터를 포함할 수 있다.
컬럼 디코더(190)는 입출력 회로(195)를 통하여 컬럼 어드레스(ADDR_C)에 상응하는 센스 앰프를 활성화시킬 수 있다. 입출력 회로(195)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 메모리 셀 어레이(110)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 그리고 메모리 셀 어레이(110)에 데이터를 기입하기 위한 기입 드라이버를 포함할 수 있다. 메모리 셀 어레이(110)에서 독출될 데이터는 센스 앰프에 의해 감지 증폭되고, 독출 데이터 래치들에 저장될 수 있다. 독출 데이터 래치에 저장된 데이터는 데이터 입출력 버퍼(미도시)를 통하여 메모리 콘트롤러에 제공될 수 있다. 메모리 셀 어레이(110)에 기입될 데이터는 메모리 콘트롤러로부터 데이터 입출력 버퍼(미도시)로 제공될 수 있다. 데이터 입출력 버퍼에 제공된 데이터는 기입 드라이버를 통하여 메모리 셀 어레이(110)에 기입될 수 있다.
도 3은 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 회로도이다. 도 2와 중복되는 내용은 생략한다. 도 2 및 도 3을 참조하면, 메모리 장치(11)는 메모리 셀 어레이(110), 제1전압 조절 회로(101_1), 제2 전압 조절 회로(101_2), 제1 전원 공급 회로(141_1), 제2 전원 공급 회로(141_2) 및 워드라인 드라이버(180)를 포함할 수 있다. 제1 전압 조절 회로(101_1)는 제1 어시스트 회로(121_1) 및 제1 어시스트 스위칭 회로(131_1)를 포함할 수 있고, 제2 전압 조절 회로(101_2)는 제2 어시스트 회로(121_2) 및 제2 어시스트 스위칭 회로(131_2)를 포함할 수 있다. 메모리 셀 어레이(110) 및 워드라인 드라이버(180)는 도 2의 메모리 셀 어레이(110) 및 워드라인 드라이버(180)의 세부 회로도이고, 제1 어시스트 회로(121_1) 및 제2 어시스트 회로(121_2)는 도 2의 어시스트 회로(120)의 세부 회로도의 일 실시예일 수 있다. 또한, 제1 어시스트 스위칭 회로(131_1) 및 제2 어시스트 스위칭 회로(131_2)는 도 2의 어시스트 스위칭 회로(130)의 세부 회로도의 일 실시예일 수 있고, 제1 전원 공급 회로(141_1) 및 제2 전원 공급 회로(141_2)는 도 2의 전원 공급 회로(140)의 세부 회로도의 일 실시예일 수 있다.
메모리 셀 어레이(110)는 복수의 워드라인(WL0~WLn-1), 비트라인(BL) 및상보 비트라인(BLB)와 연결되는 복수의 메모리 셀(MC)을 포함할 수 있다. 이하 본 명세서에서는 복수의 메모리 셀(MC)이 정적 랜덤 억세스 메모리(SRAM)의 메모리 셀인 것으로 설명되나, 본 개시의 기술적 사상은 이에 제한되지 않음은 이해되어야 할 것이다.
제1 전압 공급 회로(141_1) 및 제1 전압 조절 회로(101_1)는 가장 상위 워드라인인 제n 워드라인(WLn-1)과 연결될 수 있고, 제2 전압 공급 회로(141_2) 및 제2 전압 조절 회로(101_2)는 가장 하위 워드라인인 제1 워드라인(WL0)과 연결될 수 있다. 하지만 본 개시의 기술적 사상은 이에 제한되지 않고, 전압 공급 회로(141_1, 141_2) 및 전압 조절 회로(101_1, 101_2)는 어느 두 워드라인과 각각 연결되는 실시예에 적용될 수 있음은 당연하다. 또한, 도 3에서는 전압 공급 회로(141_1, 141_2) 및 전압 조절 회로(101_1, 101_2)가 각각 두 개인 실시예가 도시되어 있으나 이는 일 예시일 뿐이고, 전압 공급 회로(141_1, 141_2) 및 전압 조절 회로(101_1, 101_2)는 두 개 보다 많거나 적게 구성될 수 있음은 이해되어야 할 것이다.
제1 전압 공급 회로(141_1) 및 제2 전압 공급 회로(141_2) 각각은 적어도 하나의 전압 스위칭 트랜지스터(VTR)를 포함할 수 있다. 전압 스위칭 트랜지스터(VTR)는 PMOS(P-channel Metal Oxide Semiconductor) 트랜지스터 또는 NMOS 트랜지스터일 수 있다. 도 3에서는 전압 스위칭 트랜지스터(VTR)가 PMOS 트랜지스터인 것으로 도시되어 있으나 이는 일 예시이고, 전압 스위칭 트랜지스터(VTR)는 NMOS 트랜지스터로도 구현될 수 있다. 또한, 도 3에서는 하나의 전압 스위칭 트랜지스터(VTR)가 제1 전압 공급 회로(141_1) 및 제2 전압 공급 회로(141_2)에 각각 포함되는 것으로 도시되어 있으나 이는 일 예시이고, 복수의 전압 스위칭 트랜지스터(VTR)가 각각 포함될 수도 있다.
제1 전압 공급 회로에 포함되는 전압 스위칭 트랜지스터(VTR)의 일단에는 전원 전압(VDD)이 인가될 수 있고, 타단에는 제1 노드(N1)가 연결되고 게이트에는 제1 전압 스위칭 신호(VS0)가 인가될 수 있다. 또한, 제2 전압 공급 회로에 포함되는 전압 스위칭 트랜지스터(VTR)의 일단에는 전원 전압(VDD)이 인가될 수 있고, 타단에는 제2 노드(N2)가 연결되고 게이트에는 제2 전압 스위칭 신호(VS1)가 인가될 수 있다. 제1 전압 공급 회로(141_1)는 제1 전압 스위칭 신호(VS0)에 응답하여 제1 노드(N1)에 전원 전압(VDD)을 인가할 수 있다. 또한, 제2 전압 공급 회로(141_2)는 제2 전압 스위칭 신호(VS1)에 응답하여 제2 노드(N2)에 전원 전압(VDD)을 인가할 수 있다.
제1 어시스트 회로(121_1) 및 제2 어시스트 회로(121_2) 각각은 적어도 하나의 다이오드 NMOS 트랜지스터(DTR)를 포함할 수 있다. 다이오드 NMOS 트랜지스터(DTR)는 게이트와 일단이 연결된 NMOS 트랜지스터를 의미할 수 있다. 도 3에는 하나의 다이오드 NMOS 트랜지스터(DTR)이 제1 어시스트 회로(121_1) 및 제2 어시스트 회로(121_2)에 각각 포함되는 것으로 도시되어 있으나 이는 일 예시이고, 복수의 다이오드 NMOS 트랜지스터(DTR)가 제1 어시스트 회로(121_1) 및 제2 어시스트 회로(121_2)에 각각 포함될 수도 있다. 본 개시의 기술적 사상에 따르면, 제1 어시스트 회로(121_1) 및 제2 어시스트 회로(121_2)에 포함되는 다이오드 NMOS 트랜지스터(DTR)는 온도 및 메모리 셀(MC)의 패스트/슬로우 셀 특성에 따라서 제1 노드(N1) 또는 제2 노드(N2)에 인가되는 구동 전압 레벨을 적응적으로 조절함으로서 리드 디스터브가 개선될 수 있다.
제1 어시스트 스위칭 회로(131_1) 및 제2 어시스트 스위칭 회로(131_2)는 적어도 하나의 스위칭 트랜지스터(STR)를 포함할 수 있다. 일 실시예에서, 스위칭 트랜지스터(STR)는 NMOS 트랜지스터일 수 있다. 제1 어시스트 스위칭 회로(131_1)는 제1 어시스트 스위칭 신호(AS0)를 수신하고, 이를 기초로 제1 노드(N1)와 제1 어시스트 회로(121_1) 사이를 스위칭할 수 있다. 또한, 제2 어시스트 스위칭 회로(131_2)는 제2 어시스트 스위칭 신호(AS1)를 수신하고, 이를 기초로 제2 노드(N2)와 제2 어시스트 회로(121_2) 사이를 스위칭할 수 있다.
워드라인 드라이버(180)는 복수의 워드라인(WL0~WLn-1)과 각각 연결된 복수의 인버터(INV)를 포함할 수 있다. 복수의 인버터(INV)는 워드라인 구동 신호(WD0~WDn-1)에 응답하여 제1 노드(N1) 또는 제2 노드(N2)의 워드라인 구동 전압을 복수의 워드라인(WL0~WLn-1)에 각각 인가할 수 있다. 도 3에서는 복수의 워드라인(WL0~WLn-1) 각각 마다 하나의 인버터(INV)가 연결되는 실시예가 도시되어 있으나 이는 일 예시일 뿐이고, 하나 이상의 인버터(INV)가 연결될 수 있다.
도 4a는 본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법을 나타내는 타이밍도이다. 자세하게는, 도 4a는 도 3의 제n 워드라인(WLn-1)이 구동되는 실시예를 나타내는 도면이다.
도 3 및 도 4a를 참조하면, 제1 시점(t1)에서 제1 전압 스위칭 신호(VS0) 및 제2 전압 스위칭 신호(VS1)는 로직 하이(High)에서 로직 로우(Low)로 천이할 수 있다. 이에 따라서, 전압 공급 회로(141_1, 141_2)에 포함되는 전압 스위칭 트랜지스터(VTR)가 턴온될 수 있고, 전원 전압(VDD)이 제1 노드(N1) 및 제2 노드(N2)에 인가될 수 있다. 또한, 제1 어시스트 스위칭 신호(AS0) 및 제2 어시스트 스위칭 신호(AS1)는 로직 로우(Low)에서 로직 하이(High)로 천이할 수 있다. 이에 따라서, 스위칭 회로(131_1, 131_2)에 포함되는 스위칭 트랜지스터(STR)이 턴온될 수 있고, 제1 노드(N1) 및 제2 노드(N2)에 인가된 전원 전압(VDD)이 다이오드 NMOS 트랜지스터(DTR)의 게이트에 인가되어 다이오드 NMOS 트랜지스터(DTR)가 턴온될 수 있다. 그 결과로, 제1 노드(N1) 및 제2 노드(N2)의 워드라인 구동 전압에 대한 전압 강하가 일어날 수 있다.
제2 시점(t2)에서 제n 워드라인 구동 신호(WDn-1)가 로직 하이(High)에서 로직 로우(Low)로 천이될 수 있다. 이에 따라서, 제n 워드라인(WLn-1)에 연결된 인버터(INV)는 워드라인 구동 전압을 제n 워드라인(WLn-1)에 인가함으로서 제n 워드라인(WLn-1)이 구동될 수 있다. 이때, 제n 워드라인(WLn-1)의 전압 레벨은 전원 전압(VDD)에서 전압 강하 레벨(Vd)만큼 떨어진 ‘VDD-Vd’로 형성될 수 있다. 이때, 전압 강하 레벨(Vd)은 다이오드 NMOS 트랜지스터(DTR)의 특성으로 인해 온도 또는 메모리 셀(MC)의 셀 특성에 따라서 적응적으로 변할 수 있다. 자세하게는, 전압 강하 레벨(Vd)은 온도와 비례할 수 있고, 메모리 셀(MC)에 포함되는 NMOS 트랜지스터가 패스트 특성과 비례할 수 있다. 이에 따라서, 워드라인 구동 전압은 온도와 반비례할 수 있고, 패스트 셀 특성과 반비례할 수 있다.
제n 워드라인(WLn-1)과 연결된 메모리 셀(MC)에 대한 독출 또는 기입 동작이 끝나고 난 후인 제3 시점(t3)에서, 제n 워드라인 구동 신호(WDn-1)이 로직 로우(Low)에서 로직 하이(High)로 천이할 수 있다. 이에 따라서, 제n 워드라인(WLn-1)은 로직 로우(예를 들면, 접지 전압)로 천이될 수 있다.
제4 시점(t4)에서 제1 전압 스위칭 신호(VS0) 및 제2 전압 스위칭 신호(VS1)는 로직 로우(Low)에서 로직 하이(High)로 천이할 수 있다. 이에 따라서, 전압 공급 회로(141_1, 141_2)에 포함되는 전압 스위칭 트랜지스터(VTR)가 턴오프될 수 있다. 또한, 제1 어시스트 스위칭 신호(AS0) 및 제2 어시스트 스위칭 신호(AS1)는 로직 하이(High)에서 로직 로우(Low)로 천이할 수 있다. 이에 따라서, 스위칭 회로(131_1, 131_2)에 포함되는 스위칭 트랜지스터(STR) 및 다이오드 NMOS 트랜지스터(DTR)가 턴오프될 수 있다.
제n 워드라인(WLn-1)에 대해서 워드라인 구동 전압이 인가되는 상기 프로세스가 수행되는 동안, 제1 내지 제n-1 워드라인 구동 신호(WD0~WDn-2)는 로직 하이(High)를 유지할 수 있다. 이에 따라서 독출 또는 기입 대상이 되지 않는 제1 내지 제n-1 워드라인(WL0~WLn-2)은 구동되지 않고 접지 전압(VSS)을 유지할 수 있다.
도 4a에서는 제n 워드라인(WLn-1)이 구동되는 실시예에 대해서 도시되어 있으나 이는 일 예시일 뿐이고, 나머지 워드라인(WL0~WLn-1)에 대해서도 본 개시의 기술적 사상이 적용될 수 있음은 당연하다.
도 4b는 본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법을 나타내는 타이밍도이다. 도 4a와 중복되는 내용에 대한 설명은 생략한다.
도 3 및 도 4b를 참조하면, 도 4b는 제n 워드라인(WLn-1)을 구동하기 위해 제1 전압 공급 회로(141_1) 및 제1 전압 조절 회로(101_1) 만이 동작하는 실시예를 나타낼 수 있다. 제1 시점(t1)에서 제1 전압 스위칭 신호(VS0)가 로직 하이(High)에서 로직 로우(Low)로 천이함에 따라, 전압 공급 회로(141_1)에 포함되는 전압 스위칭 트랜지스터(VTR)가 턴온될 수 있고, 전원 전압(VDD)이 제1 노드(N1)에 인가될 수 있다. 또한, 제1 어시스트 스위칭 신호(AS0)가 로직 로우(Low)에서 로직 하이(High)로 천이함에 따라, 스위칭 회로(131_1)에 포함되는 스위칭 트랜지스터(STR)이 턴온될 수 있고, 제1 노드(N1)에 인가된 전원 전압(VDD)이 다이오드 NMOS 트랜지스터(DTR)의 게이트에 인가되어 다이오드 NMOS 트랜지스터(DTR)가 턴온될 수 있다. 그 결과로, 제1 노드(N1)의 워드라인 구동 전압에 대한 전압 강하가 일어날 수 있다.
제2 시점(t2)에서 제n 워드라인 구동 신호(WDn-1)가 로직 하이(High)에서 로직 로우(Low)로 인가될 수 있다. 이에 따라서, 제n 워드라인(WLn-1)에 연결된 인버터(INV)는 워드라인 구동 전압을 제n 워드라인(WLn-1)에 인가함으로서 제n 워드라인이 구동될 수 있다. 이때, 제n 워드라인(WLn-1)의 전압 레벨은 전원 전압(VDD)에서 전압 강하 레벨(Vd)만큼 떨어진 ‘VDD-Vd’로 형성될 수 있다. 제n 워드라인(WLn-1)과 연결된 메모리 셀(MC)에 대한 독출 또는 기입 동작이 끝나고 난 후인 제3 시점(t3)에서, 제n 워드라인 구동 신호(WDn-1)이 로직 로우(Low)에서 로직 하이(High)로 천이할 수 있다. 이에 따라서, 제n 워드라인(WLn-1)은 로직 로우 레벨(예를 들면, 접지 전압 레벨)로 천이될 수 있다.
제4 시점(t4)에서 제1 전압 스위칭 신호(VS0)는 로직 로우(Low)에서 로직 하이(High)로 천이할 수 있다. 이에 따라서, 전압 공급 회로(141_1)에 포함되는 전압 스위칭 트랜지스터(VTR)가 턴오프될 수 있다. 또한, 제1 어시스트 스위칭 신호(AS0)는 로직 하이(High)에서 로직 로우(Low)로 천이할 수 있다. 이에 따라서, 스위칭 회로(131_1)에 포함되는 스위칭 트랜지스터(STR) 및 다이오드 NMOS 트랜지스터(DTR)가 턴오프될 수 있다.
제n 워드라인(WLn-1)에 대해서 워드라인 구동 전압이 인가되는 상기 프로세스가 수행되는 동안, 제1 내지 제n-1 워드라인 구동 신호(WD0~WDn-2)는 로직 하이(High)를 유지할 수 있다. 이에 따라서 독출 또는 기입 대상이 되지 않는 제1 내지 제n-1 워드라인(WL0~WLn-2)은 구동되지 않고 접지 전압(VSS)을 유지할 수 있다.
도 4a와 상이하게 도 4b의 실시예에서는 제1 전압 공급 회로(141_1) 및 제1 전압 조절 회로(101_1)에 가까운 제n 워드라인(WLn-1)을 구동하므로, 전 프로세스에 걸쳐서 제2 전압 스위칭 신호(VS1)는 로직 하이(High)를 유지하고, 제2 어시스트 스위칭 신호(AS1)는 로직 로우(Low)를 유지할 수 있다. 이에 따라서 제2 전압 공급 회로(141_2) 및 제2 전압 조절 회로(101_2)는 동작하지 않고, 제1 전압 공급 회로(141_1) 및 제1 전압 조절 회로(101_1)만이 동작할 수 있다. 도 4b와 상이하게, 제2 전압 공급 회로(141_2) 및 제2 전압 조절 회로(101_2)에 가까운 워드라인(WLn-1)이 구동되는 실시예의 경우, 제1 전압 공급 회로(141_1) 및 제1 전압 조절 회로(101_2)는 동작하지 않고, 제2 전압 공급 회로(141_2) 및 제2 전압 조절 회로(101_2)만이 동작할 수 있다.
도 5는 본 개시의 예시적 실시예에 따른 메모리 셀을 나타내는 등가 회로도이다. 도 5의 메모리 셀(MC)은 단위 SRAM 셀일 수 있다.
도 5를 참조하면, 메모리 셀(MC)는 1쌍의 비트 라인들(BL, BLB) 또는 워드라인(WL)과 연결되는 복수의 트랜지스터들을 포함할 수 있고, 복수의 트랜지스터들은 1쌍의 전송 트랜지스터들(PT1, PT2), 1쌍의 풀업 트랜지스터들(PU1, PU2) 및 1쌍의 풀다운 트랜지스터(PD1, PD2)를 포함할 수 있다. 제1 및 제2 풀업 트랜지스터(PU1, PU2)는 PMOS 트랜지스터 일 수 있고, 제1 및 제2 풀다운 트랜지스터(PD1, PD2) 및 제1 및 제2 전송 트랜지스터(PT1, PT2)는 NMOS 트랜지스터일 수 있다.
제1 및 제2 전송 트랜지스터(PT1, PT2)의 게이트는 워드 라인(WL)에 연결되고 드레인들은 1쌍의 비트 라인들(BL, BLB)에 각각 연결될 수 있다. 상기 제1 및 제2 풀업 트랜지스터(PU1, PU2)의 소오스는 셀 전원 라인(VDDCE)에 연결되고 상기 제1 및 제2 풀다운 트랜지스터들(PD1, PD2)의 소오스는 접지 라인(GND)에 연결될 수 있다. 제1 전송 트랜지스터(PT1)의 소오스, 제1 풀업 트랜지스터(PU1)의 드레인 및 제1 풀다운 트랜지스터(PD1)의 드레인은 제1 노드(N1)에서 공통으로 연결될 수 있다. 제2 전송 트랜지스터(PT2)의 소오스, 제2 풀업 트랜지스터(PU2)의 드레인 및 제2 풀다운 트랜지스터(PD2)의 드레인은 제2 노드(N1)에서 공통으로 연결될 수 있다. 제1 풀업 트랜지스터(PU1)의 게이트와 제1 풀다운 트랜지스터(PD1)의 게이트는 상기 제2 노드(N2)에 공통으로 연결되어 제1 래치를 구성할 수 있다. 상기 제2 풀업 트랜지스터(PU2)의 게이트와 상기 제2 풀다운 트랜지스터(PD2)의 게이트는 상기 제1 노드(N1)에 공통으로 연결되어 제2 래치를 구성할 수 있다.
제1 노드(N1)가 하이 레벨이면, 제2 풀업 트랜지스터(PU2)는 턴 오프되고 제2 구동 트랜지스터(PD2)는 턴 온되어, 상기 제2 노드(N2)가 로우 레벨로 천이할 수 있다. 제2 노드(N2)가 로우 레벨로 천이함에 따라, 제1 풀업 트랜지스터(PU1)는 턴 온되고 제2 풀다운 트랜지스터(PD1)는 턴 오프되어, 제1 노드(N1)는 하이 레벨을 유지할 수 있다.
제2 노드(N2)가 하이 레벨이면, 제1 풀업 트랜지스터(PU1)는 턴 오프되고 제1 풀다운 트랜지스터(PD1)는 턴온되어, 제1 노드(N1)가 로우 레벨로 천이할 수 있다. 제1 노드(N1)가 로우 레벨로 천이함에 따라, 제2 풀업 트랜지스터(PU2)는 턴 온되고 제2 풀다운 트랜지스터(PD2)는 턴 오프되어, 제2 노드(N2)는 하이 레벨을 유지할 수 있다.
따라서, 워드 라인(WL)에 인가되는 게이트 구동신호에 근거하여 제1 및 제2 전송 트랜지스터들(PT1, PT2)이 턴 온되면, 비트라인들(BL, /BL)에 제공되는 데이터 신호가 제1 및 제2 전송 트랜지스터들(PT1, PT2)을 통해 제1 및 제2 노드들(N1, N2)에 래치될 수 있다. 한편, 제1 및 제2 노드들(N1, N2)에 래치된 데이터는, 제1 및 제2 전송 트랜지스터들(PT1, PT2)가 턴온되면, 제1 및 제2 전송 트랜지스터들(PT1, PT2)를 통해 비트 라인들(BL, /BL)로 제공될 수 있다. 따라서, 비트 라인들(BL, /BL)에 제공된 신호들이 감지 증폭기(미도시)를 통해 센싱되어 제1 및 제2 노드들(N1, N2)에 래치된 데이터가 리드될 수 있다.
도 6은 본 개시의 예시적 실시예에 따른 메모리 장치의 워드라인 구동 전압 레벨을 나타내는 그래프이다.
도 6을 참조하면, 그래프(a)는 어시스트 회로와 연결된 메모리 셀에 포함되는 NMOS 트랜지스터(예를 들면, 도 5의 제1 및 제2 풀다운 트랜지스터(PD1, PD2)가 패스트 특성을 가지는 경우, 워드라인 구동 전압 레벨과 온도의 상관 관계를 나타낼 수 있다. 또한, 그래프 (b)는 어시스트 회로와 연결된 메모리 셀에 포함되는 NMOS 트랜지스터가 슬로우 특성을 가지는 경우, 워드라인 구동 전압 레벨과 온도의 상관 관계를 나타낼 수 있다.
온도가 높을수록 워드라인 구동 전압에 대한 어시스트 회로의 전압 강하가 더 많이 이루어질 수 있다. 즉, 어시스트 회로에 포함되는 다이오드 NMOS 트랜지스터가 풀다운 트랜지스터로 동작하는 경우, 온도와 풀다운 동작에 의한 전압 강하 레벨은 비례할 수 있다. 이에 따라서, 워드라인 구동 전압과 온도는 반비례할 수 있다. 이러한 특성은 패스트 셀의 경우(그래프 (a)) 및 슬로우 셀의 경우(그래프 (b)) 모두에서 나타날 수 있다.
그래프 (a)와 그래프 (b)를 비교하면, 어시스트 회로와 연결된 메모리 셀이 패스트 특성을 갖는 경우가 슬로우 특성을 갖는 경우에 비해 전압 강하 레벨이 더 높을 수 있다. 메모리 셀에 포함되는 NMOS 트랜지스터의 문턱 전압이 비교적 낮은 경우에 상기 메모리 셀은 패스트 특성을 가지므로, 어시스트 회로는 메모리 셀에 포함되는 NMOS 트랜지스터의 문턱 전압이 낮을수록 전압 강하 레벨이 높아질 수 있다. 이에 따라서, 워드라인 구동 전압은 패스트 셀의 경우(그래프 (a))가 슬로우 셀의 경우(그래프(b))보다 더 낮게 형성될 수 있다.
도 7은 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 회로도이다. 도 7에서는 도 3의 실시예와 상이하게 제1 어시스트 스위칭 회로(132_1) 및 제2 어시스트 스위칭 회로(132_2)가 PMOS 트랜지스터로 구성되는 실시예를 도시할 수 있다. 상기 차이점을 제외하고는 다른 점은 도 3의 실시예와 동일할 수 있는 바 그 설명은 생략한다.
도 2 및 도 7을 참조하면, 메모리 장치(12)는 메모리 셀 어레이(110), 제1전압 조절 회로(102_1), 제2 전압 조절 회로(102_2), 제1 전원 공급 회로(142_1), 제2 전원 공급 회로(142_2) 및 워드라인 드라이버(180)를 포함할 수 있다. 제1 전압 조절 회로(102_1)는 제1 어시스트 회로(122_1) 및 제1 어시스트 스위칭 회로(132_1)를 포함할 수 있고, 제2 전압 조절 회로(102_2)는 제2 어시스트 회로(122_2) 및 제2 어시스트 스위칭 회로(132_2)를 포함할 수 있다.
제1 어시스트 스위칭 회로(132_1)는 PMOS 트랜지스터로 구성되는 스위칭 트랜지스터(STR)를 포함하고, 제1 어시스트 스위칭 신호(AS0)에 응답하여 제1 어시스트 회로(122_1)와 제1 노드(N1)를 스위칭할 수 있다. 또한, 제2 어시스트 스위칭 회로(132_2) 역시 PMOS 트랜지스터로 구성되는 스위칭 트랜지스터(STR)를 포함하고, 제2 어시스트 스위칭 신호(AS1)에 응답하여 제2 어시스트 회로(122_2)와 제2 노드(N2)를 스위칭할 수 있다. 제1 어시스트 스위칭 신호(AS0) 및 제2 어시스트 스위칭 신호(AS1)는 도 3과 상이하게 워드라인을 구동하는 경우 로직 로우로 천이될 수 있다. 또한 일 실시예에서, 제1 어시스트 스위칭 회로(132_1) 및 제1 전압 스위칭 회로(142_1)에 제1 어시스트 스위칭 신호(AS0) 및 제1 전압 스위칭 신호(VS0)로서 동일한 신호가 인가될 수 있고, 제2 어시스트 스위칭 회로(132_2) 및 제2 전압 스위칭 회로(142_2)에 제2 어시스트 스위칭 신호(AS1) 및 제2 전압 스위칭 신호(VS1)로서 동일한 신호가 인가될 수 있다.
도 8은 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 회로도이다. 도 3과 중복되는 내용에 대한 설명은 생략한다.
도 8을 참조하면, 메모리 장치(13)는 메모리 셀 어레이(110), 제1 전압 조절 회로(103_1), 제2 전압 조절 회로(103_2), 제1 전원 공급 회로(143_1), 제2 전원 공급 회로(143_2) 및 워드라인 드라이버(180)를 포함할 수 있다. 제1 전압 조절 회로(103_1)는 제1 어시스트 회로(123_1) 및 제1 어시스트 스위칭 회로(133_1)를 포함할 수 있고, 제2 전압 조절 회로(103_2)는 제2 어시스트 회로(123_2) 및 제2 어시스트 스위칭 회로(133_2)를 포함할 수 있다.
메모리 셀 어레이(110), 제1 전원 공급 회로(143_1), 제2 전원 공급 회로(143_2) 및 워드라인 드라이버(180)는 도 3의 메모리 셀 어레이(110), 제1 전원 공급 회로(141_1), 제2 전원 공급 회로(141_2) 및 워드라인 드라이버(180)와 서로 동일하거나 유사할 수 있는바 그 설명은 생략한다.
제1 어시스트 회로(121_1) 및 제2 어시스트 회로(121_2) 각각은 복수의 다이오드 NMOS 트랜지스터(DTR)를 포함할 수 있다. 다이오드 NMOS 트랜지스터(DTR)는 게이트와 일단이 연결된 NMOS 트랜지스터를 의미할 수 있다. 도 8에서는 다이오드 NMOS 트랜지스터(DTR)의 게이트와 일단이 직접 연결된 실시예가 도시되어 있으나, 일 실시예에서 다이오드 NMOS 트랜지스터(DTR)의 게이트는 제1 노드(N1) 또는 제2 노드(N2)와 연결되어 제1 어시스트 스위칭 회로(133_1) 또는 제2 어시스트 스위칭 회로(133_2)의 스위칭에 의해 다이오드 NMOS 트랜지스터(DTR)의 일단과 연결될 수 있다.
제1 어시스트 스위칭 회로(133_1) 및 제2 어시스트 스위칭 회로(133_2)는 복수의 스위칭 트랜지스터(STR)를 포함할 수 있다. 제1 어시스트 스위칭 회로(133_1)는 제1 어시스트 스위칭 신호(AS0)를 수신하고, 이를 기초로 제1 노드(N1)에 제1 어시스트 회로(123_1)의 다이오드 NMOS 트랜지스터(DTR) 사이를 스위칭할 수 있다. 제2 어시스트 스위칭 회로(133_2)는 제2 어시스트 스위칭 신호(AS1)를 수신하고, 이를 기초로 제2 노드(N2)에 제2 어시스트 회로(123_2)의 다이오드 NMOS 트랜지스터(DTR) 사이를 스위칭할 수 있다.
일 실시예에서, 제1 어시스트 스위칭 신호(AS0) 및 제2 어시스트 스위칭 신호(AS1)는 전압 조절 정도에 대한 정보를 포함할 수 있다. 제1 어시스트 스위칭 회로(133_1)는 제1 어시스트 스위칭 신호(AS0)에 기초하여 복수의 스위칭 트랜지스터(STR)를 선택적으로 턴온할 수 있다. 일 예로서, 제1 어시스트 스위칭 신호(AS0)가 ‘00’인 경우 제1 어시스트 스위칭 회로(133_1)는 모든 복수의 스위칭 트랜지스터(STR)를 모두 턴오프하고, 제1 어시스트 스위칭 신호(AS0)가 ‘01’인 경우 제1 어시스트 스위칭 회로(133_1)는 복수의 스위칭 트랜지스터(STR) 중 어느 하나의 스위칭 트랜지스터(STR)를 턴온할 수 있다. 또한, 제1 어시스트 스위칭 신호(AS0)가 ‘10’인 경우 제1 어시스트 스위칭 회로(133_1)는 복수의 스위칭 트랜지스터(STR)중 어느 두개의 스위칭 트랜지스터(STR)를 턴 온하고, 제1 어시스트 스위칭 신호(AS0)가 ‘11’인 경우 제1 어시스트 스위칭 회로(133_1)는 모든 복수의 스위칭 트랜지스터(STR)를 턴온할 수 있다.
제1 어시스트 스위칭 회로(133_1)가 제1 어시스트 스위칭 신호(AS0)에 기초하여 복수의 스위칭 트랜지스터(STR)를 선택적으로 턴온함으로써, 제1 노드(N1)에 연결되는 복수의 다이오드 NMOS 트랜지스터(DTR)의 개수 및 복수의 다이오드 NMOS 트랜지스터(DTR) 중 어느 다이오드 NMOS 트랜지스터(DTR)가 달라질 수 있다. 다이오드 NMOS 트랜지스터(DTR)는 크기 등에 따라서 서로 다른 전압 강하 능력을 갖고있을 수 있다. 제1 노드(N1)에 연결하는 다이오드 NMOS 트랜지스터(DTR)의 개수 및 종류를 서로 다르게 함에 따라서, 제1 노드(N1)의 워드라인 구동 전압의 전압 강하 정도가 조절될 수 있다. 제2 어시스트 스위칭 회로(133_2) 역시 제1 어시스트 스위칭 회로(133_1)와 동일하거나 유사하게 동작할 수 있는바 그 설명은 생략한다.
도 8에서는 제1 어시스트 스위칭 회로(133_1) 및 제2 어시스트 스위칭 회로(133_2)에 포함되는 복수의 스위칭 트랜지스터(STR)가 각각 3개이고, 제1 어시스트 회로(123_1) 및 제2 어시스트 회로(123_2)에 포함되는 복수의 다이오드 NMOS 트랜지스터가 각각 3개인 실시예가 도시되어 있으나, 이는 일 예시일 뿐이고, 3개보다 많거나 적을 수 있다.
도 9는 본 개시의 예시적 실시예에 따른 메모리 장치의 동작을 나타내는 타이밍 도이다. 도 4a와 중복되는 내용은 생략한다.
도 8 및 도 9를 참조하면, 제1 시점(t1)에서 제1 전압 스위칭 신호(VS0) 및 제2 전압 스위칭 신호(VS1)는 로직 하이(High)에서 로직 로우(Low)로 천이할 수 있다. 또한, 제1 어시스트 스위칭 신호(AS0) 및 제2 어시스트 스위칭 신호(AS1)는 ‘00’에서 ‘01’로 천이할 수 있다. 본 예시에서 제1 어시스트 스위칭 신호(AS0) 가 ‘00’인 경우 제1 어시스트 스위칭 회로(133_1)는 모든 복수의 스위칭 트랜지스터(STR)를 모두 턴오프하고, ‘01’인 경우 제1 어시스트 스위칭 회로(133_1)는 복수의 스위칭 트랜지스터(STR) 중 어느 하나의 스위칭 트랜지스터(STR)를 턴온할 수 있다. 또한, 제1 어시스트 스위칭 신호(AS0)가 ‘10’인 경우 제1 어시스트 스위칭 회로(133_1)는 복수의 스위칭 트랜지스터(STR)중 어느 두개의 스위칭 트랜지스터(STR)를 턴 온하고, ‘11’인 경우 제1 어시스트 스위칭 회로(133_1)는 모든 복수의 스위칭 트랜지스터(STR)를 턴온할 수 있다. 제2 어시스트 스위칭 회로(133_2)도 제2 어시스트 스위칭 신호(AS1)에 기초하여 마찬가지로 동작할 수 있다.
따라서 제1 어시스트 스위칭 신호(AS0) 및 제2 어시스트 스위칭 신호(AS1)로서 ‘00’이 인가되는 제1 시점(t1) 이전에는, 제1 어시스트 스위칭 회로(133_1) 및 제2 어시스트 스위칭 회로(133_2)에 포함되는 모든 스위칭 트랜지스터(STR)가 모두 턴오프될 수 있다. 하지만 제1 시점(t1)에서 제1 어시스트 스위칭 신호(AS0) 및 제2 어시스트 스위칭 신호(AS1)이 ‘01’로 천이됨에 따라 제1 어시스트 스위칭 회로(133_1) 및 제2 어시스트 스위칭 회로(133_2)는 각각 하나의 스위칭 트랜지스터(STR)를 턴온할 수 있고, 제1 노드(N1) 및 제2 노드(N2)에는 각각 하나의 다이오드 NMOS 트랜지스터(DTR)가 연결될 수 있다.
제2 시점(t2)에서 제n 워드라인 구동 신호(WDn-1) 로직 하이(High)에서 로직 로우(Low)로 천이될 수 있다. 이에 따라서, 제n 워드라인(WLn-1)에 연결된 인버터(INV)는 워드라인 구동 전압을 제n 워드라인(WLn-1)에 인가함으로서 제n 워드라인이 구동될 수 있다. 이때, 제n 워드라인(WLn-1)의 전압 레벨은 전원 전압(VDD)에서 제1 전압 강하 레벨(Vd1)만큼 전압 강하가 일어난 ‘VDD-Vd1’로 형성될 수 있다. 이때, 제1 전압 강하 레벨(Vd1)은 제1 어시스트 스위칭 회로(133_1) 및 제2 어시스트 스위칭 회로(133_2)에 각각 포함된 하나의 다이오드 NMOS 트랜지스터(DTR)에 의해 강하된 전압 레벨일 수 있다.
제3 시점(t3)에서 제1 어시스트 스위칭 신호(AS0) 및 제2 어시스트 스위칭 신호(AS1)는 ‘01’에서 ‘11’로 천이할 수 있다. 일 예시에서, 제3 시점(t3)에서 메모리 장치(13)는 리드 마진을 위해 워드라인 구동 전압을 낮출 필요가 있을 수 있고, 이에 따라 제1 어시스트 스위칭 신호(AS0) 및 제2 어시스트 스위칭 신호(AS1)는 ‘01’에서 ‘11’로 천이할 수 있다. 천이 결과로서 제1 어시스트 스위칭 회로(133_1) 및 제2 어시스트 스위칭 회로(133_2)는 각각 모든 스위칭 트랜지스터(STR)를 턴온할 수 있고, 제1 노드(N1) 및 제2 노드(N2)에는 각각 세 개의 다이오드 NMOS 트랜지스터(DTR)가 연결될 수 있다. 이때, 제n 워드라인(WLn-1)의 전압 레벨은 전원 전압(VDD)에서 제2 전압 강하 레벨(Vd2)만큼 전압 강하가 일어난 ‘VDD-Vd2’로 형성될 수 있다. 이때, 제2 전압 강하 레벨(Vd2)은 제1 어시스트 스위칭 회로(133_1) 및 제2 어시스트 스위칭 회로(133_2)에 포함된 모든 다이오드 NMOS 트랜지스터(DTR)에 의해 강하된 전압 레벨일 수 있다. 제1 노드(N1) 및 제2 노드(N2)에 연결되는 다이오드 NMOS 트랜지스터(DTR)의 개수 및 크기 등에 따라서, 전압 강하 레벨은 달라질 수 있다. 본 실시예에서, 제3 시점(t3)에서 세 개의 다이오드 NMOS 트랜지스터(DTR)가 제1 노드(N1) 및 제2 노드(N2)에 각각 연결됨에 따라서 전압 강하가 더 많이 이루어질 수 있기 때문에, 제2 전압 강하 레벨(Vd2)은 제1 전압 강하 레벨(Vd1)보다 더 클 수 있다.
제n 워드라인(WLn-1)과 연결된 메모리 셀(MC)에 대한 독출 또는 기입 동작이 끝나고 난 후인 제4 시점(t4)에서, 제n 워드라인 구동 신호(WDn-1)는 로직 로우(Low)에서 로직 하이(High)로 천이할 수 있다. 제1 어시스트 스위칭 신호(AS0) 및 제2 어시스트 스위칭 신호(AS1)는 로직 하이(High)에서 로직 로우(Low)로 천이할 수 있다. 이에 따라서, 제n 워드라인(WLn-1)의 전압 레벨이 로직 로우(예를 들면, 접지 전압)로 천이할 수 있다.
또한, 제5 시점(t5)에서 제1 전압 스위칭 신호(VS0) 및 제2 전압 스위칭 신호(VS1)이 로직 로우(Low)에서 로직 하이(High)로 천이하고, 제1 어시스트 스위칭 신호(AS0) 및 제2 어시스트 스위칭 신호(AS1)는 ‘11’에서 ‘00’으로 천이할 수 있다. 이에 따라서, 전압 공급 회로(143_1, 143_2)에 포함되는 전압 스위칭 트랜지스터(VTR)가 턴오프될 수 있고, 어시스트 스위칭 회로(133_1, 133_2)에 포함되는 복수의 스위칭 트랜지스터들이 턴오프될 수 있다.
제n 워드라인(WLn-1)에 대해서 워드라인 구동 전압이 인가되는 상기 프로세스가 수행되는 동안, 제1 워드라인 구동 신호(WD0) 내지 제n-1 워드라인 구동 신호(WDn-2)는 로직 하이(High)를 유지할 수 있다. 이에 따라서 독출 또는 기입 대상이 되지 않는 제1 워드라인(WL0) 내지 제n-1 워드라인(WLn-2)은 구동되지 않고 로직 로우(예를 들면, 접지 전압)을 유지할 수 있다.
도 10은 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 블록도이다. 도 2와 중복되는 내용은 생략한다.
도 10을 참조하면, 메모리 장치(30)는 제1 내지 제n 전압 조절 회로(300_1~300_n), 메모리 셀 어레이(310), 전원 공급 회로(340) 및 워드라인 드라이버(380)를 포함할 수 있다. 메모리 셀 어레이(310), 전원 공급 회로(340) 및 워드라인 드라이버(380)는 도 2의 메모리 셀 어레이(110), 전원 공급 회로(140) 및 워드라인 드라이버(180)와 실질적으로 동일하거나 유사할 수 있는바 그 설명은 생략한다.
제1 내지 제n 전압 조절 회로(300_1~300_n)는 제1 내지 제n 워드라인(WL0~WLn)와 각각 연결될 수 있다. 제1 내지 제n 전압 조절 회로(300_1~300_n)는 제1 내지 제n 워드라인(WL0~WLn) 각각의 구동 전압 레벨을 조절할 수 있다. 일 실시예에서, 제1 내지 제n 전압 조절 회로(300_1~300_n)는 적어도 하나의 다이오드 NMOS 트랜지스터를 포함하는 어시스트 회로 및 상기 어시스트 회로와 제1 내지 제n 워드라인(WL0~WLn)를 스위칭하는 어시스트 스위칭 회로를 포함할 수 있다.
도 11a는 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 회로도이다. 도 3과 중복되는 내용에 대한 설명은 생략한다.
도 10 및 도 11a를 참조하면, 메모리 장치(31)는 메모리 셀 어레이(310), 제1 내지 제n 전압 조절 회로(301_1~301_n), 제1 전원 공급 회로(341_1), 제2 전원 공급 회로(341_2) 및 워드라인 드라이버(380)를 포함할 수 있다. 제1 내지 제n 전압 조절 회로(301_1~301_n)는 제1 내지 제n 어시스트 회로(321_1~321_n) 및 제1 내지 제n 어시스트 스위칭 회로(331_1~331_n)를 각각 포함할 수 있다.
메모리 셀 어레이(310) 및 워드라인 드라이버(380)는 도 10의 메모리 셀 어레이(310) 및 워드라인 드라이버(380)의 세부 회로도이고, 제1 내지 제n 전압 조절 회로(301_1~301_n)는 도 10의 제1 내지 제n 전압 조절 회로(300_1~300_n)의 세부 회로도의 일 실시예일 수 있다. 또한, 제1 전원 공급 회로(341_1) 및 제2 전원 공급 회로(341_2)는 도 10의 전원 공급 회로(340)의 세부 회로도의 일 실시예일 수 있다. 메모리 셀 어레이(310), 워드라인 드라이버(380), 제1 전원 공급 회로(341_1) 및 제2 전원 공급 회로(341_2)는 도 3의 메모리 셀 어레이(110), 워드라인 드라이버(180), 제1 전원 공급 회로(141_1) 및 제2 전원 공급 회로(141_2)와 서로 동일하거나 유사할 수 있는바 그 설명은 생략한다.
제1 내지 제n 어시스트 회로(321_1~321_n) 각각은 적어도 하나의 다이오드 NMOS 트랜지스터(DTR)를 포함할 수 있다. 다이오드 NMOS 트랜지스터(DTR)는 게이트와 일단이 연결된 NMOS 트랜지스터를 의미할 수 있다. 도 3에는 하나의 다이오드 NMOS 트랜지스터(DTR)이 제1 내지 제n 어시스트 회로(321_1~321_n)에 각각 포함되는 것으로 도시되어 있으나 이는 일 예시이고, 복수의 다이오드 NMOS 트랜지스터(DTR)가 제1 내지 제n 어시스트 회로(321_1~321_n)에 각각 포함될 수도 있다.
제1 내지 제n 어시스트 스위칭 회로(331_1~331_n)는 적어도 하나의 스위칭 트랜지스터(STR)를 포함할 수 있다. 일 실시예에서, 스위칭 트랜지스터(STR)는 NMOS 트랜지스터일 수 있다. 일 실시예에서, 스위칭 트랜지스터(STR)는 게이트와 일단이 연결된 다이오드 트랜지스터로 구현될 수 있다. 스위칭 트랜지스터(STR)는 제1 내지 제n 워드라인(WL0~WLn-1)의 전압 레벨을 감지하고, 제1 내지 제n 워드라인(WL0~WLn-1)의 전압 레벨이 로직 하이(예를 들면, 전원 전압(VDD))인 경우, 제1 내지 제n 워드라인(WL0~WLn-1) 중 상기 스위칭 트랜지스터(STR)가 연결된 워드라인에 상기 다이오드 NMOS 트랜지스터(DTR)를 연결할 수 있다.
제1 내지 제n 워드라인(WL0~WLn-1) 중 어느 하나가 구동되면, 구동 워드라인에 연결된 제1 내지 제n 어시스트 회로(321_1~321_n) 중 어느 한 어시스트 회로가 활성화 되면서, 상기 어시스트 회로에 포함되는 다이오드 NMOS 트랜지스터가 온도 또는 메모리 셀 어레이(310)에 포함된 메모리 셀(MC)의 특성에 따라 구동 워드라인의 전압 레벨을 적응적으로 조절할 수 있다. 이에 따라서, 리드 디스터브가 개선될 수 있다.
도 11b는 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 회로도이다. 자세하게는, 도 11b는 도 11a와 상이하게 제1 내지 제n 어시스트 스위칭 회로(331_1~331_n)가 제1 내지 제n 어시스트 스위칭 신호(AS0~ASn-1)에 기초하여 동작하는 실시예를 나타낸다. 따라서, 상기 차이점을 제외한 도 11a와 중복되는 내용에 대한 설명은 생략한다.
도 10 및 도 11b를 참조하면, 메모리 장치(32)는 메모리 셀 어레이(310), 제1 내지 제n 전압 조절 회로(302_1~302_n), 제1 전원 공급 회로(342_1), 제2 전원 공급 회로(342_2) 및 워드라인 드라이버(380)를 포함할 수 있다. 제1 내지 제n 전압 조절 회로(302_1~302_n)는 제1 내지 제n 어시스트 회로(322_1~322_n) 및 제1 내지 제n 어시스트 스위칭 회로(332_1~332_n)를 각각 포함할 수 있다. 메모리 셀 어레이(310), 제1 내지 제n 어시스트 회로(322_1~322_n), 워드라인 드라이버(380), 제1 전원 공급 회로(342_1) 및 제2 전원 공급 회로(342_2)는 도 11a의 메모리 셀 어레이(310), 제1 내지 제n 어시스트 회로(321_1~321_n), 워드라인 드라이버(380), 제1 전원 공급 회로(341_1) 및 제2 전원 공급 회로(341_2)와 서로 동일하거나 유사할 수 있는바 그 설명은 생략한다.
제1 내지 제n 어시스트 스위칭 회로(331_1~331_n)는 각각 제1 내지 제n 어시스트 스위칭 신호(AS0~ASn-1)를 수신하고, 이에 기초하여 제1 내지 제n 어시스트 회로(321_1~321_n)와 제1 내지 제n 워드라인(WL0~WLn-1) 사이를 스위칭할 수 있다. 일 실시예에서, 제1 내지 제n 어시스트 스위칭 신호(AS0~ASn-1)는 제1 내지 제n 워드라인 구동 신호(WD0~WDn-1)와 각각 동기될 수 있다.
도 12는 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 블록도이다. 도 2와 중복되는 내용은 생략한다.
도 12을 참조하면, 메모리 장치(40)는 전압 조절 회로(400), 메모리 셀 어레이(410), 제1 내지 제n 워드라인 스위칭 회로(440_1~440_n), 전원 공급 회로(450) 및 워드라인 드라이버(480)를 포함할 수 있다. 메모리 셀 어레이(310), 전원 공급 회로(340) 및 워드라인 드라이버(380)는 도 2의 메모리 셀 어레이(110), 전원 공급 회로(140) 및 워드라인 드라이버(180)와 실질적으로 동일하거나 유사할 수 있는바 그 설명은 생략한다.
제1 내지 제n 워드라인 스위칭 회로(440_1~440_n)는 제1 내지 제n 워드라인(WL0~WLn)와 각각 연결될 수 있다. 제1 내지 제n 워드라인 스위칭 회로(440_1~440_n)는 제1 내지 제n 워드라인(WL0~WLn-1)의 구동 여부에 기초하여 제1 내지 제n 워드라인(WL0~WLn-1)와 전압 조절 회로(400) 사이를 스위칭할 수 있다. 일 실시예에서, 제1 내지 제n 워드라인 스위칭 회로(440_1~440_n)는 제1 내지 제n 워드라인(WL0~WLn-1) 중 연결된 워드라인이 구동되는 경우, 전압 조절 회로(400)를 구동 워드라인에 연결할 수 있다.
전압 조절 회로(400)는 적어도 하나의 다이오드 NMOS 트랜지스터를 포함하는 어시스트 회로 및 상기 어시스트 회로와 제1 내지 제n 워드라인(WL0~WLn)를 스위칭하는 어시스트 스위칭 회로를 포함할 수 있다. 일 실시예에서, 어시스트 스위칭 회로는 각 워드라인마다 존재할 수 있고, 어시스트 회로와 함께 워드라인을 공통으로 공유하며 존재할 수 있다.
도 13는 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 회로도이다. 도 3과 중복되는 내용에 대한 설명은 생략한다.
도 12 및 도 13을 참조하면, 메모리 장치(41)는 메모리 셀 어레이(410), 제1 전압 조절 회로(401_1), 제2 전압 조절 회로(401_2), 워드라인 스위칭 회로(441), 제1 전원 공급 회로(451_1), 제2 전원 공급 회로(451_2) 및 워드라인 드라이버(480)를 포함할 수 있다. 제1 전압 조절 회로(401_1)는 제1 어시스트 회로(421_1) 및 제1 어시스트 스위칭 회로(431_1)를 포함할 수 있고, 제2 전압 조절 회로(401_2)는 제2 어시스트 회로(421_2) 및 제2 어시스트 스위칭 회로(431_2)를 포함할 수 있다.
메모리 셀 어레이(410) 및 워드라인 드라이버(480)는 도 12의 메모리 셀 어레이(410) 및 워드라인 드라이버(480)의 세부 회로도이고, 제1 전압 조절 회로(401_1) 및 제2 전압 조절 회로(401_2)는 도 12의 전압 조절 회로(400)의 세부 회로도의 일 실시예일 수 있다. 또한, 워드라인 스위칭 회로(441)은 도 12의 제1 내지 제n 워드라인 스위칭 회로(440_1~440_n)의 세부 회로도의 일 실시예일 수 있고, 제1 전원 공급 회로(451_1) 및 제2 전원 공급 회로(451_2)는 도 12의 전원 공급 회로(450)의 세부 회로도의 일 실시예일 수 있다. 메모리 셀 어레이(410), 워드라인 드라이버(480), 제1 전원 공급 회로(451_1) 및 제2 전원 공급 회로(451_2)는 도 3의 메모리 셀 어레이(110), 워드라인 드라이버(180), 제1 전원 공급 회로(141_1) 및 제2 전원 공급 회로(141_2)와 서로 동일하거나 유사할 수 있는바 그 설명은 생략한다.
제1 어시스트 회로(421_1) 및 제2 어시스트 회로(421_2) 각각은 적어도 하나의 다이오드 NMOS 트랜지스터(DTR)를 포함할 수 있다. 적어도 하나의 다이오드 NMOS 트랜지스터(DTR)는 게이트가 제1 노드(N1)에 연결되어 제1 어시스트 스위칭 회로(431_1) 및 제2 어시스트 스위칭 회로(431_2)이 턴온 되는 경우, 게이트와 일단이 전기적으로 연결되어 다이오드 트랜지스터의 형태가 될 수 있다. 도 13에서는 적어도 하나의 다이오드 NMOS 트랜지스터(DTR)의 게이트가 제1 노드(N1)와 연결된 것으로 도시되어 있으나 이는 일 예시이고, 적어도 하나의 다이오드 NMOS 트랜지스터(DTR)의 게이트는 다이오드 NMOS 트랜지스터(DTR)의 일단과 연결될 수 있다.
제1 어시스트 스위칭 회로(431_1) 및 제2 어시스트 스위칭 회로(431_2)는 적어도 하나의 스위칭 트랜지스터(STR)를 포함할 수 있다. 상기 적어도 하나의 스위칭 트랜지스터(STR)의 일단은 제1 노드(N1)에 연결되고, 타단은 다이오드 NMOS 트랜지스터(DTR)에 연결되고, 게이트에는 제1 어시스트 스위칭 신호(AS0) 또는 제2 어시스트 스위칭 신호(AS1)가 인가될 수 있다. 제1 어시스트 스위칭 회로(431_1)는 제1 어시스트 스위칭 신호(AS0)를 수신하고, 이를 기초로 제1 노드(N1)와 제1 어시스트 회로(421_1)의 다이오드 NMOS 트랜지스터(DTR) 사이를 스위칭할 수 있다. 제2 어시스트 스위칭 회로(431_2)는 제2 어시스트 스위칭 신호(AS1)를 수신하고, 이를 기초로 제1 노드(N1)와 제2 어시스트 회로(421_2)의 다이오드 NMOS 트랜지스터(DTR) 사이를 스위칭할 수 있다.
일 실시예에서, 제1 어시스트 스위칭 신호(AS0) 및 제2 어시스트 스위칭 신호(AS1)는 전압 조절 정도에 대한 정보를 포함할 수 있다. 제1 어시스트 스위칭 회로(431_1)는 제1 어시스트 스위칭 신호(AS0)에 기초하여 적어도 하나의 스위칭 트랜지스터(STR)를 선택적으로 턴온할 수 있다. 일 예로서, 제1 어시스트 스위칭 신호(AS0)가 ‘00’인 경우 제1 어시스트 스위칭 회로(431_1)는 모든 스위칭 트랜지스터(STR)를 모두 턴오프하고, 제1 어시스트 스위칭 신호(AS0)가 ‘01’인 경우 제1 어시스트 스위칭 회로(431_1)는 어느 하나의 스위칭 트랜지스터(STR)를 턴온할 수 있다. 또한, 제1 어시스트 스위칭 신호(AS0)가 ‘10’인 경우 제1 어시스트 스위칭 회로(431_1)는 어느 두개의 스위칭 트랜지스터(STR)를 턴 온하고, 제1 어시스트 스위칭 신호(AS0)가 ‘11’인 경우 제1 어시스트 스위칭 회로(431_1)는 모든 스위칭 트랜지스터(STR)를 턴온할 수 있다.
제1 어시스트 스위칭 회로(431_1)가 제1 어시스트 스위칭 신호(AS0)에 기초하여 스위칭 트랜지스터(STR)를 선택적으로 턴온함으로써, 제1 노드(N1)에 연결되는 다이오드 NMOS 트랜지스터(DTR)의 개수 및 연결되는 다이오드 NMOS 트랜지스터(DTR)가 달라질 수 있다. 이에 따라서, 각 워드라인(WL0~WLn-1)의 전압 강하 정도가 조절될 수 있다. 제2 어시스트 스위칭 회로(431_2) 역시 제1 어시스트 스위칭 회로(431_1)와 동일하거나 유사하게 동작할 수 있는바 그 설명은 생략한다.
워드라인 스위칭 회로(441)는 제1 내지 제n 워드라인(WL0~WLn-1) 마다 연결된 복수의 워드라인 스위칭 트랜지스터(WSTR)를 포함할 수 있다. 일 실시예에서, 워드라인 스위칭 트랜지스터(WSTR)는 NMOS 트랜지스터일 수 있다. 워드라인 스위칭 트랜지스터(WSTR)는 게이트와 일단이 제1 내지 제n 워드라인(WL0~WLn-1)과 각각 연결되고, 타단이 제1 노드(N1)와 연결될 수 있다. 워드라인 스위칭 트랜지스터(WSTR)는 제1 내지 제n 워드라인(WL0~WLn-1)의 전압 레벨을 감지하고, 제1 내지 제n 워드라인(WL0~WLn-1)의 전압 레벨이 로직 하이(예를 들면, 전원 전압(VDD))인 경우, 제1 내지 제n 워드라인(WL0~WLn-1) 중 구동 워드라인에 제1 어시스트 회로(421_1) 및 제2 어시스트 회로(421_2)에 포함되는 다이오드 NMOS 트랜지스터(DTR)를 연결할 수 있다.
제1 내지 제n 워드라인(WL0~WLn-1) 중 어느 하나가 구동되면, 구동 워드라인에 다이오드 NMOS 트랜지스터(DTR)가 연결되면서, 상기 다이오드 NMOS 트랜지스터(DTR)가 온도 또는 메모리 셀 어레이(310)에 포함된 메모리 셀(MC)의 특성에 따라 구동 워드라인의 전압 레벨을 적응적으로 조절할 수 있다. 또한, 어시스트 스위칭 신호(AS0, AS1)에 기초하여 워드라인에 연결되는 다이오드 NMOS 트랜지스터(DTR)의 개수 또는 종류를 서로 다르게 함으로서 구동 워드라인의 전압 레벨을 적응적으로 조절하는 것도 가능하다. 이에 따라서, 리드 디스터브가 개선될 수 있다.
도 13에서는 제1 어시스트 스위칭 회로(431_1) 및 제2 어시스트 스위칭 회로(431_2)에 포함되는 스위칭 트랜지스터(STR)가 각각 3개이고, 제1 어시스트 회로(421_1) 및 제2 어시스트 회로(421_2)에 포함되는 다이오드 NMOS 트랜지스터가 각각 3개인 실시예가 도시되어 있으나, 이는 일 예시일 뿐이고, 3개보다 많거나 적을 수 있다.
도 14는 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 회로도이다. 자세하게는, 도 14는 도 13와 상이하게 어시스트 스위칭 회로가 제1 내지 제n 워드라인(WL0~WLn-1) 각각에 연결되는 제1 내지 제n 어시스트 스위칭 회로(331_1~331_n)를 포함하는 실시예를 나타낸다. 따라서, 상기 차이점을 제외한 도 13과 중복되는 내용에 대한 설명은 생략한다.
도 12 및 도 14을 참조하면, 메모리 장치(42)는 메모리 셀 어레이(410), 제1 어시스트 회로(422_1), 제2 어시스트 회로(422_2), 제1 내지 제n 어시스트 스위칭 회로(432_1~432_n), 제1 내지 제n 워드라인 스위칭 회로(442_1~442_n), 제1 전원 공급 회로(452_1), 제2 전원 공급 회로(452_2) 및 워드라인 드라이버(480)를 포함할 수 있다. 메모리 셀 어레이(410), 워드라인 드라이버(480), 제1 전원 공급 회로(452_1) 및 제2 전원 공급 회로(452_2)는 도 3의 메모리 셀 어레이(110), 워드라인 드라이버(180), 제1 전원 공급 회로(141_1) 및 제2 전원 공급 회로(141_2)와 서로 동일하거나 유사할 수 있는바 그 설명은 생략한다.
제1 어시스트 회로(422_1) 및 제2 어시스트 회로(422_2)는 게이트와 일단이 제1 노드(N1)와 연결되고 타단에 접지 전압(VSS)가 인가되는 적어도 하나의 다이오드 NMOS 트랜지스터(DTR)를 각각 포함할 수 있다.
제1 내지 제n 워드라인 스위칭 회로(442_1~442_n)는 일단이 제1 노드(N1)와 연결되고, 타단이 제1 내지 제n 어시스트 스위칭 회로(432_1~432_n)와 각각 연결되고, 게이트가 제1 내지 제n 워드라인(WL0~WLn-1)과 각각 연결되는 워드라인 스위칭 트랜지스터(WSTR)를 각각 포함할 수 있다. 제1 내지 제n 워드라인 스위칭 회로(442_1~442_n)는 제1 내지 제n 워드라인(WL0~WLn-1)의 전압 레벨을 감지하고, 제1 내지 제n 워드라인(WL0~WLn-1)의 전압 레벨이 로직 하이(예를 들면, 전원 전압(VDD))인 경우, 어시스트 스위칭 회로(432_1~432_n)의 일단에 제1 어시스트 회로(421_1) 및 제2 어시스트 회로(422_2)에 포함되는 다이오드 NMOS 트랜지스터(DTR)를 연결할 수 있다.
제1 내지 제n 어시스트 스위칭 회로(432_1~432_n)는 적어도 하나의 스위칭 트랜지스터(STR)를 각각 포함할 수 있다. 상기 적어도 하나의 스위칭 트랜지스터(STR)의 일단은 제1 내지 제n 워드라인(WL0~WLn-1)에 각각 연결되고, 타단은 제1 내지 제n 워드라인 스위칭 회로(442_1~442_n)에 각각 연결되고, 게이트에는 제1 내지 제n 어시스트 스위칭 신호(AS0~ASn-1)가 각각 인가될 수 있다. 제1 내지 제n 어시스트 스위칭 회로(432_1~432_n)는 제1 내지 제n 어시스트 스위칭 신호(AS0~ASn-1)를 각각 수신하고, 이를 기초로 제1 내지 제n 워드라인(WL0~WLn-1)과 제1 내지 제n 어시스트 스위칭 회로(442_1~442_n) 사이를 스위칭할 수 있다.
제1 내지 제n 어시스트 스위칭 회로(432_1~432_n)가 제1 내지 제n 어시스트 스위칭 신호(AS0~ASn-1)에 기초하여 스위칭 트랜지스터(STR)를 선택적으로 턴온함으로써, 제1 어시스트 회로(422_1) 및 제2 어시스트 회로(422_2)에 연결되는 루트의 개수가 달라질 수 있다. 이에 따라서, 각 워드라인(WL0~WLn-1)의 전압 강하 정도가 조절될 수 있다.
제1 내지 제n 워드라인(WL0~WLn-1) 중 어느 하나가 구동되면, 구동 워드라인에 다이오드 NMOS 트랜지스터(DTR)가 연결되면서, 상기 다이오드 NMOS 트랜지스터(DTR)가 온도 또는 메모리 셀 어레이(310)에 포함된 메모리 셀(MC)의 특성에 따라 구동 워드라인의 전압 레벨을 적응적으로 조절할 수 있다. 또한, 어시스트 스위칭 신호(AS0~ASn)에 기초하여 워드라인에 연결되는 루트의 개수를 서로 다르게 함으로서 구동 워드라인의 전압 레벨을 적응적으로 조절하는 것도 가능하다. 이에 따라서, 리드 디스터브가 개선될 수 있다.
도 15는 본 개시의 예시적 실시예에 따른 컴퓨터 시스템을 나타내는 블록도이다.
도 15을 참조하면, 컴퓨터 시스템(1900)은 모바일 기기나 데스크 톱 컴퓨터 등에 장착될 수 있다. 컴퓨터 시스템(1900)은 시스템 버스(1904)에 전기적으로 연결되는 SRAM 메모리 시스템(1901), 중앙 처리 장치(1905), 사용자 인터페이스(1907) 및 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(1908)을 포함할 수 있다. 컴퓨터 시스템(1900)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있다.
사용자 인터페이스(1907)는 통신 네트워크로 데이터를 전송하거나 통신 네크워크로부터 데이터를 수신하기 위한 인터페이스일 수 있다. 사용자 인터페이스(1907)는 통신 네트워크로 데이터를 전송하거나 통신 네크워크로부터 데이터를 수신하기 위한 인터페이스일 수 있다. 사용자 인터페이스(1907)는 유무선 형태일 수 있고, 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 사용자 인터페이스(1907) 또는 모뎀(1908)을 통해 제공되거나 중앙 처리 장치(1905)에 의해서 처리된 데이터는 SRAM 메모리 시스템(1901)에 저장될 수 있다.
SRAM 메모리 시스템(1901)은 도 1 내지 도 14에서 상술한 메모리 시스템을 포함할 수 있다. SRAM 메모리 시스템(1901)은 SRAM(1902)와 메모리 콘트롤러(1903)를 포함할 수 있다. SRAM(1902)에는 중앙 처리 장치(1905)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. SRAM(1902)은 게이트와 일단이 연결된 다이오드 NMOS 트랜지스터를 포함하고, 온도 또는 메모리 셀의 특성에 따라 구동 워드라인의 전압 레벨을 적응적으로 조절할 수 있다.
컴퓨터 시스템(1900)이 무선 통신을 수행하는 장비인 경우, 컴퓨터 시스템(1900)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Multiple Access), CDMA2000 과 같은 통신 시스템에서 사용될 수 있다. 컴퓨터 시스템(1900)은 개인 휴대용 정보 단말기(PDA: Personal Digital Assistant), 휴대용 컴퓨터, 웹 태블렛(web tablet), 디지털 카메라, PMP(Portable Media Player), 모바일 폰, 무선폰, 랩탑 컴퓨터와 같은 정보 처리 장치에 장착될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 복수의 워드라인과 연결되고, 적어도 하나의 트랜지스터를 포함하는 메모리 셀을 포함하는 휘발성의 메모리 셀 어레이; 및
    상기 복수의 워드라인 중 적어도 하나와 연결되고, 상기 복수의 워드라인의 구동 전압 레벨을 조절하는 어시스트 회로;를 포함하고,
    상기 어시스트 회로는 다이오드 연결구조를 갖는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서,
    상기 어시스트 회로는 주변 온도 및 상기 적어도 하나의 트랜지스터의 셀 특성 중 적어도 하나에 기초하여 적응적으로 상기 구동 전압 레벨을 조절하는 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서,
    워드라인 구동 신호에 응답하여 상기 복수의 워드라인 중 구동 워드라인을 구동시키는 워드라인 드라이버; 및
    상기 워드라인 드라이버와 연결된 제1 노드를 통해 상기 구동 워드라인에 워드라인 구동 전압을 인가하는 전압 공급 회로;를 더 포함하고,
    상기 어시스트 회로는 상기 제1 노드와 연결되고, 상기 제1 노드에 대한 전압 풀 다운을 통해 상기 워드라인 구동 전압의 전압 레벨을 조절하는 것을 특징으로 하는 메모리 장치.
  4. 제3항에 있어서,
    어시스트 스위칭 신호에 응답하여, 상기 어시스트 회로와 상기 제1 노드 사이를 스위칭하는 어시스트 스위칭 회로;를 더 포함하는 메모리 장치.
  5. 제4항에 있어서,
    상기 어시스트 스위칭 회로는 상기 워드라인 드라이버가 상기 구동 워드라인을 구동하는 경우, 상기 어시스트 회로와 상기 제1 노드를 연결시키는 것을 특징으로 하는 메모리 장치.
  6. 제1항에 있어서,
    상기 어시스트 회로는 상기 복수의 워드라인 각각에 연결되는 다이오드 연결 구조를 갖는 복수의 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 메모리 장치.
  7. 제6항에 있어서,
    상기 복수의 NMOS 트랜지스터와 상기 복수의 워드라인 각각 사이를 스위칭하는 복수의 스위칭 트랜지스터를 포함하는 어시스트 스위칭 회로;를 더 포함하는 메모리 장치.
  8. 제7항에 있어서,
    상기 복수의 스위칭 트랜지스터의 게이트는 상기 복수의 워드라인에 각각 연결되고, 상기 어시스트 스위칭 회로는 상기 복수의 워드라인의 전압 레벨을 감지하고, 감지한 전압 레벨이 로직 하이인 경우 상기 어시스트 회로를 상기 복수의 워드라인에 연결하는 것을 특징으로 하는 메모리 장치.
  9. 제8항에 있어서,
    상기 스위칭 트랜지스터는 일단이 상기 어시스트 회로에 포함되는 상기 복수의 NMOS 트랜지스터와 각각 연결되고, 타단 및 게이트가 상기 복수의 워드라인에 각각 연결되는 것을 특징으로 하는 메모리 장치.
  10. 제7항에 있어서,
    상기 어시스트 스위칭 회로는 외부로부터 스위칭 신호를 수신하고, 상기 스위칭 신호에 기초하여 상기 복수의 NMOS 트랜지스터를 상기 복수의 워드라인에 연결하는 것을 특징으로 하는 메모리 장치.
  11. 제1항에 있어서,
    일단이 상기 어시스트 회로와 연결되고, 타단 및 게이트가 상기 복수의 워드라인에 각각 연결되는 복수의 워드라인 스위칭 트랜지스터를 포함하고, 상기 복수의 워드라인과 상기 어시스트 회로를 스위칭 하는 워드라인 스위칭 회로;를 더 포함하고,
    상기 어시스트 회로는 상기 복수의 워드라인 스위칭 트랜지스터에 동시에 연결되는 것을 특징으로 하는 메모리 장치.
  12. 제11항에 있어서,
    상기 어시스트 회로는 다이오드 연결 구조를 갖는 복수의 NMOS 트랜지스터를 포함하고,
    어시스트 스위칭 신호에 대응하여 상기 복수의 NMOS 트랜지스터 중 적어도 하나의 NMOS 트랜지스터를 상기 복수의 워드라인 중 구동되는 구동 워드라인에 연결함으로서 상기 구동 워드라인의 구동 전압 레벨을 조절하는 어시스트 스위칭 회로;를 더 포함하는 것을 특징으로 하는 메모리 장치.
  13. 제11항에 있어서,
    상기 복수의 워드라인과 상기 복수의 워드라인 스위칭 회로 사이에 각각 연결되고, 어시스트 스위칭 신호에 대응하여 상기 어시스트 회로와 상기 복수의 워드라인의 연결 루트의 개수를 서로 다르게 함으로서 상기 복수의 워드라인의 구동 전압 레벨을 조절하는 어시스트 스위칭 회로;를 더 포함하는 것을 특징으로 하는 메모리 장치.
  14. 워드라인과 연결되고, 적어도 하나의 트랜지스터를 포함하는 메모리 셀을 포함하는 휘발성의 메모리 셀 어레이;
    워드라인 구동신호에 응답하여 워드라인 구동 전압을 상기 워드라인에 인가함으로서 상기 워드라인을 구동하는 워드라인 드라이버;
    상기 워드라인 드라이버와 제1 노드를 통해 연결되고, 전압 스위칭 신호에 응답하여 상기 제1 노드에 전원 전압을 인가하는 전압 공급 회로;
    적어도 하나의 NMOS 트랜지스터를 포함하고, 상기 적어도 하나의 NMOS 트랜지스터의 셀 특성에 기초하여 상기 전원 전압의 전압 레벨을 강하함으로서 상기 워드라인 구동 전압의 구동 전압 레벨을 제어하는 어시스트 회로;를 포함하고,
    상기 어시스트 회로는 주변 온도 및 상기 메모리 셀에 포함되는 적어도 하나의 트랜지스터의 문턱 전압 중 적어도 하나에 따라서 상기 구동 전압 레벨을 조절하는 것을 특징으로 하는 메모리 장치.
  15. 제14항에 있어서,
    상기 적어도 하나의 NMOS 트랜지스터는 다이오드 연결 구조를 갖는 NMOS 트랜지스터를 포함하고, 상기 NMOS 트랜지스터의 일단 및 게이트는 상기 제1 노드에 연결되고, 타단에는 접지 전압이 인가되는 것을 특징으로 하는 메모리 장치.
  16. 제15항에 있어서,
    적어도 하나의 트랜지스터를 포함하고, 어시스트 스위칭 신호에 응답하여 상기 적어도 하나의 NMOS 트랜지스터의 상기 일단과 상기 제1 노드를 스위칭하는 어시스트 스위칭 회로;를 더 포함하는 메모리 장치.
  17. 정적 랜덤 억세스 메모리(Static Random Access Memory; SRAM)에 포함되는 전압 조절 회로에 있어서,
    다이오드 연결 구조를 갖는 NMOS 트랜지스터; 및
    일단이 상기 NMOS 트랜지스터의 일단에 연결되고, 타단이 워드라인에 연결되어 상기 NMOS 트랜지스터와 워드라인 사이를 스위칭하는 스위칭 트랜지스터;를 포함하고,
    상기 NMOS 트랜지스터의 셀 특성에 기초하여 온도 및 상기 정적 랜덤 억세스 메모리의 메모리 셀의 문턱 전압 중 적어도 하나에 따라 상기 워드라인 구동 전압의 구동 전압 레벨을 조절하는 전압 조절 회로.
  18. 제17항에 있어서,
    상기 스위칭 트랜지스터의 타단은 상기 워드라인을 구동하는 워드라인 드라이버 및 상기 워드라인에 전원 전압을 공급하는 전압 공급 회로와 동시에 연결되는 것을 특징으로 하는 전압 조절 회로.
  19. 제17항에 있어서,
    상기 스위칭 트랜지스터의 타단은 상기 워드라인에 직접 연결되는 것을 특징으로 하는 전압 조절 회로.
  20. 제19항에 있어서,
    상기 스위칭 트랜지스터의 게이트는 상기 워드라인에 직접 연결되는 것을 특징으로 하는 전압 조절 회로.
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