CN111161767B - 存储装置及其字线驱动方法 - Google Patents

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Abstract

一种存储装置及其字线驱动方法。该存储装置包括：存储单元电路、字线驱动单元电路、字线、第一位线和第二位线；存储单元电路与字线、第一位线和第二位线连接；字线驱动单元电路与字线连接，并配置为输出开启信号和截止信号，开启信号包括第一电压台阶和第二电压台阶，第一电压台阶与截止信号的电压的差值大于第二电压台阶与截止信号的电压的差值。该存储装置采用分段字线电压控制，以减小位线电压的变化幅度，从而提高了存储装置工作频率和降低了存储装置的功耗。

Description

存储装置及其字线驱动方法
技术领域
本公开的实施例涉及一种存储装置及其字线驱动方法。
背景技术
在CPU等复杂芯片中，数据流多采用流水线设计。存储装置(例如，数据缓存)作为数据流的一部分，通常由静态存储器(例如，静态随机存储器(SRAM))来实现。静态存储器的时序控制一般有两种方式：自定时控制(Self-Timing Control)和两相时钟控制(TwoPhase Clock Control)。
发明内容
本公开至少一实施例提供一种存储装置，包括：存储单元电路、字线驱动单元电路、字线、第一位线和第二位线；所述存储单元电路与所述字线、所述第一位线和所述第二位线连接，并配置为在所述字线上施加的开启信号的控制下，在所述第一位线输出与第一存储状态对应的第一位线电压，在所述第二位线输出与第二存储状态对应的第二位线电压，在所述字线上施加的截止信号的控制下，与所述第一位线和所述第二位线断开，所述第一位线电压和所述第二位线电压之间具有电压差；所述字线驱动单元电路与所述字线连接，并配置为输出所述开启信号和所述截止信号，所述开启信号包括第一电压台阶和第二电压台阶，所述第一电压台阶与所述截止信号的电压的差值大于所述第二电压台阶与所述截止信号的电压的差值。
例如，在本公开至少一实施例提供的存储装置中，所述字线驱动单元电路包括：驱动输入电路、驱动复位电路、至少一个第一节点电压拉动电路和输出端；所述驱动输入电路与所述输出端连接，并配置为将第一电压输入至所述输出端以得到所述第一电压台阶，所述驱动复位电路与所述输出端连接，并配置为将第二电压输入至所述输出端以得到所述截止信号，所述至少一个第一节点电压拉动电路与所述输出端连接，并配置为将所述输出端的电压与所述截止信号的电压之间的差值变小，所述输出端与所述字线电连接，并配置为将所述第一电压台阶、所述第二电压台阶和所述截止信号的电压分别输出至所述字线。
例如，在本公开至少一实施例提供的存储装置中，所述驱动输入电路包括第一晶体管；所述第一晶体管的第一极与第一电源端连接以接收所述第一电压，所述第一晶体管的第二极与所述输出端连接，所述第一晶体管的栅极与第一信号端连接以接收第一信号。
例如，在本公开至少一实施例提供的存储装置中，所述驱动复位电路包括第二晶体管；所述第二晶体管的第一极与第二电源端连接以接收所述第二电压，所述第二晶体管的第二极与所述输出端连接，所述第二晶体管的栅极与第二信号端连接以接收第二信号。
例如，在本公开至少一实施例提供的存储装置中，所述至少一个第一节点电压拉动电路每个包括第三晶体管；所述第三晶体管的第一极与第二电源端连接以接收所述第二电压，所述第三晶体管的第二极与所述输出端连接，所述第三晶体管的栅极与第三信号端连接以接收第三信号。
例如，在本公开至少一实施例提供的存储装置中，所述字线驱动单元电路还包括至少一个第二节点电压拉动电路；所述至少一个第二节点电压拉动电路与所述输出端连接，并配置为与所述至少一个第一节点电压拉动电路形成分压电路，以将所述输出端的电压与所述截止信号的电压之间的差值变小。
例如，在本公开至少一实施例提供的存储装置中，所述至少一个第二节点电压拉动电路还配置为以比所述驱动输入电路更大的导通电阻与所述至少一个第一节点电压拉动电路形成所述分压电路。
例如，在本公开至少一实施例提供的存储装置中，所述至少一个第二节点电压拉动电路还配置为在与所述驱动输入电路的共同作用下，将所述第一电压输入至所述输出端，以将所述第一电压台阶施加至所述字线。
例如，在本公开至少一实施例提供的存储装置中，所述至少一个第二节点电压拉动电路每个包括第四晶体管；所述第四晶体管的第一极与第一电源端连接以接收所述第一电压，所述第四晶体管的第二极与所述输出端连接，所述第四晶体管的栅极与第四信号端连接以接收第四信号。
例如，本公开至少一实施例提供的存储装置还包括输出电路，所述输出电路与所述第一位线和所述第二位线连接，并配置为根据所述第一位线电压和所述第二位线电压之间的电压差输出所述存储单元电路所存储的数据。
本公开至少一实施例还提供一种所述存储装置的字线驱动方法，包括：第一阶段，所述字线驱动单元电路输出所述开启信号的第一电压台阶至所述字线；在第二阶段，所述字线驱动单元电路输出所述开启信号的第二电压台阶至所述字线，所述存储单元电路在所述字线上施加的开启信号的控制下，在所述第一位线输出与所述第一存储状态对应的第一位线电压，在所述第二位线输出与所述第二存储状态对应的第二位线电压；在第三阶段，所述字线驱动单元电路输出所述截止信号至所述字线。
例如，在本公开至少一实施例提供的驱动方法中，所述字线驱动单元电路包括驱动输入电路、驱动复位电路、至少一个第一节点电压拉动电路和输出端，所述驱动输入电路、所述驱动复位电路和所述至少一个第一节点电压拉动电路分别与所述输出端连接，所述输出端与所述字线电连接，所述方法包括：在所述第一阶段，所述驱动输入电路将第一电压输入至所述输出端以将所述第一电压台阶输出至所述字线；在所述第二阶段，所述至少一个第一节点电压拉动电路将所述输出端的电压与所述截止信号的电压之间的差值变小，以将所述第二电压台阶输出至所述字线；在所述第三阶段，所述驱动复位电路将第二电压输入至所述输出端以将所述截止信号的电压输出至所述字线。
例如，在本公开至少一实施例提供的驱动方法中，所述字线驱动单元电路还包括至少一个第二节点电压拉动电路，所述方法还包括：在所述第一阶段，在所述至少一个第二节点电压拉动电路与所述驱动输入电路的共同作用下，将所述第一电压输入至所述输出端，以将所述第一电压台阶施加至所述字线；在所述第二阶段，所述至少一个第二节点电压拉动电路与所述至少一个第一节点电压拉动电路形成分压电路，以将所述输出端的电压与所述截止信号的电压之间的差值变小，以将所述第二电压台阶施加至所述字线。
例如，在本公开至少一实施例提供的驱动方法中，所述至少一个第二节点电压拉动电路与所述至少一个第一节点电压拉动电路形成分压电路，以将所述输出端的电压与所述截止信号的电压之间的差值变小，以将所述第二电压台阶施加至所述字线包括：所述至少一个第二节点电压拉动电路以比所述驱动输入电路更大的导通电阻与所述至少一个第一节点电压拉动电路形成所述分压电路。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1图示了一种存储装置流水线示意图；
图2图示了图1所示的存储装置采用两相时钟控制的读操作的时序图；
图3图示了一种存储装置的示意图；
图4图示了图3所示的存储装置采用两相时钟控制的读操作的时序图；
图5为本公开至少一实施例提供的一种存储装置的示意框图；
图6图示了本公开至少一实施例提供的字线驱动单元电路的示意框图；
图7图示了图6所示的字线驱动单元电路的一个示例的示意图；
图8图示了在图7所示的示例性字线驱动单元电路的控制下进行存储装置的读操作的时序图；
图9图示了本公开至少一实施例提供的字线驱动单元电路的示意框图；
图10图示了图9所示的字线驱动单元电路的一个示例的示意图；
图11图示了在图10所示的示例性字线驱动单元电路的控制下进行存储装置的读操作的时序图；
图12图示了本公开至少一实施例提供的字线驱动单元电路的另一个示例的示意图；
图13图示了本公开至少一实施例提供的字线驱动单元电路的示意框图；
图14图示了本公开至少一实施例提供的驱动方法的流程图；
图15图示了本公开至少一实施例提供的驱动方法的一个示例的流程图；
图16图示了本公开至少一实施例提供的驱动方法的另一个示例的流程图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
下面通过几个具体的实施例对本公开进行说明。为了保持本发明实施例的以下说明清楚且简明，可省略已知功能和已知部件的详细说明。当本发明实施例的任一部件在一个以上的附图中出现时，该部件在每个附图中由相同的参考标号表示。
在流水线设计中，存储装置(例如，数据缓存)的工作行为类似于触发器。例如，图1图示了一种存储装置流水线示意图。在图1中，存储装置实现为静态存储器并以触发器的工作行为来使用。例如，存储装置在时钟CLK1的控制下读出数据Q0，该读出数据Q0经过逻辑路径延时到达流水线设计的下一级(例如，FIFO，First Input First Output)，而该下一级由时钟CLK2控制，时钟CLK2相对于时钟CLK1存在时钟路径延时。
在自定时控制方式中，存储装置的时序为由正沿(上升沿)触发数据写入和数据读出。但是，由于逻辑路径延时偏差(例如，图1中所示的下一级写入数据D1和读出数据Q0延时偏差)或时钟路径延时偏差(例如，图1中所示的时钟CLK2和时钟CLK1延时偏差)，自定时控制方式容易出现下一级写入数据D1相对于时钟CLK2的保持时间故障。可以通过设计两阶段不重叠时钟来解决保持时间故障，但脉冲时钟电路的设计非常复杂。
在两相时钟控制方式中，存储装置的时序为由正沿(上升沿)触发数据写入，由负沿(下降沿)触发数据读出。例如，图2图示了图1所示的存储装置采用两相时钟控制的读操作的时序图。在图2中，存储装置在时钟CLK1的负沿(下降沿)的控制下读出数据Q0。由图2可知，即使存在较大的逻辑路径延时偏差(例如，图2中所示的下一级写入数据D1和读出数据Q0延时偏差)或者时钟路径延时偏差(例如，图2中所示的时钟CLK2和时钟CLK1延时偏差)，此延时偏差必须超过时钟高电平时间加上存储装置读时间，才可能发生下一级写入数据D1相对于时钟CLK2的保持时间故障。如果在高频率情况下，发生下一级写入数据D1相对于时钟CLK2的保持时间故障，也可以通过调整工作频率，增大高电平时间来可确保数据流水线功能正确。因此，在两相时钟控制中，延时偏差的裕量增加了一个高电平时间，从而数据流水线的时序更不容易发生错乱，有效地解决了保持时间故障。
例如，图3图示了一种存储装置的示意图。如图3所示，存储装置100包括：至少一个静态存储器(或存储单元)110、字线驱动器120、位线充电电路130和灵敏放大器140。例如，该存储装置100包括多个静态存储器110，这些静态存储器110排列为包括多行多列的阵列，多个存储器的字线沿行方向延伸且用于驱动对应的一行静态存储器110，多个存储器的位线沿列方向延伸且用于驱动对应的一列静态存储器110，多行存储器的多条字线分别与设置在阵列之外的多个对应字线驱动器120耦接，多列存储器的多条位线分别与设置在阵列之外的多个对应位线充电电路130耦接。
每个静态存储器110包括6个金属氧化物半导体(MOS)场效应晶体管(即，晶体管TM1至TM6)，配置为利用节点N1和节点N2的存储状态来存储数据。并且，静态存储器110与字线WL、第一位线BL1和第二位线BL2连接，配置为在字线WL上施加的开启信号的控制下，在第一位线BL1输出与节点N1的存储状态对应的第一位线电压，在第二位线BL2输出与节点N2的存储状态对应的第二位线电压，在字线WL上施加的截止信号的控制下，与第一位线BL1和第二位线BL2断开。第一位线电压和第二位线电压之间具有电压差(具有正负值)，由此可以通过该电压差来表征该静态存储器110所存储的一位(bit)数据为0或1。
对应于每条字线WL的字线驱动器120包括2个MOS场效应晶体管(即，TD1和TD2)，配置为由字线驱动器信号SIGD控制2个MOS场效应晶体管的导通和断开。并且，字线驱动器120与字线WL连接，配置为输出开启信号和截止信号。
对应于每对位线(即第一位线BL1和第二位线BL2)的位线充电电路130包括3个MOS场效应晶体管(即，TC1至TC3)，配置为由充电信号SIGC控制3个MOS场效应晶体管的导通和断开。并且，位线充电电路130与第一位线BL1和第二位线BL2连接，配置为将第一位线BL1和第二位线BL2充电至第一电压(例如，高电平电压)。
对应于每对位线(即第一位线BL1和第二位线BL2)的灵敏放大器140与第一位线BL1和第二位线BL2连接，配置为由灵敏放大器控制信号SIGS控制，根据第一位线电压和第二位线电压之间的电压差输出静态存储器110所存储的数据DOUT。
例如，图4图示了图3所示的存储装置采用两相时钟控制的读操作的时序图。例如，在进行两相时钟控制时，时钟CLK占空比为50：50。在时钟CLK的高电平阶段，字线驱动器120由字线驱动器信号SIGD控制输出高电平的开启信号，静态存储器110存储状态为0的节点对相应的位线放电。例如，假设节点N1的存储状态为0，节点N2的存储状态为1，则在进行读操作时，第一位线BL1输出与存储状态0对应的第一位线电压，第二位线BL2输出与存储状态1对应的第二位线电压，即第一位线BL1从第一电压下拉，第二位线BL2维持在第一电压，从而使得第一位线电压和第二位线电压之间具有电压差ΔV。在这种情况下，第一位线BL1下拉的时间越长，第一位线BL1输出的第一位线电压越低。在时钟CLK的低电平阶段，灵敏放大器140由灵敏放大器控制信号SIGS控制根据第一位线电压和第二位线电压之间的电压差ΔV输出静态存储器110所存储的数据，并且位线充电电路130将第一位线BL1和第二位线BL2充电至第一电压。
需要说明的是，在本公开的实施例中，节点N1、节点N2不限于实际存在的部件，可以是表示电路图中相关电连接的汇合点，也可以是一条导线，或连接到一起的多条导线(具有相同的电压)，本公开的实施例对此不作限制。
需要说明的是，在本公开的实施例中，术语“上拉”表示对一个节点或一个晶体管的一个电极进行充电，以使得该节点或该电极的电平的绝对值升高；“下拉”表示对一个节点或一个晶体管的一个电极进行放电，以使得该节点或该电极的电平的绝对值降低。
在图4所示的读操作过程中，由于位线电容通常较大且例如在深亚微米工艺中位线电阻也比较大，所以对位线充电需要较长的时间，从而需要较长的时钟CLK低电平时段，限制了存储装置的工作频率。在这种情况下，在时钟CLK高电平时段的时间裕量较大，第一位线BL1下拉的时间较长，第一位线BL1输出的第一位线电压较低，使得第一位线电压和第二位线电压之间的电压差远超过灵敏放大器140输出数据所需的电压差，从而存在较大的功耗。例如，灵敏感放大器140输出数据所需的电压差为100mV，而在图4所示的读操作过程中，第一位线电压和第二位线电压之间的电压差ΔV超过500mV。综上，存储装置在现有的两相时钟控制方式下进行读操作时，难以提升工作频率，并且具有较大的功耗。
本公开至少一实施例提供一种存储装置，包括：存储单元电路、字线驱动单元电路、字线、第一位线和第二位线；存储单元电路与字线、第一位线和第二位线连接，并配置为在字线上施加的开启信号的控制下，在第一位线输出与第一存储状态对应的第一位线电压，在第二位线输出与第二存储状态对应的第二位线电压，在字线上施加的截止信号的控制下，与第一位线和第二位线断开，第一位线电压和第二位线电压之间具有电压差；字线驱动单元电路与字线连接，并配置为输出开启信号和截止信号，开启信号包括第一电压台阶和第二电压台阶，第一电压台阶与截止信号的电压的差值大于第二电压台阶与截止信号的电压的差值。
本公开至少一实施例还提供对应于上述存储装置的字线驱动方法。
本公开实施例提供的存储装置及其字线驱动方法在两相时钟控制完成读操作时采用分段字线电压控制，以减小位线电压的变化幅度，从而实现了提高存储装置工作频率和降低功耗的技术效果。
下面结合附图对本公开的实施例及其示例进行详细说明。
图5为本公开至少一实施例提供的一种存储装置的示意框图。如图5所示，存储装置200包括存储单元电路210、字线驱动单元电路220、字线、第一位线和第二位线。例如，该存储装置200包括多个存储单元电路210、多条字线、多条位线，这些存储单元电路210排列为包括多行多列的阵列，多条字线分别沿行方向延伸且用于驱动对应的一行存储单元电路210，多条位线分别沿列方向延伸且用于驱动对应的一列存储单元电路210。该存储装置200例如至少部分制备在半导体衬底(例如硅衬底)上，由此这些电路所包括的晶体管可以直接制备在半导体衬底上。
每个存储单元电路210与对应的字线、第一位线和第二位线连接，并配置为在字线上施加的开启信号的控制下，在第一位线输出与第一存储状态对应的第一位线电压，在第二位线输出与第二存储状态对应的第二位线电压，在字线上施加的截止信号的控制下，与第一位线和第二位线断开，第一位线电压和第二位线电压之间具有电压差。
例如，在至少一个实施例中，存储单元电路210可以是如图3所示的包括6个MOS场效应晶体管的静态存储器。例如，存储单元电路210也可以是包括8个MOS场效应管的静态存储器或采用差分放大读数据的其他存储器。
需要说明的是，在本公开的至少一个实施例中，以如图3所示的包括6个MOS场效应晶体管的静态存储器作为存储单元电路210来进行说明，其是示例性的，而不是对本公开的限制。
还需要说明的是，在本公开的实施例中，以图3所示的包括6个MOS场效应晶体管的静态存储器作为存储单元电路210来进行说明时，该静态存储器中的6个MOS场效应晶体管的类型(例如，P型或N型)也是示例性的，而不是对本公开的限制。
还需要说明的是，在本公开的实施例中，以图3所示的包括6个MOS场效应晶体管的静态存储器作为存储单元电路210来进行说明时，以BL1表示第一位线，以BL2表示第二位线，其也是示例性的，而不是对本公开的限制。
字线驱动单元电路220与字线WL连接，并配置为在字线WL输出开启信号和截止信号，开启信号使得存储单元电路210中与字线WL连接的晶体管(例如，如图3所示的晶体管TM5和晶体管TM6)导通，而截止信号使得存储单元电路210中与字线WL连接的晶体管(例如，如图3所示的晶体管TM5和晶体管TM6)断开。在本文中，开启信号包括第一电压台阶和第二电压台阶，第一电压台阶与截止信号的电压的差值大于第二电压台阶与截止信号的电压的差值。
例如，开启信号是高电平电压，即第一电压台阶和第二电压台阶是高电平电压，截止信号是低电平电压(例如，0V)，其是示例性的，而不是对本公开的限制。
需要说明的是，在本公开的实施例中，持续一定时间且幅度上类似于“台阶”的电压称为电压台阶。以下各实施例与此相同，不再赘述。
例如，图6图示了本公开至少一实施例提供的字线驱动单元电路的示意框图。如图6所示，字线驱动单元电路220包括：驱动输入电路221、驱动复位电路222、至少一个(即一个或多个)第一节点电压拉动电路223和输出端(由实心原点表示)；驱动输入电路221与输出端连接，并配置为将第一电压输入至输出端以得到第一电压台阶，驱动复位电路222与输出端连接，并配置为将第二电压输入至输出端以得到截止信号，第一节点电压拉动电路223与输出端连接，并配置为将输出端的电压与截止信号的电压之间的差值变小，输出端与字线电连接，并配置为将第一电压台阶、第二电压台阶和截止信号的电压分别输出至字线。
需要说明的是，为了表述清楚、简洁，图6中仅图示了一个第一节点电压拉动电路223，其是示例性的，而不是对本公开的限制。
例如，图7图示了图6所示的字线驱动单元电路的一个示例的示意图。需要说明的是，为了表述清楚、简洁，图7仅图示了字线驱动单元电路220和静态存储器210的连接关系，根据实际情况，还可能存在其他电路(例如如图3所示的位线充电电路120)及相应的连接关系，本公开的实施例对此不作限制。
在图7中，驱动输入电路221包括第一晶体管TD1；第一晶体管TD1的第一极与第一电源端连接以接收第一电压，第一晶体管TD1的第二极与输出端N0(由实心原点表示)连接，第一晶体管TD1的栅极与第一信号端(在图7中未示出)连接以接收第一信号SIG1。驱动复位电路222包括第二晶体管TD2；第二晶体管TD2的第一极与第二电源端连接以接收第二电压，第二晶体管TD2的第二极与输出端N0连接，第二晶体管TD2的栅极与第二信号端(在图7中未示出)连接以接收第二信号SIG2。第一节点电压拉动电路223包括第三晶体管TD3；第三晶体管TD3的第一极与第二电源端连接以接收第二电压，第三晶体管TD3的第二极与输出端N0连接，第三晶体管TD3的栅极与第三信号端(在图7中未示出)连接以接收第三信号SIG3。
需要说明的是，在本公开的实施例中，所采用的晶体管均可以为薄膜晶体管或场效应晶体管(例如，MOS场效应晶体管)或其他特性相同的开关器件，图7中将晶体管图示为MOS场效应晶体管，其是示例性，而不是对本公开的限制。并且，图7中所示的第一晶体管、第二晶体管、第三晶体管的类型(例如，P型或N型)也是示例性的，而不是对本公开的限制。另外，所采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，而另一极为第二极。以下各实施例与此相同，不再赘述。
还需要说明的是，在本公开的实施例中，第一电源端所提供的第一电压是高电平电压，第二电源端(例如，第二电源端为地)所提供的电压是低电平电压，其是示例性的，而不是对本公开的限制。以下各实施例与此相同，不再赘述。
图8图示了在图7所示的示例性字线驱动单元电路的控制下进行存储装置的读操作的时序图。下面，结合图7和图8详细描述分段字线电压控制的过程。
例如，以BL1表示第一位线，以BL2表示第二位线，假设节点N1对应的第一存储状态为0，节点N2对应的第二存储状态为1，其是示例性的，而不是对本公开的限制。以下各实施例与此相同，不再赘述。
在t0时段，第一信号SIG1为低电平信号，第一晶体管TD1导通，第二信号SIG2为低电平信号，第二晶体管TD2断开，第三信号SIG3为低电平信号，第三晶体管TD3断开，以将第一电压VDD输入至输出端N0，输出端N0的电压逐渐上升(上升沿)，然后变得稳定以得到第一电压台阶VP1。在字线WL上施加的第一电压台阶VP1的控制下，存储单元电路210中与字线WL连接的晶体管TM5和晶体管TM6从断开转变为导通，在第一位线BL1输出与第一存储状态0对应的第一位线电压，在第二位线BL2输出与第二存储状态1对应的第二位线电压，即第一位线BL1从第一电压下拉，第二位线BL2维持在第一电压。
例如，t0时段大于1.0*(RwL+RTD1)*CWL，以确保字线WL能够充电至第一电压，其中，RwL为字线WL的电阻，RTD1为第一晶体管TD1的电阻，CWL为字线WL的电容。
例如，第一晶体管TD1可以为大尺寸设计，以将字线WL快速充电至第一电压。
在t1时段，第一信号SIG1为低电平信号，第一晶体管TD1导通，第二信号SIG2为低电平信号，第二晶体管TD2断开，第三信号SIG3为高电平信号，第三晶体管TD3导通，第一晶体管TD1和第三晶体管TD3形成分压电路，使得输出端N0的电压下降，然后变得稳定以得到第二电压台阶VP2。如图8所示，第一电压台阶VP1与截止信号的电压(例如，图8中所示的示例中截止信号的电压为0V)的差值大于第二电压台阶VP2与截止信号的电压的差值。在字线WL上施加的第二电压台阶VP2的控制下，存储单元电路210中与字线WL连接的晶体管TM5和晶体管TM6维持导通，第一位线BL1继续从第一电压VDD下拉，第二位线BL2继续维持在第一电压VDD，从而使得第一位线电压和第二位线电压之间具有电压差ΔV’。
例如，第三晶体管TD3可以为大尺寸设计，以与大尺寸设计的第一晶体管TD1形成分压电路得到第二电压台阶VP2。
在t2时段，第一信号SIG1为高电平信号，第一晶体管TD1断开，第二信号SIG2为高电平信号，第二晶体管TD2导通，第三信号SIG3为低电平信号，第三晶体管TD3断开，以将第二电压输入至输出端N0，输出端N0的电压逐渐下降(下降沿)以得到截止信号。在字线WL上施加的截止信号的控制下，存储单元电路210中与字线WL连接的晶体管TM5和晶体管TM6从导通转变为断开，从而使得存储单元电路210与第一位线BL1和第二位线BL2断开。例如，在t2时段，还可以利用如图3所示的位线充电电路130(在图7中未示出)将第一位线BL1和第二位线BL充电至第一电压。
例如，第二晶体管TD2可以为大尺寸设计，以将字线WL快速下拉至第二电压。
需要说明的是，在t2时段，第三信号SIG3也可以为高电平信号，第三晶体管TD3导通，在第二晶体管和第三晶体管的共同作用下，将第二电压输入至输出端N0。在这种情况下，输出端N0的电压更快地下降(下降沿)得到截止信号，以缩短t2时段的时间，从而使得存储装置可以满足高频率工作的要求。
需要说明的是，在本公开的实施例中，晶体管的尺寸指代晶体管的沟道宽度，而沟道的长度为源极和漏极之间的直线最短距离。对于相同的晶体管的长度，晶体管的尺寸越大则表示该晶体管的导通电阻(晶体管工作时漏极和源极间的电阻)越小。例如，对于图7所示的字线驱动单元电路220中的第一晶体管TD1，其尺寸越大，将字线充电至第一电压的速度越快；对于图7所示的字线驱动单元电路220中的第二晶体管TD1，其尺寸越大，将字线WL下拉至第二电压的速度越快。
在结合图7和图8所描述的分段字线电压控制的过程中，由于t1时段中在字线WL上施加的开启信号从第一电压台阶VP1变为第二电压台阶VP2，从而第一位线BL1的下拉速度变慢，有效地减小了位线电压的变化幅度，即有效地减小了第一位线电压和第二位线电压之间的电压差ΔV’。在这种情况下，缩短了t2时段中位线的充电时间，即有助于提高存储装置的工作频率，并且降低了t1时段的功耗。
对于图7所示的示例中的字线驱动单元电路220，为了将字线WL快速充电至第一电压第一晶体管TD1需要为大尺寸设计，而为了第一晶体管TD1和第三晶体管TD3形成分压电路得到第二电压台阶VP2，此时第三晶体管TD3也需要为大尺寸设计。在这种情况下，第一晶体管TD1和第三晶体管TD3形成的分压电路存在直流电流较大的问题。
例如，图9图示了本公开至少一实施例提供的字线驱动单元电路的示意框图。如图9所示，与图7所示的实施例相比，字线驱动单元电路220还包括至少一个第二节点电压拉动电路224，即一个或多于一个第二节点电压拉动电路224。第二节点电压拉动电路224与输出端(由实心原点表示)连接，并配置为与第一节点电压拉动电路223形成分压电路，以将输出端的电压与截止信号的电压之间的差值变小。
需要说明的是，为了表述清楚、简洁，图9中仅图示了一个第一节点电压拉动电路223和一个第二节点电压拉动电路224，其是示例性的，而不是对本公开的限制。
例如，在本公开至少一实施例提供的存储装置中，第二节点电压拉动电路224还配置为以比驱动输入电路221更大的导通电阻，从而与至少一个第一节点电压拉动电路223形成分压电路。
例如，在本公开至少一实施例提供的存储装置中，第二节点电压拉动电路224还配置为在与驱动输入电路221的共同作用下，将第一电压输入至输出端，以将第一电压台阶施加至字线。
例如，图10图示了图9所示的字线驱动单元电路的一个示例的示意图。需要说明的是，为了表述清楚、简洁，图10仅图示了字线驱动单元电路220和静态存储器210的连接关系，根据实际情况，还可能存在其他电路(例如如图3所示的位线充电电路120)及相应的连接关系，本公开的实施例对此不作限制。
在图10中，每个第二节点电压拉动电路224包括第四晶体管TD4；第四晶体管TD4的第一极与第一电源端连接以接收第一电压，第四晶体管TD4的第二极与输出端(由实心原点表示)连接，第四晶体管5241的栅极与第四信号端(在图10中未示出)连接以接收第四信号SIG4。
图11图示了在图10所示的示例性字线驱动单元电路的控制下进行存储装置的读操作的时序图。下面，结合图10和图11详细描述分段字线电压控制的过程。
在t0时段，第一信号SIG1为低电平信号，第一晶体管TD1导通，第二信号SIG2为低电平信号，第二晶体管TD2断开，第三信号SIG3为低电平信号，第三晶体管TD3断开，第四信号SIG4为低电平信号，第四晶体管TD4导通，在第一晶体管TD1和第四晶体管TD4的共同作用下，将第一电压输入至输出端N0，输出端N0的电压逐渐上升以将第一电压台阶VP1施加至字线WL。在字线WL上施加的第一电压台阶VP1的控制下，图10所示的存储单元电路210的操作与图7所示的存储单元电路210的操作基本相同，重复之处不再赘述。
例如，t0时段需要大于1.0*(RWL+R并)*CWL，以确保字线WL能够充电至第一电压，其中，RWL为字线WL的电阻，R并为第一晶体管TD1的电阻和第四晶体管TD4的电阻的并联电阻，CWL为字线WL的电容。在这种情况下，可以更快的将字线WL充电至第一电压，以缩短t0时段的时间，从而使得存储装置可以满足高频率工作的要求。
例如，第一晶体管TD1可以为大尺寸设计，以将字线WL快速充电至第一电压。
例如，第四晶体管TD4可以为小尺寸设计。
在t1时段，第一信号SIG1为高电平信号，第一晶体管TD1断开，第二信号SIG2为低电平信号，第二晶体管TD2断开，第三信号SIG3为高电平信号，第三晶体管TD3导通，第四信号SIG4为低电平信号，第四晶体管TD4导通，第三晶体管TD3和第四晶体管TD4形成分压电路，使得输出端N0的电压下降以得到第二电压台阶VP2。如图11所示，第一电压台阶VP1与截止信号的电压(例如，图11中所示的示例中截止信号的电压为0V)的差值大于第二电压台阶VP2与截止信号的电压的差值。在字线WL上施加的第二电压台阶VP2的控制下，图10所示的存储单元电路210的操作与图7所示的存储单元电路210的操作基本相同，重复之处不再赘述。
例如，第三晶体管TD3可以为小尺寸设计，以与小尺寸设计的第四晶体管TD4形成分压电路得到第二电压台阶VP2。
在t2时段，图10所示的字线驱动单元电路与图7所示的字线驱动单元电路设置基本相同，重复之处不再赘述。
对于图10所示的字线驱动单元电路220，第三晶体管TD3和第四晶体管TD4可以均为小尺寸设计以形成分压电路得到第二电压台阶VP2。在这种情况下，第三晶体管TD3和第四晶体管TD4形成的分压电路直流电流较小，从而解决了上述图7所示的字线驱动单元电路220的第一晶体管TD1和第三晶体管TD3形成的分压电路的直流电流较大的问题。
例如，图12图示了本公开至少一实施例提供的字线驱动单元电路的另一个示例的示意图。如图12所示，与如图10所示的实施例相比，字线驱动单元电路220包括3个第一节点电压拉动电路223和3个第二节点电压拉动电路224，3个第一节点电压拉动电路223分别包括晶体管TD30、晶体管TD31和晶体管TD32；3个第二节点电压拉动电路224分别包括晶体管TD40、晶体管TD41和晶体管TD42。
晶体管TD30、晶体管TD31和晶体管TD32的设置与图10所示的第三晶体管TD3的设置基本相同，不再赘述。
晶体管TD40、晶体管TD41和晶体管TD42的设置与图10所示的第四晶体管TD4的设置基本相同，不再赘述。
需要说明的是，字线驱动单元电路220可以包括其他数目的第一节点电压拉动电路223和第二节点电压拉动电路224，本公开的实施例对此不作限制。
在t1时段，通过设置SIG30、SIG31、SIG32、SIG40、SIG41和SIG40，可以形成分压电路以得到第二电压台阶VP2。
例如，SIG30、SIG31和SIG32均为高电平信号(例如将晶体管TD30、晶体管TD31和晶体管TD32的栅极连接到同一信号线以接收相同的信号)，晶体管TD30、晶体管TD31和晶体管TD32均导通，SIG40、SIG41和SIG40(例如将晶体管TD40、晶体管TD41和晶体管TD42的栅极连接到同一信号线以接收相同的信号)均为低电平信号，晶体管TD40、晶体管TD41和晶体管TD42均断开，得到的第二电压台阶VP2将把字线WL下拉至第二电压。
例如，SIG30、SIG31和SIG32均为低电平信号，晶体管TD30、晶体管TD31和晶体管TD32均断开，SIG40、SIG41和SIG40均为高电平信号，晶体管TD40、晶体管TD41和晶体管TD42均导通，得到的第二电压台阶VP2将使字线WL维持在第一电压。
需要说明的是，在t1时段，可以以不同的组合方式设置SIG30、SIG31、SIG32、SIG40、SIG41和SIG40以形成不同的分压电路，从而实现对字线WL的电压的调节。
在其他时段，图12所示的字线驱动单元电路与图10所示的字线驱动单元电路设置基本相同，重复之处不再赘述。
例如，图13图示了本公开至少一实施例提供的字线驱动单元电路的示意框图。如图13所示，与图5所示的实施例相比，存储装置200还包括输出电路230，输出电路230与第一位线和第二位线连接，并配置为根据第一位线电压和第二位线电压之间的电压差输出存储单元电路所存储的数据。
例如，在至少一个示例中，输出电路可以包括如图3所示的灵敏放大器140，本公开的实施例对此不作限制。
需要说明的是，为表示清楚、简洁，本公开实施例并没有给出存储装置200的全部组成单元。为实现存储装置200的必要功能，本领域技术人员可以根据具体需要提供、设置其他未示出的组成单元，本公开的实施例对此不作限制。
本公开至少一实施例还提供一种驱动方法，该驱动方法可以用于驱动本公开的实施例提供的存储装置200的字线，图14为该驱动方法的流程图。如图14所示，该驱动方法包括步骤S310、S320和S330。
步骤S310：在第一阶段，字线驱动单元电路输出开启信号的第一电压台阶至字线；
步骤S320：在第二阶段，字线驱动单元电路输出开启信号的第二电压台阶至字线，存储单元电路在字线上施加的开启信号的控制下，在第一位线输出与第一存储状态对应的第一位线电压，在第二位线输出与第二存储状态对应的第二位线电压；
步骤S330：在第三阶段，字线驱动单元电路输出截止信号至字线。
例如，图15图示了本公开至少一实施例提供的驱动方法的一个示例的流程图。在该示例中，字线驱动单元电路包括驱动输入电路、驱动复位电路、至少一个第一节点电压拉动电路和输出端，驱动输入电路、驱动复位电路和至少一个第一节点电压拉动电路分别与输出端连接，输出端与字线电连接。在这种情况下，该驱动方法包括步骤S410、S420和S430。
S410：在第一阶段，驱动输入电路将第一电压输入至输出端以将第一电压台阶输出至字线；
S420：在第二阶段，至少一个第一节点电压拉动电路将输出端的电压与截止信号的电压之间的差值变小，以将第二电压台阶输出至字线；
S430：在第三阶段，驱动复位电路将第二电压输入至输出端以将截止信号的电压输出至字线。
例如，图16图示了本公开至少一实施例提供的驱动方法的另一个示例的流程图。在该示例中，字线驱动单元电路还包括至少一个第二节点电压拉动电路。在这种情况下，该驱动方法还包括步骤S510和S520。
S510：在第一阶段，在至少一个第二节点电压拉动电路与驱动输入电路的共同作用下，将第一电压输入至输出端，以将第一电压台阶施加至字线；
S520：在第二阶段，至少一个第二节点电压拉动电路与至少一个第一节点电压拉动电路形成分压电路，以将输出端的电压与截止信号的电压之间的差值变小，以将第二电压台阶施加至字线。
例如，在本公开至少一实施例提供的驱动方法中，至少一个第二节点电压拉动电路与至少一个第一节点电压拉动电路形成分压电路，以将输出端的电压与截止信号的电压之间的差值变小，以将第二电压台阶施加至字线，该驱动方法包括：至少一个第二节点电压拉动电路以比驱动输入电路更大的导通电阻与至少一个第一节点电压拉动电路形成分压电路。
本公开的实施例提供的存储装置200的字线驱动方法的技术效果可以参考上述实施例中关于存储装置200的相应描述，这里不再赘述。
有以下几点需要说明：
(1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
以上所述仅是本公开的示范性实施方式，而非用于限制本公开的保护范围，本公开的保护范围由所附的权利要求确定。

Claims (14)

1.一种存储装置，包括：存储单元电路、字线驱动单元电路、字线、第一位线和第二位线；其中，
所述存储单元电路与所述字线、所述第一位线和所述第二位线连接，并配置为在所述字线上施加的开启信号的控制下，在所述第一位线输出与第一存储状态对应的第一位线电压，在所述第二位线输出与第二存储状态对应的第二位线电压，在所述字线上施加的截止信号的控制下，与所述第一位线和所述第二位线断开，其中，所述第一位线电压和所述第二位线电压之间具有电压差；
所述字线驱动单元电路与所述字线连接，并配置为输出所述开启信号和所述截止信号，所述开启信号包括第一电压台阶和第二电压台阶，所述第一电压台阶与所述截止信号的电压的差值大于所述第二电压台阶与所述截止信号的电压的差值，
其中，所述字线驱动单元电路包括驱动输入电路和输出端，所述驱动输入电路与所述输出端连接，并配置为将第一电压输入至所述输出端以得到所述第一电压台阶，所述输出端与所述字线电连接，并配置为将所述第一电压台阶、所述第二电压台阶和所述截止信号的电压分别输出至所述字线，
其中，在两相时钟控制方式中，输出一个所述开启信号包括先输出所述第一电压台阶，后输出所述第二电压台阶，所述第一电压台阶的持续时间取决于所述字线充电至所述第一电压的时间。
2.根据权利要求1所述的存储装置，其中，所述字线驱动单元电路还包括：驱动复位电路、至少一个第一节点电压拉动电路；其中，
所述驱动复位电路与所述输出端连接，并配置为将第二电压输入至所述输出端以得到所述截止信号，
所述至少一个第一节点电压拉动电路与所述输出端连接，并配置为将所述输出端的电压与所述截止信号的电压之间的差值变小。
3.根据权利要求2所述的存储装置，其中，所述驱动输入电路包括第一晶体管；其中，
所述第一晶体管的第一极与第一电源端连接以接收所述第一电压，所述第一晶体管的第二极与所述输出端连接，所述第一晶体管的栅极与第一信号端连接以接收第一信号。
4.根据权利要求2所述的存储装置，其中，所述驱动复位电路包括第二晶体管；其中，
所述第二晶体管的第一极与第二电源端连接以接收所述第二电压，所述第二晶体管的第二极与所述输出端连接，所述第二晶体管的栅极与第二信号端连接以接收第二信号。
5.根据权利要求2所述的存储装置，其中，所述至少一个第一节点电压拉动电路每个包括第三晶体管；其中，
所述第三晶体管的第一极与第二电源端连接以接收所述第二电压，所述第三晶体管的第二极与所述输出端连接，所述第三晶体管的栅极与第三信号端连接以接收第三信号。
6.根据权利要求2所述的存储装置，其中，所述字线驱动单元电路还包括至少一个第二节点电压拉动电路；其中，
所述至少一个第二节点电压拉动电路与所述输出端连接，并配置为与所述至少一个第一节点电压拉动电路形成分压电路，以将所述输出端的电压与所述截止信号的电压之间的差值变小。
7.根据权利要求6所述的存储装置，其中，所述至少一个第二节点电压拉动电路还配置为以比所述驱动输入电路更大的导通电阻与所述至少一个第一节点电压拉动电路形成所述分压电路。
8.根据权利要求6所述的存储装置，其中，所述至少一个第二节点电压拉动电路还配置为在与所述驱动输入电路的共同作用下，将所述第一电压输入至所述输出端，以将所述第一电压台阶施加至所述字线。
9.根据权利要求6至8中任一项所述的存储装置，其中，所述至少一个第二节点电压拉动电路每个包括第四晶体管；其中，
所述第四晶体管的第一极与第一电源端连接以接收所述第一电压，所述第四晶体管的第二极与所述输出端连接，所述第四晶体管的栅极与第四信号端连接以接收第四信号。
10.根据权利要求1至8中任一项所述的存储装置，还包括输出电路，
其中，所述输出电路与所述第一位线和所述第二位线连接，并配置为根据所述第一位线电压和所述第二位线电压之间的电压差输出所述存储单元电路所存储的数据。
11.一种根据权利要求1所述的存储装置的字线驱动方法，包括：
在第一阶段，所述字线驱动单元电路输出所述开启信号的第一电压台阶至所述字线；
在第二阶段，所述字线驱动单元电路输出所述开启信号的第二电压台阶至所述字线，
所述存储单元电路在所述字线上施加的开启信号的控制下，在所述第一位线输出与所述第一存储状态对应的第一位线电压，在所述第二位线输出与所述第二存储状态对应的第二位线电压；
在第三阶段，所述字线驱动单元电路输出所述截止信号至所述字线，
其中，在所述第一阶段，所述驱动输入电路将第一电压输入至所述输出端以将所述第一电压台阶输出至所述字线；
其中，在两相时钟控制方式中，输出一个所述开启信号包括先输出所述第一电压台阶，后输出所述第二电压台阶，所述第一电压台阶的持续时间取决于所述字线充电至所述第一电压的时间。
12.根据权利要求11所述的驱动方法，其中，所述字线驱动单元电路还包括驱动复位电路、至少一个第一节点电压拉动电路，所述驱动复位电路和所述至少一个第一节点电压拉动电路分别与所述输出端连接，所述方法包括：
在所述第二阶段，所述至少一个第一节点电压拉动电路将所述输出端的电压与所述截止信号的电压之间的差值变小，以将所述第二电压台阶输出至所述字线；
在所述第三阶段，所述驱动复位电路将第二电压输入至所述输出端以将所述截止信号的电压输出至所述字线。
13.根据权利要求12所述的驱动方法，其中，所述字线驱动单元电路还包括至少一个第二节点电压拉动电路，所述方法还包括：
在所述第一阶段，在所述至少一个第二节点电压拉动电路与所述驱动输入电路的共同作用下，将所述第一电压输入至所述输出端，以将所述第一电压台阶施加至所述字线；
在所述第二阶段，所述至少一个第二节点电压拉动电路与所述至少一个第一节点电压拉动电路形成分压电路，以将所述输出端的电压与所述截止信号的电压之间的差值变小，以将所述第二电压台阶施加至所述字线。
14.根据权利要求13所述的驱动方法，其中，所述至少一个第二节点电压拉动电路与所述至少一个第一节点电压拉动电路形成分压电路，以将所述输出端的电压与所述截止信号的电压之间的差值变小，以将所述第二电压台阶施加至所述字线包括：
所述至少一个第二节点电压拉动电路以比所述驱动输入电路更大的导通电阻与所述至少一个第一节点电压拉动电路形成所述分压电路。
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