CN105989871A - 随机存取记忆体与记忆体存取方法 - Google Patents

Abstract

本发明揭露了一种随机存取记忆体与记忆体存取方法，能够避免读取干扰，并且提升读取数据的速度。所述随机存取记忆体的一实施例包含：一字元线；一字元线驱动单元，耦接于该字元线，用于接收一存取控制信号以据以产生一第一字元线致能电压；一电压调整单元，包含一开关模块以及一电容，该开关模块耦接于该字元线，用于接收一控制信号以据以呈现导通或不导通，该电容，耦接于该开关模块，用于依据该开关模块的导通情形以调整该字元线致能电压的电压准位；以及一记忆体单元，耦接于该字元线，用于依据该字元线致能电压而被致能。

Description

随机存取记忆体与记忆体存取方法

技术领域

本发明涉及一种随机存取记忆体与记忆体存取方法，尤其涉及一种利用一开关模块以及一电容来弹性调整字元线的字元线致能电压以实现字元线驱动抑制机制的随机存取记忆体与方法。

背景技术

一般而言，现有随机存取记忆体包括一个具有多列的记忆体单元阵列，每一列上有多个记忆体单元，每个记忆体单元对应并耦接于一字元线；各字元线的电压由对应字元线的字元线驱动器所控制；每一记忆体单元中则设有闩锁模块及作为开关的用的闸通晶体管；闩锁模块具有两个储存节点，闸通晶体管的栅极、源极、与漏极分别耦合至对应的字元线、储存节点的其中之一、以及对应的位元线。

欲从记忆体单元读取数据时，该位元线会被预充电至代表逻辑1的高电压准位，经由对应的字元线，记忆体单元的闸通晶体管会被致能，使储存节点导通至位元线。若该储存节点储存的是代表逻辑0的低电压，则位元线会由原先的高电压准位放电至逻辑0的低电压准位。但是，闸通晶体管和闩锁模块中用于拉低电压的反相器晶体管会形成一分压电路或一耦合路径，其中分压电路可能使使储存逻辑0的储存节点的电压升高而成为一读取干扰电压，例如若闸通晶体管的导通电阻相对于记忆体单元闩锁模块中用于拉低电压的反相器晶体管为较低，则储存节点的读取干扰电压易于上升至超过闩锁模块中另一反相器的翻转电压，导致该闩锁模块所闩锁储存的数据被错误地翻转，也就是将该储存节点中原本储存代表逻辑0的低电压错误地翻转为代表逻辑1的高电压；而字元线驱动器的电压变化则可能经由对应的字元线、闸通晶体管、及闩锁模块晶体管的杂散电容耦合路径在对应的储存节点耦合而形成干扰电压；上述情形称为读取干扰。

在已知技术中，减少读取干扰的解决方案的一是降低字元线致能电压。但是，已知技术的缺点在于：从记忆体单元读取数据的速度会随着字元线致能电压的降低而明显变慢，且无法调整致能电压或读取速度。

发明内容

鉴于现有技术的不足，本发明的一目的在于提供一种随机存取记忆体与一种记忆体存取方法，以避免读取干扰，并且提升读取数据的速度。

本发明提出一种随机存取记忆体，该随机存取记忆体的一实施例包含：一第一字元线；一第一字元线驱动单元，耦接于该第一字元线，用于接收一第一存取控制信号以据以产生一第一字元线致能电压；一第一电压调整单元，包含：一第一开关模块以及一电容，其中该第一开关模块耦接于该第一字元线，用于接收一第一控制信号以据以呈现导通或不导通，该电容耦接于该第一开关模块，用于依据该第一开关模块的导通情形以调整该第一字元线致能电压的电压准位；以及一第一记忆体单元，耦接于该第一字元线，用于依据该第一字元线致能电压而被致能。

本发明提出一种记忆体存取方法，由一随机存取记忆体来执行，其特征在于，包含下列步骤：接收一第一存取控制信号以据以产生一第一字元线致能电压；接收一第一控制信号以据以控制一第一开关模块，其中该第一开关模块耦接于一电容；依据该第一开关模块的导通情形使用该电容调整该第一字元线致能电压的电压准位；以及依据该第一字元线致能电压以致能一第一记忆体单元；其中该第一字元线致能电压、该第一开关模块、以及该第一记忆体单元对应于一第一字元线。

本发明提出一种随机存取记忆体，其特征在于，包含：一字元线；一字元线驱动单元，耦接于该字元线，用于接收一存取控制信号以据以产生一字元线致能电压，包含：多个并联的第一p通道金氧半场效晶体管，其中该多个p通道金氧半场效晶体管其中之一接收该存取控制信号，该多个p通道金氧半场效晶体管的其他分别接收多个控制信号并依据该多个控制信号而分别导通或不导通以控制该字元线致能电压的一斜率；以及一记忆体单元，耦接于该字元线，用于依据该字元线致能电压而被致能。

本发明的随机存取记忆体与记忆体存取方法利用字元线驱动抑制机制来分段或弹性调整致能闸通晶体管所需的字元线致能电压，以达到减少读取干扰的功效。相较于现有技术，本发明可分段或弹性调整字元线致能电压，不但能夠达到减少读取干扰的目的，亦可以维持从记忆体读取数据的速度，避免读取速度随着字元线致能电压降低而减缓。

以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。

附图说明

图1是本发明的随机存取记忆体的一实施例的示意图；

图2a是本发明的随机存取记忆体的一实施例的示意图；

图2b是本发明的随机存取记忆体的一实施例的时序图；

图3是本发明的随机存取记忆体的又一实施例的示意图；

图4是本发明的随机存取记忆体的再一实施例的示意图；

图5是本发明的随机存取记忆体的再一实施例的示意图；

图6a是本发明的随机存取记忆体的再一实施例的示意图；

图6b是本发明的随机存取记忆体的再一实施例的电压波形图；

图7是本发明的随机存取记忆体的再一实施例的示意图；以及

图8是本发明的记忆体存取方法的一实施例的示意图。

附图标记

100 随机存取记忆体

110、140、610 字元线驱动单元

111、631 相反器

1111、1211、1511、1122～1124、6131、6141～6144、6211 p通道金氧半场效晶体管

1112、1121、6132 n通道金氧半场效晶体管

120、150、620 电压调整单元

121、151、621 开关模块

122、622 电容

130、160、630 记忆体单元

131、161、631 闩锁模块

132、162、632 闸通晶体管

WL0、WL1 字元线

BL、BLB 位元线

A0、A1 存取控制信号

V_WL0、V_WL1 字元线致能电压

CTL0、CTL1、CTL1122～CTL1124、CTL6141～CTL6144 控制信号

VDD、VSS 电压源

P1、P2 期间

S810～S840 步骤

具体实施方式

下面结合附图对本发明的结构原理和工作原理作具体的描述：

本发明的揭露内容包含随机存取记忆体与记忆体存取方法，能够减少读取干扰，并维持从记忆体读取数据的速度，避免读取速度随着字元线致能电压降低而减缓。

在实施为可能的前提下，本技术领域具有通常知识者能够依本说明书的揭露内容来选择等效的元件或步骤来实现本发明，亦即本发明的实施并不限于后叙的实施例。

请参阅图1，其是本发明的随机存取记忆体100的一实施例的示意图。本实施例的随机存取记忆体100包含：一字元线WL0、一字元线驱动单元110、一电压调整单元120、与一记忆体单元130。电压调整单元120进一步包含一开关模块121以及一电容122，其中任二或全部上述电路可整合在一集成电路中或为个别电路。

当对应于字元线WL0的一记忆体单元130将被存取时，所述字元线驱动单元110接收一存取控制信号A0，存取控制信号A0会触发字元线驱动单元110以产生一字元线致能电压V_WL0，所述字元线致能电压V_WL0即为所述字元线WL0的电压，且字元线驱动单元110耦接于字元线WL0，因此，字元线驱动单元110产生的字元线致能电压V_WL0得以由字元线WL0加以传递。在一实施例中，所述存取控制信号A0为一字元位址预解码器产生的一解码信号。电压调整单元120亦耦接于所述字元线WL0，且电压调整单元120包含相耦接的开关模块121与电容122，所述开关模块121接收一控制信号CTL0以据以导通或不导通，并藉由开关模块121的导通或不导通以及电容122的充放电以调整所述字元线致能电压V_WL0的电压准位。记忆体单元130耦接于所述字元线WL0，且记忆体单元130依据电压调整单元120所调整的字元线致能电压V_WL0而被致能。

请参阅图2a，其是图1的随机存取记忆体100的一详细实施方式的电路图，如图所示，随机存取记忆体100进一步包含位元线BL及位元线BLB；字元线驱动单元110包含一相反器111；开关模块121包含一p通道金氧半场效晶体管1211；记忆体单元130则包含一闩锁模块131与多个闸通晶体管132；以上字元线驱动单元110、开关模块121、与记忆体单元130皆耦接于字元线WL0，其中任二或全部上述电路可整合在一集成电路中或为个别电路。

请再参阅图2a，以下以一实施例说明本发明随机存取记忆体100的运作。在此实施例中，当要读取对应于字元线WL0、位元线BL及位元线BLB的记忆体单元130时，位元线BL及位元线BLB被预充电至代表逻辑值为1的一高电压准位，字元线驱动单元110所包含的相反器111的一输入端接收所述存取控制信号A0，存取控制信号A0触发相反器111以产生所述字元线致能电压V_WL0，相反器111的一输出端输出所述字元线致能电压V_WL0，且字元线致能电压V_WL0由字元线WL0加以传递。在一实施例中，相反器111包含一p通道金氧半场效晶体管1111以及一n通道金氧半场效晶体管1112(如图3所示)，p通道金氧半场效晶体管1111的源极耦接于一电压源VDD，n通道金氧半场效晶体管1112的源极耦接于一电压源VSS，其中电压源VDD的电压准位高于电压源VSS的电压准位。p通道金氧半场效晶体管1111的栅极与n通道金氧半场效晶体管1112的栅极相接为一输入端并接收存取控制信号A0，该p通道金氧半场效晶体管1111的漏极与该n通道金氧半场效晶体管1112的漏极相接为一输出端并输出字元线致能电压V_WL0。

请再参阅图2a以及图2b，图2b为图2a的随机存取记忆体100一实施例的时序图。如图所示，所述开关模块121所包含的p通道金氧半场效晶体管1211自栅极接收控制信号CTL0，当控制信号CTL0为一低电压信号时，p通道金氧半场效晶体管1211导通，电容122耦接于p通道金氧半场效晶体管1211的漏极，电容122得以藉由p通道金氧半场效晶体管121导通而耦接于字元线WL0，而字元线致能电压V_WL0与其电压准位的上升速度得以被电容122与开关模块121箝制，并可进一步通过控制存取控制信号A0或控制字元线驱动单元110与字元线WL0的耦接使得所述字元线致能电压V_WL0的电压准位被降低一特定电压(如图2b的一期间P1所示)。前述字元线致能电压V_WL0的电压准位的上升速度与其电压准位被降低的一幅度％WLUD(即所述特定电压)可依据电容122的面积或容值大小及/或p通道金氧半场效晶体管1211的面积或阻值大小而设计或调整。在一实施例中，，字元线致能电压V_WL0的电压准位被降低的幅度％WLUD在一实施例中较佳约为10％以下。请注意，本发明中的晶体管型式仅为例示，其亦可以为其他型式的晶体管或其组合，不以此为限。请再参阅图2a以及图2b，被降低或箝制的字元线致能电压V_WL0会致能记忆体单元130所包含的闸通晶体管132而使其导通，所述闸通晶体管132耦接于记忆体单元130所包含的闩锁模块131，假设闩锁模块131的一储存节点所储存者为一低电压准位，亦即其逻辑值为0，闸通晶体管132的导通使得所述储存节点藉由闸通晶体管132耦接于位元线BL，则位元线BL的电压准位会经由闸通晶体管132被闩锁模块131拉至低电压准位，被预充电的位元线BL由代表逻辑值为1的高电压准位放电至代表逻辑值为0的低电压准位，又，由于字元线致能电压V_WL0已被电压调整单元120调整而降低，闸通晶体管132的导通程度也随著降低，亦即闸通晶体管132的等效电阻增加，而压抑所述储存节点的电压，又，由于字元线致能电压V_WL0的电压准位的上升速度已被电压调整单元120调整而降低或变缓，于闸通晶体管132的栅极与闩锁模块131的储存节点之间的一杂散电容耦合路径在闩锁模块131的储存节点所产生的耦合干扰电压将被压抑，上述两机制皆可避免储存节点的电压升高成为读取干扰电压而导致闩锁模块131的储存节点所储存的逻辑值0被错误地翻转为逻辑1，而达到实现字元线驱动抑制机制的目的。在达到减少读取干扰的目的之余，为避免从记忆体单元130读取数据的速度因字元线致能电压V_WL0的降低或上升速度的减缓而变慢，可藉由控制信号CTL0将开关模块121包含的p通道金氧半场效晶体管1211关闭，则电容122停止耦接于字元线致能电压V_WL0，字元线致能电压V_WL0不再被电容122所箝制，或进一步通过控制存取控制信号A0或控制字元线驱动单元110与字元线WL0的耦接，使字元线致能电压V_WL0回升(如图2b的一期间P2所示)，以提高读取数据的速度。由前述可知，本发明的随机存取记忆体100可藉由电压调整单元120来调整字元线WL0的电压准位，实现字元线驱动抑制的机制，亦兼顾读取数据的速度。

此外，开关模块121可以为一可变电阻或由多个开关组成以选择电阻值，电容122可以为一可变电容或由多个电容组成以选择电容值；随机存取记忆体100可以另包含一检测单元(未图式)，用以检测读取干扰造成的记忆体单元130数据翻转以产生一检测结果，随机存取记忆体100并根据该检测结果经由控制信号来选择或调整开关模块121的电阻值或电容122的电容值，或根据该检测结果来决定字元线致能电压V_WL0的电压降低区间P1的时间宽度与字元线致能电压V_WL0的电压准位的上升速度。

请参阅图4，其是图1的随机存取记忆体100的另一详细实施方式的电路图，如图所示，随机存取记忆体100进一步包含：一字元线驱动单元140、一电压调整单元150、与一记忆体单元160，所述电压调整单元150进一步包含一开关模块151，以上字元线驱动单元140、电压调整单元150、与记忆体单元160皆耦接于字元线WL1，其中任二或全部上述电路可整合在一集成电路中或为个别电路。

请再参阅图4，由于本技术领域具有通常知识者可藉由图1及图3的揭露内容来了解图4中相同或相似部分的实施细节与变化，因此重复及冗余的说明在此予以省略。在电压调整单元150中，所述开关模块151包含一p通道金氧半场效晶体管1511，其耦接于电压调整单元120所包含的电容122，并自栅极接收控制信号CTL1，当控制信号CTL1为一低电压信号时，p通道金氧半场效晶体管1511导通，则字元线致能电压V_WL1与其电压准位的上升速度得以被与电容122与晶体管1511箝制，而能够避免记忆体单元160所储存的数据因为错误地翻转而造成读取干扰，达到实现字元线驱动抑制机制的目的；类似地，为避免从记忆体单元160读取数据的速度因字元线致能电压V_WL1的电压降低或其电压准位的上升速度变慢而减缓，可藉由控制信号CTL1将开关模块151包含的p通道金氧半场效晶体管1511关闭，则电容122停止耦接于字元线致能电压V_WL1，字元线致能电压V_WL1不再被电容122所箝制，进而使字元线致能电压V_WL1回升，以提升读取数据的速度。由前述可知，电容122可被对应于字元线WL1的电压调整单元150以及对应于字元线WL0的电压调整单元120所共用。在一实施例中，电容122可被多个字元线的多个电压调整单元所共用，其中每个电压调整单元分别对应于每条字元线。随机存取记忆体100可以包含如前述的检测单元(未图式)，用以检测读取干扰造成的记忆体单元130及/或记忆体单元160数据翻转以产生检测结果，随机存取记忆体100并根据该检测结果经由控制信号来选择或调整开关模块121及/或开关模块151的电阻值或电容122的电容值，或根据该检测结果来决定字元线致能电压V_WL0及/或字元线致能电压V_WL1的电压降低区间P1的时间宽度与字元线致能电压V_WL0及/或字元线致能电压V_WL1的电压准位的上升速度。

请参阅图5，其是图1的随机存取记忆体100的又一详细实施方式的电路图，如图所示，字元线驱动单元110包含相反器111，且进一步包含：一n通道金氧半场效晶体管1121以及多个p通道金氧半场效晶体管1122、1123、及1124，其中任二或全部上述电路可整合在一集成电路中或为个别电路。

请再参阅图5，由于本技术领域具有通常知识者可藉由图1至图4的揭露内容来了解图5中相同或相似部分的实施细节与变化，因此重复及冗余的说明在此予以省略。字元线驱动单元110包含的n通道金氧半场效晶体管1121的漏极耦接于电压源VDD，其源极耦接于其栅极为一节点N1；字元线驱动单元110包含的p通道金氧半场效晶体管1122、1123、及1124的源极耦接于电压源VDD，其漏极耦接于节点N1，亦即n通道金氧半场效晶体管1121与p通道金氧半场效晶体管1122、1123、及1124是并联于电压源VDD及节点N1之间，其中节点N1又耦接于相反器111的一电源端，用于提供相反器111一工作电压，且多个p通道金氧半场效晶体管1122、1123、及1124分别接收多个控制信号CTL1122、CTL1123、及CTL1124，该多个控制信号CTL1122、CTL1123、及CTL1124分别控制p通道金氧半场效晶体管1122、1123、及1124的导通情形，以调整工作电压以及字元线致能电压V_WL0的准位。在一实施例中，相反器111的输入端接收存取控制信号A0，且p通道金氧半场效晶体管1122接收为低电压的控制信号CTL1122，则p通道金氧半场效晶体管1122导通，n通道金氧半场效晶体管1121亦导通，此时使该多个控制信号CTL1123及CTL1124为高电压信号，则p通道金氧半场效晶体管1123及1124不导通，节点N1上用以提供相反器111的工作电压亦降低，进而使字元线驱动单元110产生的字元线致能电压V_WL0的准位降低，实现字元线驱动抑制的机制；接着，再使控制信号CTL1123及CTL1124转为低电压信号，则p通道金氧半场效晶体管1123及1124导通，节点N1上用以提供相反器111的工作电压提升，进而使字元线驱动单元110产生的字元线致能电压V_WL0的准位亦提升，可知，越多个p通道金氧半场效晶体管导通，则字元线致能电压V_WL0的电压准位越提升，读取数据的速度提高，并达到弹性调整字元线致能电压V_WL0的电压准位的效果。在一实施例中，控制信号CTL1123及CTL1124为逐一转为低电压信号，使p通道金氧半场效晶体管逐一导通，则字元线致能电压V_WL0逐渐提升；在另一实施例中，控制信号CTL1123及CTL1124为同时转为低电压信号，使p通道金氧半场效晶体管同时导通，则字元线致能电压V_WL0较快提升。另请注意，本实施例所揭露的n通道金氧半场效晶体管与p通道金氧半场效晶体管的数目仅为示例，本发明的范围不以实施例所揭露者为限。于一实施例中，随机存取记忆体100可以另包含一检测单元(未图式)，用以检测读取干扰造成的记忆体单元数据翻转以产生一检测结果，随机存取记忆体100并根据该检测结果经由多个控制信号CTL1122、CTL1123、及CTL1124来控制或调整晶体管1122、1123、及1124的导通以调整字元线致能电压V_WL0的电压准位与其上升速度。

请参阅图6a，其是随机存取记忆体600的另一实施例的示意图，如图所示，随机存取记忆体600包含：字元线WL0、一字元线驱动单元610、以及一记忆体单元630，且字元线驱动单元610进一步包含：一p通道金氧半场效晶体管6131、一n通道金氧半场效晶体管6132、以及多个p通道金氧半场效晶体管6141、6142、6143及6144，其中任二或全部上述电路可整合在一集成电路中或为个别电路。

请再参阅图6a，字元线驱动单元610包含的p通道金氧半场效晶体管6131的源极耦接于电压源VDD，字元线驱动单元610包含的n通道金氧半场效晶体管6132的源极耦接于电压源VSS，其中电压源VDD的电压准位高于电压源VSS的电压准位；字元线驱动单元610包含的多个p通道金氧半场效晶体管6141、6142、6143及6144的源极耦接于p通道金氧半场效晶体管6131的漏极，且p通道金氧半场效晶体管6141、6142、6143及6144的漏极耦接于n通道金氧半场效晶体管6132的漏极，亦即p通道金氧半场效晶体管6141、6142、6143及6144是并联于p通道金氧半场效晶体管6131与n通道金氧半场效晶体管6132之间。所述p通道金氧半场效晶体管6141接收存取控制信号A0，p通道金氧半场效晶体管6142、6143及6144分别接收控制信号CTL6142、CTL6143及CTL6144，控制信号CTL6142、CTL6143及CTL6144分别控制p通道金氧半场效晶体管6142、6143及6144的导通情形以调整字元线致能电压V_WL0的上升速度或斜率(slew rate)。在一实施例中，所述p通道金氧半场效晶体管6141接收存取控制信号A0，p通道金氧半场效晶体管6141导通，且字元线驱动单元610产生字元线致能电压V_WL0，此时，可藉由该多个控制信号CTL6142、CTL6143及CTL6144分别控制p通道金氧半场效晶体管6142、6143及6144中导通的晶体管数目，多个p通道金氧半场效晶体管6142、6143及6144中导通的晶体管数目越少，则字元线致能电压V_WL0的电压波形的上升斜率越小，且字元线致能电压V_WL0的电压波形的全振幅(full swing)受到压抑；若多个p通道金氧半场效晶体管6141、6142、及6143中导通的晶体管数目越多，则字元线致能电压V_WL0的电压波形的上升斜率越大，而藉由使适当个数的p通道金氧半场效晶体管导通，可得出一适当斜率，当字元线致能电压V_WL0所呈现的电压波形以及电压的上升斜率为该适当斜率时，可压抑读取干扰，而实现字元线驱动抑制的机制。于一实施例中，随机存取记忆体600可以另包含一检测单元(未图式)，用以检测读取干扰造成的记忆体单元630数据翻转以产生一检测结果，随机存取记忆体100并根据该检测结果经由多个控制信号CTL6142、CTL6143及CTL6144来控制晶体管6142、6143及6144的导通以控制字元线致能电压V_WL0的电压准位与其上升速度或斜率。

请参考图6b，图6b为对应于图6a的实施例的电压波形示意图，如图所示，当p通道金氧半场效晶体管6142、6143及6144皆未导通，只有p通道金氧半场效晶体管6141导通时，电压波形为V_WL0(1)，其斜率较小；当p通道金氧半场效晶体管6141及6142导通时，电压波形为V_WL0(2)，其斜率增加；而当p通道金氧半场效晶体管6141、6142及6143导通时，电压波形为V_WL0(3)，其斜率更大，依此类推。又，在另一实施例中，亦可先使p通道金氧半场效晶体管6141导通，以实现字元线驱动抑制的机制，再渐进地使p通道金氧半场效晶体管6142、6143及6144导通，以加快读取数据的速度。另请注意，本实施例所揭露的多个p通道金氧半场效晶体管的数目仅为示例，本发明的范围不以实施例所揭露者为限。此外，在另一实施例中(如图7所示)，随机存取记忆体600进一步包含：一电压调整单元620，所述电压调整单元620如图1至图5的揭露内容，由于本技术领域具有通常知识者可前揭内容来了解图7中相同或相似部分的实施细节与变化，因此重复及冗余的说明在此予以省略。以上所述的开关模块的晶体管实作，但不以此为限。

另外，本发明也提出一种记忆体存取方法，是由图1～7中的随机存取记忆体或其等效电路来执行，因此重复及冗余的说明在此予以省略。如图8所示，该方法的一实施例例如可包含下列步骤：

Step S810：接收存取控制信号A0以据以产生字元线致能电压V_WL0；

Step S820：接收控制信号CTL0以据以控制开关模块121，其中开关模块121是耦接于电容122；

Step S830：依据开关模块121的导通情形使用电容122以调整字元线致能电压V_WL0的电压准位；以及

Step S840：依据字元线致能电压V_WL0以致能记忆体单元130；其中字元线致能电压V_WL0、开关模块121、以及记忆体单元130是对应于字元线WL0。在一实施例中，该方法尚包含：接收存取控制信号A1以据以产生字元线致能电压V_WL1；接收控制信号CTL1以据以控制开关模块151，其中开关模块151是耦接于该电容122；以及依据开关模块151的导通情形以使用电容122以调整字元线致能电压V_WL1的电压准位；依据字元线致能电压V_WL1以致能记忆体单元160；其中字元线致能电压V_WL1、开关模块151、以及记忆体单元160是对应于字元线WL1。

承前所述，在本发明随机存取记忆体与记忆体存取方法的实施例中，是利用电压调整单元以及字元线驱动单元来调整使记忆体单元致能所需的字元线致能电压，以实现字元线驱动抑制机制，达到减少读取干扰的功效。相较于现有技术，本发明可弹性调整字元线致能电压，在达到减少读取干扰的目的之余，亦维持从记忆体读取数据的速度，避免读取速度随着字元线致能电压降低而减缓。

当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (18)

1.一种随机存取记忆体，其特征在于，包含：

一第一字元线；

一第一字元线驱动单元，耦接于该第一字元线，用于接收一第一存取控制信号以据以产生一第一字元线致能电压；

一第一电压调整单元，包含：

一第一开关模块，耦接于该第一字元线，用于接收一第一控制信号以据以而呈现导通或不导通；及

一电容，耦接于该第一开关模块，用于依据该第一开关模块的导通情形以调整该第一字元线致能电压的电压准位；以及

一第一记忆体单元，耦接于该第一字元线，用于依据该第一字元线致能电压而被致能。

2.根据权利要求1所述的随机存取记忆体，其特征在于，包含：

一第二字元线；

一第二字元线驱动单元，耦接于该第二字元线，用于接收一第二存取控制信号以据以产生一第二字元线致能电压；

一第二电压调整单元，包含：

一第二开关模块，耦接于该第二字元线以及该电容，用于接收一第二控制信号以据以呈现导通或不导通，其中该电容依据该第二开关模块的导通情形以调整该第二字元线致能电压的电压准位；以及

一第二记忆体单元，耦接于该第二字元线，用于依据该第二字元线致能电压而被致能。

3.根据权利要求3所述的随机存取记忆体，其特征在于，该第一开关模块包含一第一金氧半场效晶体管，其中当该第一控制信号为一第一电压准位信号时，该第一金氧半场效晶体管导通，该电容耦接于该第一字元线并使该字元线致能电压降低；当该第一控制信号为一第二电压准位信号时，该第一金氧半场效晶体管关闭，该电容停止耦接于该第一字元线并使该字元线致能电压提高。

4.根据权利要求1所述的随机存取记忆体，其特征在于，该第一字元线驱动单元包含：

一相反器，其一输入端接收该第一存取控制信号，其一输出端输出该第一字元线致能电压，其包含：

一p通道金氧半场效晶体管，其源极耦接于一第一电压源；及

一n通道金氧半场效晶体管，其源极耦接于一第二电压源；

其中该p通道金氧半场效晶体管的栅极与该n通道金氧半场效晶体管的栅极相接成为该输入端，该p通道金氧半场效晶体管的漏极与该n通道金氧半场效晶体管的漏极相接成为该输出端，且该第一电压源的电压准位高于该第二电压源的电压准位。

5.根据权利要求4所述的随机存取记忆体，其特征在于，该第一字元线驱动单元更包含：

至少一n通道金氧半场效晶体管，其漏极耦接于一高电压源，其源极耦接于其栅极为一节点；以及

多个p通道金氧半场效晶体管，与该n通道金氧半场效晶体管并联于该高电压源及该节点之间；

其中该节点耦接于该相反器的一电源端，用于提供该相反器一工作电压，且该多个p通道金氧半场效晶体管分别接收多个控制信号并依据该多个控制信号而分别导通或不导通以控制该工作电压的电压准位以间接控制该第一字元线致能电压。

6.根据权利要求5所述的随机存取记忆体，其特征在于，另包含：

一检测单元，用以检测读取干扰造成的该第一记忆体单元的数据翻转以产生一检测结果，并根据该检测结果经由该多个控制信号来控制或调整该多个p通道金氧半场效晶体管的导通以调整该第一字元线致能电压的电压准位与其上升速度。

7.根据权利要求1所述的随机存取记忆体，其特征在于，该第一字元线驱动单元包含：

一第一p通道金氧半场效晶体管，其源极耦接于一第一电压源；

一n通道金氧半场效晶体管，其源极耦接于一第二电压源；以及

多个p通道金氧半场效晶体管，并联于该第一p通道金氧半场效晶体管的漏极与该n通道金氧半场效晶体管的漏极之间；

其中该多个p通道金氧半场效晶体管其中之一接收该第一存取控制信号，该多个p通道金氧半场效晶体管的其他分别接收多个控制信号并依据该多个控制信号而分别导通或不导通以控制该第一字元线致能电压的一斜率，且该第一电压源的电压准位高于该第二电压源的电压准位。

8.根据权利要求7所述的随机存取记忆体，其特征在于，另包含：

一检测单元，用以检测读取干扰造成的该第一记忆体单元的数据翻转以产生一检测结果，并根据该检测结果经由该多个控制信号以调整该多个p通道金氧半场效晶体管的导通以调整该第一字元线致能电压的电压准位与其上升速度。

9.根据权利要求1所述的随机存取记忆体，其特征在于，该第一字元线致能电压的一调整幅度依据该电容的电容值以及该第一开关模块的电阻值的至少其中之一而决定。

10.根据权利要求1所述的随机存取记忆体，其特征在于，另包含：

一检测单元，用以检测读取干扰造成的该第一记忆体单元的数据翻转以产生一检测结果，并根据该检测结果来调整该第一开关模块的电阻值或该电容的电容值。

11.一种记忆体存取方法，由一随机存取记忆体来执行，其特征在于，包含下列步骤：

接收一第一存取控制信号以据以产生一第一字元线致能电压；

接收一第一控制信号以据以控制一第一开关模块，其中该第一开关模块耦接于一电容；

依据该第一开关模块的导通情形使用该电容调整该第一字元线致能电压的电压准位；以及

依据该第一字元线致能电压以致能一第一记忆体单元；

其中该第一字元线致能电压、该第一开关模块、以及该第一记忆体单元对应于一第一字元线。

12.根据权利要求11所述的记忆体存取方法，其特征在于，包含：

接收一第二存取控制信号以据以产生一第二字元线致能电压；

接收一第二控制信号以据以控制一第二开关模块，其中该第二开关模块耦接于该电容；以及

依据该第二开关模块的导通情形使用该电容调整该第二字元线致能电压的电压准位；

依据该第二字元线致能电压以致能一第二记忆体单元；

其中该第二字元线致能电压、该第二开关模块、以及该第二记忆体单元对应于一第二字元线。

13.根据权利要求11所述的记忆体存取方法，其特征在于，调整该第一字元线致能电压的电压准位的步骤包含：

依据该电容的电容值以及该第一开关模块的电阻值的至少其中之一来决定该第一字元线致能电压的一调整幅度。

14.根据权利要求11所述的记忆体存取方法，其特征在于，包含：

检测读取干扰造成的该第一记忆体单元的数据翻转以产生一检测结果，并根据该检测结果来调整该第一开关模块的电阻值或该电容的电容值。

15.一种随机存取记忆体，其特征在于，包含：

一字元线；

一字元线驱动单元，耦接于该字元线，用于接收一存取控制信号以据以产生一字元线致能电压，包含：

多个并联的第一p通道金氧半场效晶体管，其中该多个p通道金氧半场效晶体管其中之一接收该存取控制信号，该多个p通道金氧半场效晶体管的其他分别接收多个控制信号并依据该多个控制信号而分别导通或不导通以控制该字元线致能电压的一斜率；以及

一记忆体单元，耦接于该字元线，用于依据该字元线致能电压而被致能。

16.根据权利要求15所述的随机存取记忆体，其特征在于，字元线驱动单元包含：

一第二p通道金氧半场效晶体管，其源极耦接于一第一电压源；以及

一n通道金氧半场效晶体管，其源极耦接于一第二电压源；

其中该多个第一p通道金氧半场效晶体管并联于该第二p通道金氧半场效晶体管的漏极与该n通道金氧半场效晶体管的漏极之间，且该第一电压源的电压准位高于该第二电压源的电压准位。

17.根据权利要求15所述的随机存取记忆体，其特征在于，另包含：

一电压调整单元，包含：

一开关模块，耦接于该字元线，用于接收一控制信号以据以呈现导通或不导通；以及

一电容，耦接于该开关模块，用于依据该开关模块的导通情形以调整该字元线致能电压的电压准位。

18.根据权利要求15所述的随机存取记忆体，其特征在于，另包含：

一检测单元，用以检测读取干扰造成的该记忆体单元的数据翻转以产生一检测结果，并根据该检测结果来经由该多个控制信号来控制该字元线致能电压的一斜率。