CN203799667U - 一种低写功耗的两端口静态随机存储器 - Google Patents

一种低写功耗的两端口静态随机存储器 Download PDF

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Abstract

本实用新型提供一种低写功耗的两端口静态随机存储器，写预判比较器将前一周期写数据与当前写数据进行比较，如果不同，则将写位线均衡信号置为有效，否则无效；当出现连续的写“0”或写“1”操作时，由于位线上保持的数据与需要写入的数据相同，写预判比较器将写位线均衡信号置为无效，因此位线不发生反转；当连续两次写的数据不同时，写预判比较器置写位线均衡信号有效，写位线和写位线反上的电荷重新分配，写位线和写位线反被均衡至中间电平，然后写位线均衡信号无效，写使能有效，写驱动器将位线和位线反驱动至新的电平。本实用新型与传统的基于写位线均衡技术的两端口静态随机存储器相比，在写数据翻转率为50%时，写位线翻转功耗降低50%。

Description

一种低写功耗的两端口静态随机存储器
【技术领域】
本实用新型涉及静态随机存储器领域，特别涉及一种低写功耗的两端口静态随机存储器。
【背景技术】
根据国际半导体技术蓝图（ITRS）预测，静态随机存储器的面积将越来越大，到2015年，将占到整个片上系统（SOC）面积的94%以上。因此，静态随机存储器的功耗，将直接影响到整个SOC的功耗。
请参阅图1所示，图1为采用写位线均衡技术的两端口静态随机存储器数据通路。该典型数据通路包括位线预充电与均衡电路，存储单元，和写驱动器。
预充电与均衡电路由PMOS晶体管105构成。存储单元由一对交叉耦合的反相器101、104以及NMOS传输管102,103构成。写驱动器由反相器110和三态反相器108、109组成。
在两端口静态随机存储器的写操作时，写位线均衡信号（EQ_N）118有效，写位线均衡器PMOS晶体管105打开，对写位线（WBL）112和写位线反（WBLB）113进行均衡，存储在写位线电容（CWBL）106和写位线反电容（CWBLB）107进行重新分配，从而将写位线（WBL）112和写位线反（WBLB）113均衡至中间电平。当均衡操作完成时，写位线均衡信号（EQ_N）118无效，写使能信号（WE）119有效，由反相器110和三态反相器108、109组成的静态写驱动器根据写数据（D）120，将对写位线（WBL）112和写位线反（WBLB）113驱动至电源VDD或地VSS。此后，写字线（WWL）111有效，根据写位线（WBL）112和写位线反（WBLB）113上的电平，对由一对交叉耦合的反相器101、104以及NMOS传输管102,103构成存储单元进行写操作。
由于每一次写操作都要先将写位线（WBL）112和写位线反（WBLB）113均衡，然后由反相器110和三态反相器108、109组成的静态写驱动器根据写数据（D）120，将对写位线（WBL）112和写位线反（WBLB）113驱动至相应的电平，假设写位线上的负载电容为CBL，每一次写操作时位线上的平均翻转能量为0.5CBLVDD2，且与写数据翻转的概率无关。在写数据出现连续的“0”或“1”时，写位线（WBL）112和写位线反（WBLB）113上保持的值与将要写入数据（D）121和写数据反（DB）120相同时，静态驱动器驱动写位线的操作消耗无谓的功耗。因此，设计某种写预判电路，降低在此种情况下写位线的翻转功耗是很有意义的。
【实用新型内容】
本实用新型的目的在于提出一种低写功耗的两端口静态随机存储器，该电路在写操作时，将上一周期的写数据和当前周期写数据进行比较来决定是否进行写位线的均衡操作。
为了实现上述目的，本实用新型采用如下技术方案：
一种低写功耗的两端口静态随机存储器，包括译码器、存储阵列、控制电路与预译码器、位线均衡器、静态写驱动器和写预判比较器；
译码器通过多条字线连接存储阵列，译码器还通过多条预译码器输出连接控制电路与预译码器；
存储阵列通过多条写位线连接位线均衡器、静态写驱动器和写预判比较器；
控制电路与预译码器通过本地时钟和写使能连接位线均衡器、静态写驱动器和写预判比较器。
本实用新型进一步的改进在于：写位线均衡器、静态写驱动器和写预判比较器由写位线均衡器、静态写驱动器、写预判比较器组成；当写使能有效时，静态写驱动器的输出直接驱动位线；写位线均衡器在写位线均衡信号有效时对写位线与写位线反进行电压均衡，使它们达到相同的中间电平；写预判比较器将前一周期写数据与当前写数据进行比较，如果不同，则将写位线均衡信号置为有效，否则无效；当出现连续的写“0”或写“1”操作时，位线上保持的数据与需要写入的数据相同，写预判比较器将写位线均衡信号置为无效，位线不发生反转；当连续两次写的数据不同时，写预判比较器置写位线均衡信号有效，写位线和写位线反上的电荷重新分配，写位线和写位线反被均衡至中间电平，然后写位线均衡信号无效，写使能有效，写驱动器将位线和位线反驱动至新的电平。
本实用新型进一步的改进在于：在外部时钟的上升沿，控制电路与译码器产生本地时钟和写使能信号；在本地时钟的上升沿，位线均衡器、静态写驱动器和写预判比较器工作，当出现连续的写“0”或写“1”操作时，写位线上保持的数据与需要写入的数据相同，位线均衡器、静态写驱动器和写预判比较器将写数据接到写位线上；当连续两次写的数据不同时，写位线上保持的数据与需要写入的数据不相同，位线均衡器、静态写驱动器和写预判比较器对写位线先进行均衡，然后将写数据连接到写位线上；根据译码器的写字线译码结果，位线上数据被写入存储阵列中相应的存储单元。
本实用新型进一步的改进在于：在写操作时，如果写入数据与位线上保持的值相等，位线不发生翻转；如果写入数据与位线上保持的值相反，位线发生翻转。
本实用新型进一步的改进在于：写位线均衡器、静态写驱动器和写预判比较器包括反相器链和与非门组成的脉冲产生电路、或门、第一锁存器、异或门、D触发器、第二锁存器、反相器、第一三态反相器、第二三态反相器、写位线电容、写位线反电容和PMOS晶体管；
本地时钟连接与非门的第二输入端和反相器链的输入端，写使能连接与非门的第一输入端，反相器链的输出端连接与非门的第三输入端；与非门的输出端连接或门的第一输入端；
时钟连接第一锁存器的使能端EN、D触发器的时钟端CK和第二锁存器的使能端EN；写入数据连接第二锁存器的数据输入端D；第二锁存器的数据输出端Q连接异或门的第二输入端、D触发器的数据输入端D、反相器的输入端和第二三态反相器的输入端；
D触发器的输出端Q连接异或门的第一输入端，异或门的输出端连接第一锁存器的数据输入端D；第一锁存器的输出端Q连接或门的第二输入端，或门的输出端连接PMOS晶体管的栅极；
反相器的输出端连接第一三态反相器的输入端，第一三态反相器的输出端连接写位线电容一端和PMOS晶体管的漏极，写位线电容的另一端接VSS；第二三态反相器的输出端连接写位线反电容一端和PMOS晶体管的源极；写位线反电容的另一端接VSS。
本实用新型进一步的改进在于：当或门输出的写位线均衡信号为低电平时，写位线均衡器由PMOS晶体管打开，存储在写位线电容和写位线反电容电荷重新分配，使写位线和写位线反达到一个相同的中间电平；当写位线均衡信号为高电平时，写位线均衡器由PMOS晶体管关断。
本实用新型进一步的改进在于：数据由数据锁存器在时钟的高电平锁存，产生稳定的写数据；写数据经过反向器反相后得到写数据反；写数据和写数据反分别经过第二三态反相器和第一三态反相器连接到写位线反和写位线；当写位线均衡信号为高电平时，写数据和写数据反分别经过第二三态反相器和第一三态反相器驱动写位线反和写位线；当写位线均衡信号为高电平时，第二三态反相器和第一三态反相器为高阻态。
本实用新型进一步的改进在于：在时钟为高电平时，锁存器将上一周期写数据和当前周期写数据异或的结果锁存至比较结果；在时钟的上升沿，D触发器将本周期写数据锁存在上一周期写数据上；在本地时钟的上升沿，由反相器链和与非门构成的脉冲产生电路产生负脉冲信号；负脉冲信号的脉冲宽度由反相器链的延时决定；负脉冲信号和比较结果相或得到写位线均衡信号。
一种低写功耗的两端口静态随机存储器，所述两端口静态随机存储器在写操作时，写预判电路将前一周期写数据与当前写数据进行比较，如果不同，则将写位线均衡信号置为有效，对写位线和写位线反进行均衡；如果相同，将写位线均衡信号置为无效，写位线和写位线反没有任何翻转。
相对于现有技术，本实用新型具有以下优点：当出现连续的写“0”或写“1”操作时，由于位线上保持的数据与需要写入的数据相同，写预判电路将写位线均衡信号置为无效，写位线上没有任何翻转，从而节省功耗。在写数据的翻转概率为50%的情况，本实用新型与传统的设计相比，写位线的翻转功耗降低50%。
【附图说明】
图1为采用写位线均衡技术的两端口静态随机存储器数据通路示意图。
图2为根据本实用新型实施的一个两端口静态随机存储器示意图。
图3为位线均衡器、静态写驱动器和写预判比较器的设计原理图。
图4为本实用新型中主要信号的波形图。
【具体实施方式】
下面结合附图对本实用新型的实施方式做进一步描述。
如图2所示，图2为根据本实用新型实施的采用写预判电路的两端口静态随机存储器实例。该两端口静态随机存储器包括译码器201、存储阵列202、控制电路与预译码器204、位线均衡器、静态写驱动器和写预判比较器205。
译码器201通过多条字线（WL）206连接存储阵列202，译码器201还通过多条预译码器输出（PRE_DEC）208连接控制电路与预译码器204；控制电路与预译码器204还连接地址信号ADD、片选信号CEN、写使能WEN和时钟信号CLK。
存储阵列202还通过多条写位线（WBL）207连接位线均衡器、静态写驱动器和写预判比较器205；
控制电路与预译码器204还通过本地时钟（LCLK）209和写使能（WEN_INT）210连接位线均衡器、静态写驱动器和写预判比较器205。
其具体工作原理如下:
在外部时钟（CLK）213的上升沿，控制电路与译码器204产生本地时钟209（LCLK）和写使能信号210（WE_INT）。在本地时钟209（LCLK）的上升沿，位线均衡器、静态写驱动器和写预判比较器205工作，当出现连续的写“0”或写“1”操作时，由于写位线（WBL）207上保持的数据与需要写入的数据（D）212相同，位线均衡器、静态写驱动器和写预判比较器205将写数据(D)212连接到写位线（WBL）207上。当连续两次写的数据不同时，由于写位线（WBL）207上保持的数据与需要写入的数据（D）212不相同，位线均衡器、静态写驱动器和写预判比较器205对写位线(WBL)207先进行均衡，然后将写数据(D)212连接到写位线（WBL）207上。根据译码器201的写字线206（WL）译码结果，位线207（WBL）上数据被写入存储阵列中202中相应的存储单元。
在写操作时，如果写入数据212（D）与位线207（WBL）上保持的值相等，则位线207（WBL）不发生翻转，翻转能量为0；如果写入数据212（D）与位线207（WBL）上保持的值相反，则位线207（WBL）发生翻转，翻转能量为0.5CBLVDD2。如果写入数据212（D）的翻转概率为50%，则写操作时，位线的翻转能量的平均值为0.25CBLVDD2，与传统的基于写位线均衡技术的设计的写位线平均翻转功耗0.5CBLVDD2相比，下降50%。
请参阅图3，图3为写位线均衡器、静态写驱动器和写预判比较器205的设计原理，其由写位线均衡器、静态写驱动器和写预判比较器组成。
写位线均衡器、静态写驱动器和写预判比较器205包括反相器链301～303和与非门304组成的脉冲产生电路、或门305、第一锁存器306、异或门307、D触发器308、第二锁存器309、反相器310、第一三态反相器311、第二三态反相器312、写位线电容（CWBL）313、写位线反电容（CWBLB）314和PMOS晶体管315。
本地时钟（LCLK）209连接与非门304的第二输入端和反相器链301～303的输入端，写使能（WEN_INT）210连接与非门304的第一输入端，反相器链301～303的输出端连接与非门304的第三输入端；与非门304的输出端连接或门305的第一输入端。
时钟（CLK）连接第一锁存器306的使能端EN、D触发器308的时钟端CK和第二锁存器309的使能端EN；写入数据（D）连接第二锁存器309的数据输入端D；第二锁存器309的数据输出端Q连接异或门307的第二输入端、D触发器308的数据输入端D、反相器310的输入端和第二三态反相器312的输入端。
D触发器308的输出端Q连接异或门307的第一输入端，异或门307的输出端连接第一锁存器306的数据输入端D；第一锁存器306的输出端Q连接或门305的第二输入端，或门305的输出端连接PMOS晶体管315的栅极。
反相器310的输出端连接第一三态反相器311的输入端，第一三态反相器311的输出端连接写位线电容（CWBL）313一端和PMOS晶体管315的漏极，写位线电容（CWBL）313的另一端接VSS；第二三态反相器312的输出端连接写位线反电容（CWBLB）314一端和PMOS晶体管315的源极；写位线反电容（CWBLB）314的另一端接VSS。
写位线均衡器由PMOS晶体管315组成。当写位线均衡信号（EQ_N）319为低电平时，写位线均衡器由PMOS晶体管315打开，存储在写位线电容（CWBL）313和写位线反电容（CWBLB）314电荷将重新分配，从而使写位线（WBL）和写位线反（WBLB）达到一个相同的中间电平。当写位线均衡信号（EQ_N）319为高电平时，写位线均衡器由PMOS晶体管315关断。
静态写驱动器由数据锁存器309、反相器310、第一三态反相器311和第二三态反相器312构成。数据212（D）由数据锁存器309在时钟（CLK）213的高电平锁存，产生稳定的写数据（WD）326。写数据（WD）326经过反向器310反相后得到写数据反（WDB）327。写数据（WD）326和写数据反（WDB）327分别经过第二三态反相器312和第一三态反相器311连接到写位线反（WBLB）329和写位线（WBL）328。当写位线均衡信号（EQ_N）319为高电平时，写数据（WD）326和写数据反（WDB）327分别经过第二三态反相器312和第一三态反相器311驱动写位线反（WBLB）和写位线（WBL）。当写位线均衡信号（EQ_N）319为高电平时，第二三态反相器312和第一三态反相器311为高阻态。
写预判比较器由D触发器308、异或门307、锁存器306、或门305及由反相器链301～303和与非门组成的脉冲产生电路构成。在时钟（CLK）213为高电平时，锁存器306将上一周期写数据（LD）324和当前周期写数据（WD）326异或的结果（COMP_INT）323锁存至比较结果（COMP）320上。在时钟（CLK）213的上升沿，D触发器308将本周期写数据锁存在上一周期写数据（LD）324上。在本地时钟（LCLK）209的上升沿，由反相器链301～303和与非门构成的脉冲产生电路产生负脉冲信号（EQ_N_INT）318。负脉冲信号（EQ_N_INT）318的脉冲宽度由反相器链301～303的延时决定。负脉冲信号（EQ_N_INT）318和比较结果（COMP）320相或得到写位线均衡信号（EQ_N）319。
在写操作时，当本周期写数据（WD）326与上一周期写数据（LD）324相同时，写位线均衡信号（EQ_N）319为高电平，写位线均衡器由PMOS晶体管315关断；写数据（WD）326和写数据反（WDB）327分别经过第二三态反相器312和第一三态反相器311驱动写位线反（WBLB）和写位线（WBL）。
在写操作时，当本周期写数据（WD）326与上一周期写数据（LD）324不同时，写位线均衡信号（EQ_N）319为低电平，写位线均衡器由PMOS晶体管315打开，存储在写位线电容（CWBL）313和写位线反（CWBLB）314电荷将重新分配，从而使写位线（WBL）和写位线反（WBLB）达到一个相同的中间电平；第二三态反相器312和第一三态反相器311为高阻态。
请参阅图4，图4为本实用新型中主要信号的波形图。在本地时钟（LCLK）的上升沿，由图3中反相器链301～303和与非门构成的脉冲产生电路产生负脉冲信号（EQ_N_INT）318。负脉冲信号（EQ_N_INT）318的脉冲宽度由反相器链301～303的延时决定。在时钟（CLK）为高电平时，锁存器306将上一周期写数据（LD）324和当前周期写数据（WD）326异或的结果（COMP_INT）323锁存至比较结果（COMP）320上。在时钟（CLK）的上升沿，D触发器308将本周期写数据锁存在上一周期写数据（LD）324上。
如图4中第一个时钟（CLK）周期的波形所示，并参阅图3。上一周期写数据（LD）324与本周写数据（WD）326相同，比较结果（COMP）320为高。负脉冲信号（EQ_N_INT）318与比较结果（COMP）320相或得到写位线均衡信号（EQ_N）319为高电平。写位线（WBL）和写位线反（WBLB）不发生任何翻转。
如图4中第二个时钟（CLK）周期的波形所示，并参阅图3。上一周期写数据（LD）324与本周写数据（WD）326不同，比较结果（COMP）320为低。负脉冲信号（EQ_N_INT）318与比较结果（COMP）320相或得到写位线均衡信号（EQ_N）319为一负脉冲信号。在写位线均衡信号（EQ_N）的下降沿，写位线（WBL）和写位线反（WBLB）开始均衡，写位线（WBL）和写位线反（WBLB）被均衡至中间电平；在写位线均衡信号（EQ_N）的上升沿，写数据（WD）326和写数据反（WDB）327分别经过第二三态反相器312和第一三态反相器311驱动写位线反（WBLB）和写位线（WBL），写位线（WBL）和写位线反（WBLB）分别被驱动到相应的电平。

Claims (2)

1.一种低写功耗的两端口静态随机存储器，其特征在于，包括译码器、存储阵列、控制电路与预译码器、位线均衡器、静态写驱动器和写预判比较器；
译码器通过多条字线（WL）连接存储阵列，译码器还通过多条预译码器输出（PRE_DEC）连接控制电路与预译码器；
存储阵列通过多条写位线（WBL）连接位线均衡器、静态写驱动器和写预判比较器；
控制电路与预译码器通过本地时钟（LCLK）和写使能（WEN_INT）连接位线均衡器、静态写驱动器和写预判比较器。
2.根据权利要求1所述的一种低写功耗的两端口静态随机存储器，其特征在于，写位线均衡器、静态写驱动器和写预判比较器包括反相器链和与非门（304）组成的脉冲产生电路、或门（305）、第一锁存器（306）、异或门（307）、D触发器（308）、第二锁存器（309）、反相器（310）、第一三态反相器（311）、第二三态反相器（312）、写位线电容（CWBL）、写位线反电容（CWBLB）和PMOS晶体管（315）；
本地时钟（LCLK）连接与非门（304）的第二输入端和反相器链的输入端，写使能（WEN_INT）连接与非门（304）的第一输入端，反相器链的输出端连接与非门（304）的第三输入端；与非门（304）的输出端连接或门（305）的第一输入端；
时钟（CLK）连接第一锁存器（306）的使能端EN、D触发器（308）的时钟端CK和第二锁存器（309）的使能端EN；写入数据（D）连接第二锁存器（309）的数据输入端D；第二锁存器（309）的数据输出端Q连接异或门（307）的第二输入端、D触发器（308）的数据输入端D、反相器（310）的输入端和第二三态反相器（312）的输入端；
D触发器（308）的输出端Q连接异或门（307）的第一输入端，异或门（307）的输出端连接第一锁存器（306）的数据输入端D；第一锁存器（306）的输出端Q连接或门（305）的第二输入端，或门（305）的输出端连接PMOS晶体管（315）的栅极；
反相器（310）的输出端连接第一三态反相器（311）的输入端，第一三态反相器（311）的输出端连接写位线电容（CWBL）一端和PMOS晶体管（315）的漏极，写位线电容（CWBL）的另一端接VSS；第二三态反相器（312）的输出端连接写位线反电容（CWBLB）一端和PMOS晶体管（315）的源极；写位线反电容（CWBLB）的另一端接VSS。
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