JP3251393B2

JP3251393B2 - 半導体メモリ

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Publication number: JP3251393B2
Application number: JP21374093A
Authority: JP
Inventors: 賢一大畠; 武志楠; 博昭南部; 一男金谷; 陽治出井; 徹増田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-08-30
Filing date: 1993-08-30
Publication date: 2002-01-28
Anticipated expiration: 2017-01-28
Also published as: JPH0765584A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体メモリに関するも
ので、特に、占有面積及び消費電力の小さな半導体メモ
リに関する。

【０００２】

【従来の技術】半導体メモリでは、書き込みを行う場
合、書き込みを行うアドレスを指定するアドレス信号
と、書き込むデータを指定するデータ入力信号と、書き
込みを許可する書き込みパルスを印加する。一般に、書
き込みパルスはメモリセルアレーの応答特性から決まる
所定のパルス幅を有し、かつ、アドレス信号及びデータ
入力信号或いはクロック信号に対して、所定のセットア
ップ時間，ホールド時間を確保して印加される必要があ
る。書き込みパルスに対するこれらのタイミング条件
は、半導体メモリの高速化に伴いますます厳しくなって
おり、サイクル時間の高速化を阻む最も大きな要因とな
っている。

【０００３】一方、書き込みパルスを発生する論理ＬＳ
ＩとメモリＬＳＩの間の配線には大きな寄生容量や寄生
インダクタンスが存在する。従って、論理ＬＳＩで形成
された書き込みパルスは、これらの寄生容量等によって
遅延され、その波形が変形される。このため、上述のよ
うな厳しいタイミング条件を満たす書き込みパルスをメ
モリＬＳＩの外部で形成することは困難となってきてい
る。

【０００４】そこで、この問題を解決する方法として、
メモリＬＳＩ内部に書き込みパルス発生回路を設け、ク
ロック信号に同期してメモリＬＳＩ内部で書き込みパル
スを発生させる方法がある。この方法によれば、論理Ｌ
ＳＩとメモリＬＳＩの間の配線容量や寄生インダクタン
スの影響を受けることなく安定、かつ、高速に書き込み
を行うことができ、サイクル時間を高速化することがで
きる。

【０００５】メモリＬＳＩ内部に書き込みパルス発生回
路を設けた従来技術の例としては、特開昭63−308789号
公報に記載されたものがある。

【０００６】

【発明が解決しようとする課題】従来技術では、書き込
みパルス発生回路(以下、ＷＰＧと略す)は通常の論理回
路で構成されいた。一方、例えばバイポーラメモリセル
では、ＳＢＤ(SchottkyBarrier Diode ），ｐｎｐトラ
ンジスタ，シート抵抗の非常に高い抵抗素子，微細トラ
ンジスタなど、通常の論理回路では使用されない素子を
含んでいる。さらに、メモリセルアレーを駆動する書き
込み回路の回路構成は通常の論理回路とは異なってい
る。このため、製造上のばらつきにより素子特性が変動
した場合、ＷＰＧの回路特性の変動とメモリセルアレー
の応答特性の変動は全く異なったものになる。例えば、
ＳＢＤの接合容量が増加してメモリセルの反転時間が増
加しても、ＷＰＧが発生する書き込みパルスのパルス幅
は変化しない。このため、従来技術では素子特性の変動
によるメモリセルアレーの応答特性の変動をあらかじめ
見込んで、書き込みパルスのパルス幅，セットアップ時
間，ホールド時間にマージンを持たせていた。

【０００７】図３を用いてこのタイミングマージンの大
きさを説明する。例えば、メモリセルを構成する素子特
性のばらつきにより、書き込みが始まってからメモリセ
ルの情報が反転するまでの時間trevが±３０％変動する
ものとする。また、論理回路を構成する素子特性のばら
つきにより、ＷＰＧが発生する書き込みパルスのパルス
幅twが±２０％変動するものとする。従来技術では、Ｗ
ＰＧとメモリセルの構成素子及び回路構成は全く異なる
ので、trevとtwは全く独立に変動しうる。このため、tr
evが３０％大きくなり（Ａ点）、かつ、twが２０％小さ
くなる場合（Ｂ点）が起こりうる。従って、素子特性が
どのように変動しても必ず書き込みが行えるようにＷＰ
Ｇを設計するには、twの設計中心値tw(typ）とtrevの中
心値trev(typ）は、図３に示すように、

【０００８】

【数１】０.８tw(typ) ＞１.３trev(typ) ∴tw(typ) ＞１.６２５trev(typ) の関係を満たす必要がある。すなわち、trevは３０％し
か変動しないにも関わらず、tw(typ)はtrev(typ)よりも
６２.５％も大きく設計する必要がある。セットアップ
時間及びホールド時間についても同様にかなり大きなタ
イミングマージンを取る必要があり、書き込みサイクル
時間をさらに高速化する上での障害となっていた。

【０００９】この問題を解決するため、発明者らは既に
図４に示す半導体メモリを提案している(特願平4−3461
04号明細書）。図４はこの半導体メモリの構成を示した
図であり、図５は各信号のタイミング関係を示した図で
ある。図４において、ＷＰＧは書き込みパルス発生回
路、ＷＡはライトアンプ、ＣＡはセルアレー、ＢＤはビ
ット線駆動回路である。ＷＰＧはデュアルポートセルＤ
ＰＣを含むダミーセルアレーＤＣＡ，ダミービット線駆
動回路ＤＢＤ，ダミーライトアンプＤＷＡ，デュアルポ
ートセルの情報を検出するセンスアンプＤＳＡ，マスタ
スレーブラッチ回路ＤＬ，比較回路ＣＭＰ，インバータ
ＩＮＶ，パルス幅伸長回路ＳＴＲ，遅延回路ＤＬＹ，オ
ア回路ＯＲからなる。

【００１０】ダミーセルアレーＤＣＡはデュアルポート
セルＤＰＣ１個と、メモリセルＣ０〜Ｃｎと全く同じ
構造のダミーセルＤＣ１〜ＤＣｎｎ個からなり、ビッ
ト線に接続されるセルの数はセルアレーＣＡと等しくす
る。ＤＰＣのワード線には高電位ＶＨを、ダミーセルＤ
Ｃ１〜ＤＣｎのワード線には低電位ＶＬを印加し、ＤＰ
Ｃに書き込みが行われるように構成する。ＤＰＣは書き
込みポート一つと読み出しポート一つからなり、書き込
み中でも読み出しを行うことができる。デュアルポート
セルは本体メモリセルに若干の変更を加えるだけで構成
できるので、書き込み動作に対する応答はメモリセルと
ほとんど同じである。また、ダミービット線駆動回路Ｄ
ＢＤ及びダミーライトアンプＤＷＡの回路構成もＢＤ及
びＷＡと全く同じように構成する。このように構成する
ことにより、どのように素子特性が変動しても、ダミー
セルアレーＤＣＡとセルアレーＣＡにおけるメモリセル
の反転時間のtrevを等しくすることができる。

【００１１】ＤＬはマスタースレーブラッチであり、ク
ロック信号ＣＬＫの立上りエッジでデータを取り込む。

【００１２】ダミーライトアンプＤＷＡはダミー書き込
み信号ＤＷＥが“０”のとき、DPCにダミーデータ信号
ＤＤＩＢの情報を書き込むように働く。

【００１３】比較回路ＣＭＰはＥＸＯＲ回路で構成し、
入力信号が一致した場合は“０”を、不一致の場合は
“１”を出力する。

【００１４】以下、図５を参照しながら本回路の動作を
詳しく説明する。本回路はクロック信号ＣＬＫに同期し
て動作し、１サイクルはＣＬＫの立上りから始まるもの
とする。

【００１５】ＣＬＫが立上がると、ラッチ回路ＤＬにデ
ュアルポートセルＤＰＣの情報が取り込まれる。図５の
例ではＤＰＣの最初の記憶情報は“０”であるので、Ｄ
ＰＣの読み出しデータ信号ＲＤは“０”であり、ラッチ
回路の出力ＤＤＩは“０”となる。このため、比較回路
ＣＭＰの出力ＤＷＥは“０”となる。また、ＤＤＩはイ
ンバータＩＮＶにより反転され、その出力信号ＤＤＩＢ
は“１”となる。従って、ダミーセルアレーＤＣＡに
“１”書き込み動作が始まる。ＤＰＣの記憶情報が反転
して“１”となると、センスアンプがこれを検出しＲＤ
が“１”へ変化するため、ＣＭＰの出力ＤＷＥは“１”
となり、書き込み動作は終了する。

【００１６】このように、本回路ではＣＬＫ信号に同期
してＤＷＥを“０”とし、ＤＰＣに反転書き込みを行
い、その情報が反転したことをセンスアンプＤＳＡで検
出し、比較回路ＣＭＰによりＤＷＥを“１”に戻す。こ
のため、ＤＷＥのパルス幅はＤＰＣの反転時間とＤＳＡ
及びＣＭＰの遅延時間の和となる。通常、ＤＳＡ及びＣ
ＭＰの遅延時間はセルの反転時間に比べて非常に小さい
ので、ＤＷＥのパルス幅はセルの反転時間にほぼ等しく
なる。このＤＷＥをパルス幅伸長回路ＳＴＲによりパル
ス幅を大きくし必要最小限のマージンを持たせ、遅延回
路ＤＬＹで所望のセットアップ時間だけ遅延させ、書き
込み制御信号Ｒ／Ｗとオアをとって、書き込みサイクル
のみ書き込みパルスをライトアンプに供給する。

【００１７】以上説明したように、本回路では、セルア
レーと同じ応答をするダミーセルアレーを設け、デュア
ルポートセルの情報が反転したことを検出して、書き込
みパルス幅を決めるので、素子特性がどのように変動し
ても、書き込みパルスの幅twとセルの反転時間trevの変
動量を等しくすることができる。従って、従来技術のよ
うにtrevが大きくなり、かつ、twが小さくなることは起
こりえない。本発明により、従来必要であったタイミン
グマージンを大幅に低減できるので、サイクル時間の高
速化が可能となる。

【００１８】また、本回路において、パルス幅伸長回路
ＳＴＲは、例えば、図６のように複数のインバータとＮ
ＯＲ回路で構成される。入力信号ＩＮをインバータｉ０
で反転させた後に偶数段のインバータ形遅延回路ｉ１〜
ｉ４で遅延させる。遅延回路としては、インバータに容
量を付加し、通常のインバータよりも遅延時間を大きく
した回路が用いられる。遅延回路の出力Ｂと遅延させる
前の信号ＡのＮＯＲを取ることにより入力信号ＩＮより
も幅の広いパルスＯＵＴが得られる。この時のパルス幅
の伸長量は遅延回路ｉ１〜ｉ４の遅延時間に等しいの
で、遅延回路の段数を調節することで、所望のパルス幅
が得られる。

【００１９】しかし、半導体メモリでは、パルス幅伸長
回路内の遅延回路の段数が多くなり、書き込みパルス発
生回路の占有面積及び消費電力が大きくなるという問題
があった。以下、この問題点を図７を用いて説明する。
同図は遅延回路の出力信号の立上り時間或いは立下り時
間よりも小さなパルス幅を有する信号が入力された場合
のパルス幅伸長回路ＳＴＲの動作波形を示している。信
号Ａが論理しきい値ＶＴＨを越えると、遅延回路ｉ１の
出力Ｄ１は下がり始める。しかし、入力信号のパルス幅
が小さいため、Ｄ１が完全に低電位になる前に信号Ａ高
電位から低電位に変化し、Ｄ１は図のような三角波とな
る。このため、Ｄ１のパルス幅は入力信号のパルス幅よ
りも小さくなってしまう。同様にして、次段のｉ２の出
力信号Ｄ２のパルス幅は更に小さくなり、信号Ｄ３，Ｂ
ではパルスは消滅してしまう。その結果、図に示すよう
にパルス幅の伸長は行われなくなってしまう。これを防
止するには、入力信号のパルス幅よりも遅延回路の立上
り時間及び立下り時間を小さくする必要がある。

【００２０】同様の議論により、セットアップ時間を確
保するための遅延回路（図４のDLY)の立上り時間及び立
下り時間は入力信号のパルス幅よりも小さくする必要が
ある。しかし、このように設計すると、遅延回路１段当
たりの遅延時間が小さく制限されるため、遅延回路の段
数が増加し、占有面積及び消費電力が増加するという問
題があった。

【００２１】本発明の目的は、占有面積及び消費電力の
小さな半導体メモリを提供することにある。

【００２２】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明では、格子状に配置した複数のメモリセル
と、外部からのクロック信号と書き込み制御信号を受け
て、書き込みパルスを発生する書き込みパルス発生回路
と、上記書き込みパルスとデータ入力信号を受けて、上
記メモリセルにデータを書き込む書き込み回路を有する
半導体メモリにおいて、上記書き込みパルス発生回路
は、書き込みポートと読み出しポートを有しかつ上記メ
モリセルと同じ構成を含むデュアルポートメモリセルを
少なくとも有してメモリセルの応答特性を擬似する手段
と、上記書き込みポートに書き込み出力を与える書き込
み回路と、上記読み出しポートからの信号を検出し読み
出しデータ信号を出力するセンス回路と、上記読み出し
データ信号を遅延させる第一の遅延回路と、上記クロッ
ク信号を遅延させる第二の遅延回路と、上記読み出しデ
ータ信号を上記第二の遅延回路により遅延されたクロッ
ク信号を受けて保持するラッチ回路と、上記ラッチ回路
の出力信号と上記第一の遅延回路により遅延された読み
出しデータ信号を比較する比較回路とを含むよう構成す
る。

【００２３】また、上記デュアルポートメモリセルは上
記メモリセルと、ゲートを情報保持ノードに接続し、ソ
ースを共通接続した一対のトランジスタと、上記ソース
共通接続点に接続した定電流源を含むように構成するこ
とが望ましい。

【００２４】

【作用】本発明では、上記第一及び第二の遅延回路によ
り書き込みパルス幅とセットアップ時間の調節をするこ
とができるが、これらの遅延回路に、パルス幅の狭い信
号が入力されることが無いため、遅延回路一段当たりの
遅延時間を大きく設計できる。従って、遅延回路の段数
を低減することができ、占有面積及び消費電力の小さな
半導体メモリを実現することができる。

【００２５】

【実施例】図１は本発明のブロック図であり、図２は各
信号のタイミングチャートである。図４の半導体メモリ
とは、パルス幅伸長とセットアップ時間用の遅延の実現
方法が異なる。すなわち、図１の実施例では、パルス幅
伸長回路ＳＴＲ及びセットアップ時間用遅延回路ＤＬＹ
の代わりに、第一の遅延回路ＤＬＹ１及び第二の遅延回
路ＤＬＹ２が設けられている。第一の遅延回路ＤＬＹ１
はデュアルポートセル用センスアンプの出力信号ＲＤを
遅延させ、第二の遅延回路ＤＬＹ２はクロック信号を遅
延させる。

【００２６】以下、図２を参照しながら本回路の動作を
詳しく説明する。本回路はクロック信号ＣＬＫに同期し
て動作し、１サイクルはＣＬＫの立上りから始まるもの
とする。

【００２７】ラッチ回路ＤＬはＣＬＫを遅延回路ＤＬＹ
２により遅延されたＣＬＫＤにより起動される。ＣＬＫ
Ｄが立上がると、ラッチ回路ＤＬにデュアルポートセル
DPCの情報が取り込まれる。図２の例ではＤＰＣの最初
の記憶情報は“０”であるので、ＤＰＣの読み出し情報
ＲＤは“０"であり、ラッチ回路の出力ＤＤＩは“０"と
なる。このため、比較回路ＣＭＰの出力ＤＷＥは“０”
となる。また、ＤＤＩはインバータＩＮＶにより反転さ
れ、その出力信号ＤＤＩＢは“１”となる。従って、ダ
ミーセルアレーＤＣＡに“１”書き込み動作が始まる。
ＤＰＣの記憶情報が反転して“１”となると、センスア
ンプがこれを検出しＲＤが“１”へ変化する。ＲＤは遅
延回路ＤＬＹ１により遅延されＲＤＤとなる。ＲＤＤを
受けて、ＣＭＰの出力ＤＷＥは“１”となり、書き込み
動作は終了する。

【００２８】本実施例において、ＤＬＹ１の遅延時間を
大きくすると、デュアルポートセルが反転してからＲＤ
Ｄが変化するまでの時間が長くなるので、ＤＷＥのパル
ス幅は大きくなる。すなわち、ＤＬＹ１の遅延時間を調
節することで書き込みパルス幅に適当なマージンを持た
せることができる。また、ＤＬＹ２の遅延時間を大きく
すると、ラッチ回路ＤＬが起動されるタイミングが遅れ
る。従って、書き込みパルスのセットアップ時間が長く
なる。すなわち、ＤＬＹ２の遅延時間を調節すること
で、適当なセットアップ時間を確保することができる。

【００２９】また本実施例では、遅延回路ＤＬＹ１に入
力される信号ＲＤのパルス幅は、サイクル時間と等し
く、遅延回路ＤＬＹ２に入力される信号ＣＬＫのパルス
幅は、サイクル時間の１／２であり、図４の半導体メモ
リのように狭いパルス幅の信号が入力されることは無
い。従って、遅延回路の立上り時間及び立下り時間はサ
イクル時間の１／２程度まで大きくできるので、遅延回
路一段当たりの遅延時間を大きくすることができ、ＤＬ
Ｙ１，ＤＬＹ２を構成する遅延回路の段数を減らすこと
ができる。これにより、占有面積及び消費電力の小さな
半導体メモリを実現することができる。

【００３０】図８はダミーセルアレーＤＣＡ及びデュア
ルポートセル用センスアンプＤＳＡの実施例を示したも
のである。ここでは、メモリセルを低電圧ＣＭＯＳメモ
リセルで構成した場合を示している。低電圧ＣＭＯＳメ
モリセル技術は例えば、特開平3−76096号公報に記載さ
れているもので、ＣＭＯＳメモリセルにチップの電源電
圧よりも小さい電圧を印加することにより、ワード線及
びビット線の駆動振幅を低減し高速動作を実現するもの
である。

【００３１】ダミーセルＤＣ１〜ＤＣｎは通常のＣＭＯ
ＳフリップフロップとＮＭＯＳトランスファゲートから
なり、その電源電圧ＶＥはチップの電源電圧よりも小さ
い。例えば、チップの電源電圧が５.２Ｖのとき、ＶＥ
は３Ｖ程度に設定される。ダミーセルの構造，配置は本
体のセルアレーと全く同じに構成する。デュアルポート
セルＤＰＣは本体セルに読み出しポート用ＭＯＳＭＴ
Ｒ０，ＭＴＲ１をつけ加えて構成する。フリップフロッ
プ及び書き込みポート用トランスファゲート部分(ＭＰ
Ｄ０，ＭＰＤ１，ＭＮＤ０，ＭＮＤ１，ＭＴＷ０，ＭＴ
Ｗ１)は、ダミーセルと同じである。このため、書き込
み動作に対する応答は本体メモリセルとほとんど同じに
できる。読み出しポート用ＭＯＳＭＴＲ０，ＭＴＲ１
のゲートはＤＰＣの情報保持ノードに、ソースは定電流
源ＩＳに接続され、ドレインはセンスアンプＤＳＡに接
続される。センスアンプＤＳＡは負荷抵抗ＲＬ０，ＲＬ
１と差動増幅回路からなる。今、例えば、ＭＮＤ０が導
通しており、ＭＮＤ１が非導通であったとすると、ＭＴ
Ｒ１が導通，ＭＴＲ０が非導通となり、ＲＬ１に電流Ｉ
Ｓが流れ、バイポーラトランジスタＱＳ０のベース電位
が低下する。この電位変化をトランジスタＱＳ０，ＱＳ
１，ＱＥＦ０，ＱＥＦ１，抵抗ＲＳ０，ＲＳ１，電流源
ＩＳからなる差動増幅回路で増幅して、デュアルポート
セルの読み出しデータ信号ＲＤ０，ＲＤ１を出力する。
この様な構成を採ることにより、書き込み中でもＤＰＣ
の状態をモニタしつづけることができ、ＤＰＣの情報反
転を検出することができる。

【００３２】なおここで、ＭＴＲ０，ＭＴＲ１のソース
に定電流源ＩＳを接続しているのは、ＭＴＲ０，ＭＴＲ
１の特性が変動しても、負荷抵抗ＲＬ０，ＲＬ１に流れ
る電流を一定に保ち、ＤＰＣの情報反転検出時間を一定
にするためである。またここでは、フリップフロップを
ＣＭＯＳで構成したメモリセルを例に説明しているが、
フリップフロップはＮＭＯＳと抵抗で構成しても良い
し、ＮＭＯＳと多結晶シリコン膜を用いたＰＭＯＳで構
成しても良い。

【００３３】図９は遅延回路ＤＬＹ１の実施例を示した
ものである。遅延回路Ｄ１〜Ｄｎは差動入出力のＥＣＬ
回路で構成され、遅延時間は負荷抵抗ＲＤ０と容量ＣＤ
０の積を変えることで調節できる。遅延回路を差動信号
の回路で構成することで、参照電圧（ＶＢＢ）のずれに
よる遅延時間の変動を防止することができ、高精度な遅
延回路を実現することができる。

【００３４】なお、本実施例はもちろん遅延回路ＤＬＹ
２にも適用できる。

【００３５】

【発明の効果】本発明では、書き込みパルス幅とセット
アップ時間を調節する遅延回路に、狭いパルス幅の信号
が入力されることが無いため、遅延回路一段当たりの遅
延時間を大きく設計できる。従って、遅延回路の段数を
低減することができ、占有面積及び消費電力の小さな半
導体メモリを実現することができる。

【図面の簡単な説明】

【図１】本発明の構成を示したブロック図。

【図２】本発明の各信号のタイミングチャート。

【図３】従来技術の説明図。

【図４】従来技術の問題を解決した半導体メモリのブロ
ック図。

【図５】図４の各信号のタイミングチャート。

【図６】図４の半導体メモリのパルス幅伸長回路図。

【図７】図６の各信号のタイミングチャート。

【図８】本発明のダミーセルアレー及びセンス回路図。

【図９】本発明の遅延回路図。

【符号の説明】

ＷＰＧ…書き込みパルス発生回路、ＣＡ…セルアレー、
ＢＤ…ビット線駆動回路、ＷＡ…ライトアンプ、ＤＣＡ
…ダミーセルアレー、ＤＢＤ…ダミービット線駆動回
路、ＤＷＡ…ダミーライトアンプ、ＤＣ１〜ＤＣｎ…ダ
ミーセル、ＤＰＣ…デュアルポートセル、ＳＴＲ…パル
ス幅伸長回路、ＤＬＹ,ＤＬＹ１,ＤＬＹ２…遅延回路。

フロントページの続き (72)発明者南部博昭東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者金谷一男東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者出井陽治東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者増田徹東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (56)参考文献特開平１−223691（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/41

Claims

(57)【特許請求の範囲】

【請求項１】格子状に配置した複数のメモリセルと、外部からのクロック信号と書き込み制御信号を受けて、
書き込みパルスを発生する書き込みパルス発生回路と、上記書き込みパルスとデータ入力信号を受けて、上記メ
モリセルにデータを書き込む書き込み回路を有する半導
体メモリにおいて、上記書き込みパルス発生回路は、書き込みポートと読み
出しポートを有し、上記メモリセルと同じ構成を含むデ
ュアルポートメモリセルを含み、メモリセルの応答特性
を擬似する手段と、上記書き込みポートに書き込み出力
を与えるダミー書き込み回路と、上記読み出しポートか
らの信号を検出し読み出しデータ信号を出力するセンス
回路と、上記読み出しデータ信号を遅延させる第一の遅
延回路と、上記クロック信号を遅延させる第二の遅延回
路と、上記読み出しデータ信号を上記第二の遅延回路に
より遅延されたクロック信号を受けて保持するラッチ回
路と、上記ラッチ回路の出力信号と上記第一の遅延回路
により遅延された読み出しデータ信号を比較する比較回
路とを含み、上記比較回路の出力信号をダミー書き込み
信号として、上記ダミー書き込み回路に入力することを
特徴とする半導体メモリ。
【請求項２】請求項１において、上記デュアルポートメ
モリセルは上記メモリセルと、ゲートを情報保持ノード
に接続し、ソースを共通接続した一対のトランジスタ
と、上記ソース共通接続点に接続した定電流源を含む半
導体メモリ。