JP3762830B2 - クロック・スキュー効果を最小にしたセンス・アンプ及びこれの駆動方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、一般的にはセンス・アンプに関し、特にセンス・アンプのクロック・スキューによって生じる遅延の減少に関する。
【０００２】
【従来の技術】
代表的な半導体メモリ・アレイでは、アレイを形成する個々のメモリ・セルにデータの入力線及び出力線がある。一般的に、各メモリ・セルに、メモリ・セルから読取られた０または１のビットの存在を示すため２本の出力ビットラインがある。０及び１のビットは異なる電圧により適切な形で表されるが、最初にメモリ・セルに格納されたときは、これらの電圧はかなり近くなることがある。エラーが累積されると、電圧差は数十ミリボルトのオーダに減少する。よって、通常は出力ビットラインとの接続部にセンス・アンプが追加される。通常、センス・アンプは、ビットラインに現れる電圧をより正確に検出し、示されたデジタル・ビットをラッチし、よってより正確で高速な読出しを実現するよう適合化される。
【０００３】
マイクロプロセッサやメモリの設計では、多相クロックも、性能向上のために、センス・アンプでの使用を含め広く用いられる。多相クロックをセンス・アンプに使用すれば、低周波動作での信号差分は改良されるが、クロック・スキューの問題があるため、高周波設計では速度経路が大きく劣化する。
【０００４】
クロック・スキューの問題について理解を深めるため、図１及び図２を参照する。図１は、スキューがなく、Ｔ／４の位相差があるクロック信号Ｃ１及びＣ２を示す。ここでＴはサイクル期間である。図２は、図１のクロック信号と同一な２つのクロック信号を示す。ただしスキューＴ１がある。クロック信号Ｃ１及びＣ２は、ＣＬＫ１＿ＰＡＴＨ及びＣＬＫ２＿ＰＡＴＨを与える。これらはセンス・アンプ回路に同時に与えなければならない。スキューＴ１があると、クロック経路に偏りがあるからである。スキューＴ１の効果は、クロック経路の１つ、この場合はＣＬＫ２＿ＰＡＴＨが他方より遅れることである。
【０００５】
図３に、入力クロック信号のクロック・スキューのため、遅延の問題が大きいＣＭＯＳ（相補性金属酸化膜半導体）コンポーネントを使用して形成された従来技術のセンス・アンプ１０及び制御回路１２を示す。一般に制御回路１２は、グローバル信号をセンス・アンプ１０に与え、センス・アンプ１０は、評価フェーズの間、つまり読取り動作の間にビットラインＢＬ及びＢＬＢのデータを検出する。プリチャージ・フェーズでは、プリチャージ回路１４が、ビットライン・プリチャージ信号ＢＬＰＣを低電位、例えばグランド電位で与え、ビットラインは、トランジスタ１６、例えばＰＭＯＳデバイス（Ｐ型ＭＯＳトランジスタ）を通して高電位、例えばＶＤＤ電位に保たれる。またプリチャージ・フェーズでは、センス・アンプ１０は、プルダウン・デバイス１８、例えばＮＭＯＳ（Ｎ型ＭＯＳ）トランジスタにより滅勢される。デバイス１８は、そのゲートへの入力信号ＳＥＴをグランド電位に、そのソースもグランド電位に維持することによってオフにされる。センス・アンプ１０及び制御回路１２には、２つの入力ＣＬＫ１＿ＰＡＴＨ及びＣＬＫ２＿ＰＡＴＨがあり、これらは、スキューがないときは、センス・アンプ１０及び制御回路１２に同時に届く。
【０００６】
評価フェーズが始まると、ビットライン・プリチャージ信号ＢＬＰＣが高電位になり、プリチャージ回路１４のトランジスタ１６がオフになる。従って、メモリ記憶域（図示なし）に接続されたビットラインＢＬ及びＢＬＢは分離し、ある量の電位差が生じる。ビットライン信号間に適切な電位差が生じるとき、当業者には周知のとおり、プルダウン・デバイス１８のゲートの入力ＳＥＴ信号は高電位になる。制御回路１２からのグローバル信号Ｎ２が、ＣＬＫ２＿ＰＡＴＨ信号とともに評価時にほぼ同時に高電圧になると、ＳＥＴ信号が高電位になり、センス・アンプ１０を付勢する。グローバル信号Ｎ２は、高電位のＣＬＫ１＿ＰＡＴＨ信号及びアドレス信号ＡＤＤＲ＿ＰＡＴＨの論理的組み合わせにより、適切な形で得られる。センス・アンプ１０が付勢されると、センス・アンプ１０のプルダウン・デバイス１８のドレイン（ノードＮ１で指示）がグランド電位になる。検出されたデータは、次にＣＭＯＳ交差結合回路２０により、適切な形でラッチされ、信号ＳＡ及びＳＡ＿としてインバータ２１から出力される。これは、当業者には周知のとおりである。
【０００７】
センス・アンプ１０の遅延は、センス・アンプ１０を付勢する入力ＳＥＴ信号の到着時間により大きな影響を受ける。センス・アンプ１０の速度を最適化するため、通常、入力クロック１（Ｃ１）及びクロック２（Ｃ２）の信号の経路（それぞれＣＬＫ１＿ＰＡＴＨ及びＣＬＫ２＿ＰＡＴＨ信号）が論理的に組み合わせられてＳＥＴ信号が作られ、回路、例えばＮＡＮＤゲート２２及び２４、並びにインバータ２６及び２８を通して調整可能に遅らされる。しかしながら、クロック信号１及びＣ２の間のクロック・スキューは、センス・アンプ１０をターンオンする入力ＳＥＴ信号の遅延に直接加えられ、よって読取りアクセス時間が長くなる。従ってセンス・アンプ１０の速度劣化は、クロック１（Ｃ１）信号及びクロック２（Ｃ２）信号の間のクロック・スキューの結果として大きくなる。
【０００８】
【発明が解決しようとする課題】
従って、ここで求められるのは、クロック・スキューの問題により生じる速度の劣化を小さくする方法及び装置である。
【０００９】
【課題を解決するための手段】
本発明は、センス・アンプ回路での速度劣化を小さくする必要に応える。本発明に従って、クロック・スキュー効果の補償を改良したセンス・アンプは、第１及び第２の制御信号を受け取るセンス・アンプ付勢機構を含む。センス・アンプはさらに、第１制御信号をセンス・アンプ付勢機構の第１入力に与える第１ロジック機構と、第２制御信号をセンス・アンプ付勢機構の第２入力に与える第２ロジック機構とを含む。第１及び第２のロジック機構は、速度劣化を小さくするために第１及び第２の制御信号の間のスキューを最小にする。
【００１０】
方法の側面では、センス・アンプの速度劣化を小さくする方法は、プルダウン・デバイスを与えるステップ、及びプルダウン・デバイスを第１及び第２の信号経路に接続するステップを含む。第１及び第２のクロック信号の間のスキューによる速度劣化を小さくするため、第１信号経路は第１クロック信号を、第２信号経路は第２クロック信号を伝える。方法はさらに、第１信号経路をプルダウン・デバイスのゲートに与え、第２信号経路をプルダウン・デバイスのソースに与えるステップを含む。
【００１１】
少なくとも２つのクロック信号を受け取るセンサ回路の側面では、センサ回路はセンス・アンプを含み、センス・アンプはプリチャージ手段、及びプリチャージ手段に接続されたプルダウン・デバイスを含む。プルダウン・デバイスはゲート、ソース、及びドレインを含む。センサ回路はさらに制御機構を含み、制御機構はセンス・アンプに接続され、少なくとも２つのクロック信号を受け取る。少なくとも２つのクロック信号のうち第１信号はプルダウン・デバイスのゲートに、第２信号はプルダウン・デバイスのソースにそれぞれ与えられる。
【００１２】
本発明により、センス・アンプの付勢機構に対するクロック信号の入力を分離することは、センス・アンプの速度劣化を小さくする効果に寄与する。さらにクロック・スキュー効果は、付勢機構の異なる入力にクロック信号を与えることで、よりよく補償される。これらの及び他の利点は、後述する詳細な説明によってより深く理解されよう。
【００１３】
【発明の実施の形態】
本発明は、改良されたセンス・アンプ動作に関係する。次の説明は、当業者が本発明を実施できるようにするためであり、特許出願及びその要件との関連で説明を行う。好適な実施例についてはさまざまな変形が可能であることは、当業者には容易に理解されよう。本発明の基本原理は他の実施例にも適用できる。従って本発明は、ここに示した実施例に限定されるものではなく、ここで述べる原理や特徴と両立する最大の適用範囲を与えられるものである。従って設計の必要に応じて、ここに示したコンポーネントのサイズとタイプに変更を加えることは可能である。
【００１４】
本発明は、図４に示した改良された付勢機構により、クロック・スキューによる遅延を小さくする。図３と同等なコンポーネントは同様に表記している。図４のセンス・アンプ３０及び制御回路３２に関して、センス・アンプ３０の付勢は、プルダウン・デバイス１８への制御信号の入力に変更を加えることで変更される。好適な実施例では、制御回路３２のＣＬＫ２＿ＰＡＴＨ信号がＣＬＫ１＿ＰＡＴＨ信号から分離される。さらにＣＬＫ２＿ＰＡＴＨ信号は、インバータ３４での反転の後、プルダウン・デバイス１８のソースに与えられる（信号はＳＡＶＳＳと表記）。プルダウン・デバイス１８のゲートは、従来と同じくＳＥＴ信号を受け取るが、ここでＳＥＴ信号は、ＮＡＮＤゲート２２、並びにインバータ２６、２８、及び３６を通した、ＣＬＫ１＿ＰＡＴＨ信号及びＡＤＤＲ＿ＰＡＴＨ信号の論理的組み合わせにより生じる。
【００１５】
センス・アンプ３０を付勢する本発明のアプローチでは、クロック・スキューによる速度劣化が最小になる。例えばプリチャージ・フェーズで、制御回路３２からセンス・アンプ３０のプルダウン・デバイス１８のソースに送られるＳＡＶＳＳ信号が高電位になり、一方ＳＥＴ信号はグランド電位にされ、センス・アンプ３０をオフにする。評価動作のとき、好適にはＳＥＴ信号は高電位に、ＳＡＶＳＳ信号はグランド電位になり、これによりプルダウン・デバイス１８はオンになり、センス・アンプ３０を付勢する。センス・アンプ３０を付勢する遅延時間は、ＳＡＶＳＳ信号をセンス・アンプ３０のプルダウン・デバイス１８のソースに接続することで大幅に減少する。さらに、ＳＡＶＳＳ信号が生成されるときにＣＬＫ２＿ＰＡＴＨ信号が通るゲートは、組み合わせによりＳＥＴ信号が生成される際のＣＬＫ１＿ＰＡＴＨ信号より少ないので、ＣＬＫ１＿ＰＡＴＨ及びＣＬＫ２＿ＰＡＴＨの信号間のスキューは最小になる。
【００１６】
図５は、本発明によるセンス・アンプの遅延の減少の改良例を、図３の従来の回路、及び図４の本発明の回路についてシミュレートしたセンス・アンプ動作により表す。図５で第１クロック信号、つまりＣＬＫ１＿ＰＡＴＨは、電圧（ボルト）対時間（ナノ秒）のグラフで波形４０により、第２クロック信号、つまりＣＬＫ２＿ＰＡＴＨは波形４２により表す。図示のとおり、第１波形４０及び第２波形４２はスキュー期間Ｔ１だけ離れている。クロック・スキューがないとき、第２波形４２は第１波形４０と同じ位置になる。得られるセンス・アンプ３０(図４)の出力は波形４４で、得られるセンス・アンプ１０(図３)の出力は波形４６でそれぞれ表す。図５からはっきりわかるように、センス・アンプ３０の出力は、センス・アンプ１０の出力よりも早く生じる。従って、センス・アンプ回路の速度劣化は、本発明のアプローチにより小さくなる。さらにクロック信号の入力を分離してセンス・アンプの付勢を制御することにより、クロック・スキューの補償が効果的に改良され、センス・アンプ動作も改良される。
【００１７】
本発明は、図示の実施例にしたがって説明されたが、当業者には、実施例にはさまざまな変形が本発明の趣旨及び範囲内で可能であることが容易に理解されよう。従って、多くの変更が、本発明の趣旨及び範囲から逸脱することなく、当業者により実現され得る。
【００１８】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００１９】
（１）クロック・スキュー効果を最小にしたセンス・アンプであって、
該センス・アンプを付勢するプルダウン・デバイスと、
第１制御信号を前記プルダウン・デバイスのゲートに与える第１ロジック手段と、
インバータを含み、該インバータを介して第２制御信号を前記プルダウン・デバイスのソースに与える第２ロジック手段と、
を含み、前記第１及び第２のロジック手段は、前記第１及び第２の制御信号の間のスキューを最小にすることによって速度劣化を小さくする、センス・アンプ。
（２）前記プルダウン・デバイスはＮＭＯＳトランジスタ・デバイスを含む、前記（１）記載のセンス・アンプ。
（３）前記第１制御信号は第１クロック信号により生じる、前記（１）記載のセンス・アンプ。
（４）前記第２制御信号は第２クロック信号により生じる、前記（３）記載のセンス・アンプ。
（５）前記第１制御信号は、さらに前記第１クロック信号及びアドレス信号により生じる、前記（４）記載のセンス・アンプ。
（６）前記第１ロジック手段は、ＮＡＮＤゲート及び少なくとも１つのインバータを含む、前記（１）記載のセンス・アンプ。
（７）プルダウン・デバイスを含むセンス・アンプの速度劣化を小さくする方法であって、
前記プルダウン・デバイスのゲートに第１の信号経路が接続され、前記プルダウン・デバイスのソースに第２の信号経路が接続されており、
第１及び第２のクロック信号間のスキューによる速度劣化を小さくするために、前記第１信号経路は前記第１クロック信号を、前記第２信号経路は前記第２クロック信号をそれぞれ伝えるステップ
を含む、方法。
（８）前記第１クロック信号に応答して制御信号を前記プルダウン・デバイスのゲートに与える、前記（７）記載の方法。
（９）前記プルダウン・デバイスのソースに出力が接続されたインバータの入力に前記第２クロック信号を与える、前記（８）載の方法。
【図面の簡単な説明】
【図１】スキューのない２つのクロック信号を示す図である。
【図２】スキューのある２つのクロック信号を示す図である。
【図３】従来技術のセンス・アンプ回路を示す図である。
【図４】本発明に従ったセンス・アンプ回路を示す図である。
【図５】本発明の実施例によるセンス・アンプ動作の改良例を表す図である。
【符号の説明】
１０、３０ センス・アンプ
１２、３２ 制御回路
１４ プリチャージ回路
１６ トランジスタ
１８ プルダウン・デバイス
２０ ＣＭＯＳ交差結合回路
２１、２４、２６、２８、３４、３６ インバータ
２２ ＮＡＮＤゲート

Claims (6)

1. クロック・スキュー効果を最小にしたセンス・アンプであって、
   （ａ）該センス・アンプを付勢するプルダウンＭＯＳデバイスと、
   （ｂ）ＣＬＫ１−ＰＡＴＨからの第１クロック信号を前記プルダウンＭＯＳデバイスのゲートに与える第１ロジック手段であって、前記ＣＬＫ１−ＰＡＴＨからの第１クロック信号及びＡＤＤＲ−ＰＡＴＨからのアドレス信号を入力に受け取るＮＡＮＤゲート、該ＮＡＮＤゲートの出力に入力が接続された第１インバータ、該第１インバータの出力に入力が接続された第２インバータ、該第２インバータの出力に入力が接続された第３インバータを有し、該第３インバータの出力が前記プルダウンＭＯＳデバイスのゲートに接続されている前記第１ロジック手段と、
   （ｃ）前記第１クロック信号から所定の位相差を生じるように遅れて印加されるＣＬＫ２−ＰＡＴＨからの第２クロック信号を第４インバータを介して前記プルダウンＭＯＳデバイスのソースに与える第２ロジック手段と、
   を含み、前記第１及び第２のロジック手段は、前記第１クロック信号及び前記第２クロック信号の間のスキューを最小にすることによって速度劣化を小さくする、センス・アンプ。
2. 前記プルダウン・デバイスはＮＭＯＳトランジスタ・デバイスを含む、請求項１記載のセンス・アンプ。
3. クロック・スキュー効果を最小にしたセンス・アンプであって、
   （イ）メモリ記憶域からの２本のビット・ラインのそれぞれに接続された接続点を有するＣＭＯＳ交差結合ラッチ回路と、
   （ロ）プリチャージ期間に前記接続点のそれぞれを高電位源の電位に接続し、前記プリチャージ期間の終了時に前記接続点を前記高電位源から切り離すプリチャージ回路と、
   （ハ）前記ＣＭＯＳ交差結合ラッチ回路にドレインが接続されたプルダウンＭＯＳデバイスと、
   （ニ）前記プリチャージ期間の後に、前記プルダウンＭＯＳデバイスを附勢する回路であって、
   （ｉ）ＣＬＫ１−ＰＡＴＨからの第１クロック信号を前記プルダウンＭＯＳデバイスのゲートに与える第１ロジック手段であって、前記ＣＬＫ１−ＰＡＴＨからの第１クロック信号及びＡＤＤＲ−ＰＡＴＨからのアドレス信号を入力に受け取るＮＡＮＤゲート、該ＮＡＮＤゲートの出力に入力が接続された第１インバータ、該第１インバータの出力に入力が接続された第２インバータ、該第２インバータの出力に入力が接続された第３インバータを有し、該第３インバータの出力が前記プルダウンＭＯＳデバイスのゲートに接続されている前記第１ロジック手段と、（ｉｉ）前記第１クロック信号から所定の位相差を生じるように遅れて印加されるＣＬＫ２−ＰＡＴＨからの第２クロック信号を第４インバータを介して前記プルダウンＭＯＳデバイスのソースに与える第２ロジック手段とを有する前記附勢回路と、
   を含み、前記第１及び第２のロジック手段は、前記第１クロック信号及び前記第２クロック信号の間のスキューを最小にすることによって速度劣化を小さくする、センス・アンプ。
4. 前記プルダウン・デバイスはＮＭＯＳトランジスタ・デバイスを含む、請求項３記載のセンス・アンプ。
5. クロック・スキュー効果を最小にしたセンス・アンプであって、
   （イ）メモリ記憶域からの２本のビット・ラインの一方に接続された第１接続点及び前記２本のビット・ラインの他方に接続された第２接続点を有するＣＭＯＳ交差結合ラッチ回路と、
   （ロ）プリチャージ期間に前記第１及び第２接続点のそれぞれを高電位源の電位に接続し、前記プリチャージ期間の終了時に前記第１及び第２接続点を前記高電位源から切り離すプリチャージ回路であって、
   前記第１接続点に一方の通電電極が接続され前記第２接続点に他方の通電電極が接続された第１ＭＯＳデバイス、前記第１接続点に一方の通電電極が接続され電源ＶＤＤに他方の通電電極が接続された第２ＭＯＳデバイス、前記第２接続点に一方の通電電極が接続され前記電源ＶＤＤに他方の通電電極が接続された第３ＭＯＳデバイスを有し、前記第１ＭＯＳデバイス、前記第２ＭＯＳデバイス及び前記第３ＭＯＳデバイスのゲートが互いに接続され、前記プリチャージ期間に前記第１ＭＯＳデバイス、前記第２ＭＯＳデバイス及び前記第３ＭＯＳデバイスが導通され、前記プリチャージ期間の終了時に前記第１ＭＯＳデバイス、前記第２ＭＯＳデバイス及び前記第３ＭＯＳデバイスが非導通にされる、前記プリチャージ回路と、
   （ハ）前記ＣＭＯＳ交差結合ラッチ回路にドレインが接続されたプルダウンＭＯＳデバイスと、
   （ニ）前記プリチャージ期間の後に、前記プルダウンＭＯＳデバイスを附勢する回路であって、（ｉ）ＣＬＫ１−ＰＡＴＨからの第１クロック信号を前記プルダウンＭＯＳデバイスのゲートに与える第１ロジック手段であって、前記ＣＬＫ１−ＰＡＴＨからの第１クロック信号及びＡＤＤＲ−ＰＡＴＨからのアドレス信号を入力に受け取るＮＡＮＤゲート、該ＮＡＮＤゲートの出力に入力が接続された第１インバータ、該第１インバータの出力に入力が接続された第２インバータ、該第２インバータの出力に入力が接続された第３インバータを有し、該第３インバータの出力が前記プルダウンＭＯＳデバイスのゲートに接続されている前記第１ロジック手段と、（ｉｉ）前記第１クロック信号から所定の位相差を生じるように遅れて印加されるＣＬＫ２−ＰＡＴＨからの第２クロック信号を第４インバータを介して前記プルダウンＭＯＳデバイスのソースに与える第２ロジック手段とを有する前記附勢回路と、
   を含み、前記第１及び第２のロジック手段は、前記第１クロック信号及び前記第２クロック信号の間のスキューを最小にすることによって速度劣化を小さくする、センス・アンプ。
6. プルダウンＭＯＳデバイスが導通することにより附勢されるセンス・アンプの駆動方法であって、
   （ｉ）ＣＬＫ１−ＰＡＴＨからの第１クロック信号及びＡＤＤＲ−ＰＡＴＨからのアドレス信号を入力に受け取るＮＡＮＤゲート、該ＮＡＮＤゲートの出力を、該出力に順次直列に接続された第１インバータ、第２インバータ及び第３インバータを介して、前記プルダウンＭＯＳデバイスのゲートに印加するステップと、
   （ｉｉ）前記第１クロック信号から所定の位相差を生じるように遅れて印加されるＣＬＫ２−ＰＡＴＨからの第２クロック信号を第４インバータを介して前記プルダウンＭＯＳデバイスのソースに与えるステップと、
   を含み、前記第１クロック信号及び前記第２クロック信号の間のスキューを最小にすることによって速度劣化を小さくする、センス・アンプの駆動方法。

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