JPH0373495A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH0373495A JPH0373495A JP1311521A JP31152189A JPH0373495A JP H0373495 A JPH0373495 A JP H0373495A JP 1311521 A JP1311521 A JP 1311521A JP 31152189 A JP31152189 A JP 31152189A JP H0373495 A JPH0373495 A JP H0373495A
- Authority
- JP
- Japan
- Prior art keywords
- precharge
- signal
- circuit
- generation circuit
- dummy
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 48
- 238000001514 detection method Methods 0.000 claims description 20
- 230000001360 synchronised effect Effects 0.000 claims description 8
- 238000000034 method Methods 0.000 abstract description 5
- 239000006185 dispersion Substances 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/14—Dummy cell management; Sense reference voltage generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、高速読み出しを可能としに半導体メモリ装
置に関する。
置に関する。
【従来の技術］
近午、特定用途向けＬＳＩ（ＡＳＩＣ）への需要が大き
い。ＬＳＩメーカーは、ＡＳＩＣ用に顧客の種々の要求
に迅速に対応できるように、メモリを構成する機能ブロ
ックを予め準備し、ソフトウェアにより脅威する、コン
パイル方式を開発している。
い。ＬＳＩメーカーは、ＡＳＩＣ用に顧客の種々の要求
に迅速に対応できるように、メモリを構成する機能ブロ
ックを予め準備し、ソフトウェアにより脅威する、コン
パイル方式を開発している。
ここで、第１２図に示１．を一従来の内部同期式メモリ
の動作を第１３図のタイムチャートを参照して説明する
。
の動作を第１３図のタイムチャートを参照して説明する
。
アドレス入力があると、アドレスバッファ１を介してＸ
−Ｙデコーダ２にアドレス信号が送出されるとともに、
各クロック発生回路３は、アドレス入力の変化に同期し
てＡＴＤ（ＡＴＤＯ，ＡＴＤｉ）をＡＳＤ発生回路４に
送出する。全ＡＴＤ信号が入力されると、ＡＳＤ発生回
路４よりＡＳＤ信号がＰＲＣ発生回路５及びＸＤＥ発生
回路６に送出される。このＡＳＤ信号は、最初のＡＴＤ
Ｏの立上りで立上り、最後のＡＴＤ ＋の立下りで立下
る。つまり、ＡＳＤ信号が“Ｈ″の期間は、アドレスが
定まっていない状態にある。ＰＲＣ発生回路は、、ＡＳ
Ｄ信号が″Ｈ″レベルとなったときに、プリチャージを
制御するＰＲＣ信号を立上げる。
−Ｙデコーダ２にアドレス信号が送出されるとともに、
各クロック発生回路３は、アドレス入力の変化に同期し
てＡＴＤ（ＡＴＤＯ，ＡＴＤｉ）をＡＳＤ発生回路４に
送出する。全ＡＴＤ信号が入力されると、ＡＳＤ発生回
路４よりＡＳＤ信号がＰＲＣ発生回路５及びＸＤＥ発生
回路６に送出される。このＡＳＤ信号は、最初のＡＴＤ
Ｏの立上りで立上り、最後のＡＴＤ ＋の立下りで立下
る。つまり、ＡＳＤ信号が“Ｈ″の期間は、アドレスが
定まっていない状態にある。ＰＲＣ発生回路は、、ＡＳ
Ｄ信号が″Ｈ″レベルとなったときに、プリチャージを
制御するＰＲＣ信号を立上げる。
このＰＲＣ信号がプリチャージ回路７に送出されること
により、メモリセル８はプリチャージが開始される。プ
リチャージの終了は、プリチャージ開始からｔｄＺ後、
あるいは、ＡＳＤ！１′号の立下りからｔｄｌ後の連い
方で決まる。このｔｄｌ、ｔｄ２の値はプリチャージに
必要な時間より長い目に設定される。
により、メモリセル８はプリチャージが開始される。プ
リチャージの終了は、プリチャージ開始からｔｄＺ後、
あるいは、ＡＳＤ！１′号の立下りからｔｄｌ後の連い
方で決まる。このｔｄｌ、ｔｄ２の値はプリチャージに
必要な時間より長い目に設定される。
一方、ＸＤＥ発生発生回位６ＡＳＤ信号の立上りからｔ
ｄＪ後あるいは、ＡＳＤ信号の立下りからなるｔｄＢ後
のいずれかの遅い方の時点でワードラインを制御するＸ
ＤＥ信号を立上げる。このＸＤＥ信号が立上ると、ｘ−
ｙデコーダ２からメモリセル８に送出されるワードライ
ンＷＬｎが立上り、これにより、メモリセル８からデー
タが読み出され、感知増帳器９及び出力バッファ１０を
介して出力される。
ｄＪ後あるいは、ＡＳＤ信号の立下りからなるｔｄＢ後
のいずれかの遅い方の時点でワードラインを制御するＸ
ＤＥ信号を立上げる。このＸＤＥ信号が立上ると、ｘ−
ｙデコーダ２からメモリセル８に送出されるワードライ
ンＷＬｎが立上り、これにより、メモリセル８からデー
タが読み出され、感知増帳器９及び出力バッファ１０を
介して出力される。
ワードラインＷ Ｌ ｒ＋の立上りは、プリチャージ終
了後に始まるように設定する必要があり、そのため前記
ｔｄ３．ｔｄ４は、十分なプリチャージが保証できるよ
う、所定の遅延時間を含めている。
了後に始まるように設定する必要があり、そのため前記
ｔｄ３．ｔｄ４は、十分なプリチャージが保証できるよ
う、所定の遅延時間を含めている。
［発明が解決しようとする課題〕
ところが、丘述したようなコンパイル方式のメモリでは
、ビット・ワード構成を顧客が指定するため上記遅延時
間を最小限の値に固定できない。
、ビット・ワード構成を顧客が指定するため上記遅延時
間を最小限の値に固定できない。
可変の遅延を抵抗・容量の組合せで作る場合、プロセス
のバラツキあるいは温度の変動などを考慮し、動作を保
証するため、前記遅延時間を１０−１００％大きく設定
する。このマージンのため、アクセス時間が犠牲になる
という問題点がある。
のバラツキあるいは温度の変動などを考慮し、動作を保
証するため、前記遅延時間を１０−１００％大きく設定
する。このマージンのため、アクセス時間が犠牲になる
という問題点がある。
又、内部同期式の半導体メモリにおいては、上述のよう
ｌこメモリ装置に供給される入力信号の変化を検出し５
、内部クロック信号を発生させ、この内部クロック信号
鼻こ同期して半導体メモリを動作させている。このよう
な内部クロック信号を発生する回路として、第１４図及
び第１５図に示す回路が知られている。第１４図に示す
内部クロック信号発生回路１０６は、複数のＮＭＯＳト
ランジスタ【０【のソースが出力線１０２に接続され、
この出力線１０２には、ゲートが接地されているＰＭＯ
Ｓトランジスタ１０３を介して電源」０４より所定の電
位が印加される、という構成を威すものである。尚、Ｎ
ＭＯＳトランジスタｌＯ１のゲートには前記入力信号の
変化を検出しＡＴＤＭ号を送出する複数のＡＴＤ回路（
不図示）が接続され、それぞれのＮＭＯ３）ランジスタ
１０１のドレインは接地されている。
ｌこメモリ装置に供給される入力信号の変化を検出し５
、内部クロック信号を発生させ、この内部クロック信号
鼻こ同期して半導体メモリを動作させている。このよう
な内部クロック信号を発生する回路として、第１４図及
び第１５図に示す回路が知られている。第１４図に示す
内部クロック信号発生回路１０６は、複数のＮＭＯＳト
ランジスタ【０【のソースが出力線１０２に接続され、
この出力線１０２には、ゲートが接地されているＰＭＯ
Ｓトランジスタ１０３を介して電源」０４より所定の電
位が印加される、という構成を威すものである。尚、Ｎ
ＭＯＳトランジスタｌＯ１のゲートには前記入力信号の
変化を検出しＡＴＤＭ号を送出する複数のＡＴＤ回路（
不図示）が接続され、それぞれのＮＭＯ３）ランジスタ
１０１のドレインは接地されている。
よって、通常、出力線１０２は、ＰＭＯＳトランジスタ
１０３を介して電源１０４と接続されていることより例
えばハイ（Ｈ）レベルであるので、インバータ１０５を
介することでこの内部クロック信号発生回路１０６は、
ロー（Ｌ）レベルの信号を送出する。しかしＡＴＤ回路
よりＡＴＤ信号が供給された場合、ＮＭＯＳトランジス
タ１０１がオン状態となり出力線１０２は接地されるの
で、内部クロック信号発生回路１０６はＨしベルの内部
信号（以下ＳＡＴ信号と記す）を送出する。
１０３を介して電源１０４と接続されていることより例
えばハイ（Ｈ）レベルであるので、インバータ１０５を
介することでこの内部クロック信号発生回路１０６は、
ロー（Ｌ）レベルの信号を送出する。しかしＡＴＤ回路
よりＡＴＤ信号が供給された場合、ＮＭＯＳトランジス
タ１０１がオン状態となり出力線１０２は接地されるの
で、内部クロック信号発生回路１０６はＨしベルの内部
信号（以下ＳＡＴ信号と記す）を送出する。
肖、このような構成にてなる内部クロック信号発生回路
【０６は、ＡＴＤ回路がＩＣチップ上に分散しているこ
とより、これらの長い配線による配線容量ｃｔが出力線
１０２には付加されでいる。
【０６は、ＡＴＤ回路がＩＣチップ上に分散しているこ
とより、これらの長い配線による配線容量ｃｔが出力線
１０２には付加されでいる。
第１５図に示す内部クロック信号発生回路１０７は、こ
の配線容量を分散するように、供給されるＡＴＤ信号を
少数づつグループに分け、それぞれのＮＡＮＤ回路１０
８にＡＴＤ侶号を供給するようにしたものである。そし
てそれぞれＤＮＡＮＤ回路１０８の出力側にＮＯＲ回路
１０９を接続し、ＮＯＲ回路１０９の出力側にＮＡＮＤ
回路ｌｌＯを接続したものである。
の配線容量を分散するように、供給されるＡＴＤ信号を
少数づつグループに分け、それぞれのＮＡＮＤ回路１０
８にＡＴＤ侶号を供給するようにしたものである。そし
てそれぞれＤＮＡＮＤ回路１０８の出力側にＮＯＲ回路
１０９を接続し、ＮＯＲ回路１０９の出力側にＮＡＮＤ
回路ｌｌＯを接続したものである。
第１４図に示す内部りＯツク信号発生回路１０６におい
ては、該回路より送出されるＳＡＴ信号のパルスは、ロ
ードトランジスタであるＰＭＯＳトランジスタ１０３の
能力及び出力線１０２の容量ＣＩと、ドライブトラ：／
ジスタであるＮＭＯＳトランジスタｌｏｔの能力との関
係により、第１６図に示す、供給されるＡＴＤ信号のパ
ルスの立ち上がりとＳＡＴ信号のパルスの立ち上がりと
の立上り時間差Ｔａが決まり、一方ＰＭＯＳトランジス
タ１０３の能力と出力線１０２の容態ｃ１との関係によ
りＡ、 Ｔ Ｄ信号とＳＡＴ信号との立下り時間差Ｔｂ
が決まる。次のサイクルに備えるにはＳＡＴ信号の立ち
下がり、即ち立下り時間差Ｔｂを短くすることが必要で
ある。
ては、該回路より送出されるＳＡＴ信号のパルスは、ロ
ードトランジスタであるＰＭＯＳトランジスタ１０３の
能力及び出力線１０２の容量ＣＩと、ドライブトラ：／
ジスタであるＮＭＯＳトランジスタｌｏｔの能力との関
係により、第１６図に示す、供給されるＡＴＤ信号のパ
ルスの立ち上がりとＳＡＴ信号のパルスの立ち上がりと
の立上り時間差Ｔａが決まり、一方ＰＭＯＳトランジス
タ１０３の能力と出力線１０２の容態ｃ１との関係によ
りＡ、 Ｔ Ｄ信号とＳＡＴ信号との立下り時間差Ｔｂ
が決まる。次のサイクルに備えるにはＳＡＴ信号の立ち
下がり、即ち立下り時間差Ｔｂを短くすることが必要で
ある。
しかしＰＭＯＳトランジスタ１０３の能力は一定であり
、ＰＭＯＳトランジスタ１０３に接続されるｔｌｌ１０
４の電位も一定であることより、ＰＭＯＳトランジスタ
１０３の能力は、立上り時間差Ｔａと立下り時間差Ｔｂ
とに対して立ち上り時間差Ｔａを短くすれば立ち下り時
間差Ｔｂが長くなり、逆に立下り時間差Ｔｂを短くすれ
ば立上り時間差Ｔａが長くなるという相反する効果をも
たらす。よって、妥協策として立上り時間差Ｔａを長く
して、立下り時間差Ｔｂが短くなるようにしており、立
上り時間差Ｔａ及び立下り時間差Ｔｂの両方とも短くす
ることはできず、メモリの動作を高速化することの妨げ
となっているという問題点があった。
、ＰＭＯＳトランジスタ１０３に接続されるｔｌｌ１０
４の電位も一定であることより、ＰＭＯＳトランジスタ
１０３の能力は、立上り時間差Ｔａと立下り時間差Ｔｂ
とに対して立ち上り時間差Ｔａを短くすれば立ち下り時
間差Ｔｂが長くなり、逆に立下り時間差Ｔｂを短くすれ
ば立上り時間差Ｔａが長くなるという相反する効果をも
たらす。よって、妥協策として立上り時間差Ｔａを長く
して、立下り時間差Ｔｂが短くなるようにしており、立
上り時間差Ｔａ及び立下り時間差Ｔｂの両方とも短くす
ることはできず、メモリの動作を高速化することの妨げ
となっているという問題点があった。
又、内部クロック信号発生回路１０６におい−Ｃは、Ａ
ＴＤ信号がＮＭＯＳトランジスタ１０１１こ供給されて
いる間、ＰＭＯＳトランジスタ１０３、ＮＭＯＳ１−ラ
ンジメタ１． ＯＩを介して電源１０４よりグランドへ
電流が流れている。この電流値は、ＰＭＯ５！−ランジ
メタ１０３の電流供給能力で決まり、この電流供給能力
は消費電流量に関係する。
ＴＤ信号がＮＭＯＳトランジスタ１０１１こ供給されて
いる間、ＰＭＯＳトランジスタ１０３、ＮＭＯＳ１−ラ
ンジメタ１． ＯＩを介して電源１０４よりグランドへ
電流が流れている。この電流値は、ＰＭＯ５！−ランジ
メタ１０３の電流供給能力で決まり、この電流供給能力
は消費電流量に関係する。
又、＠１５図に示す内部クロック信号発生回路１０７に
おいては、ＡＴＤ信号の通過段数が多く遅延が増えてし
まい、やはりメモリの動作速度の高速化が図れないとい
う問題点がある。
おいては、ＡＴＤ信号の通過段数が多く遅延が増えてし
まい、やはりメモリの動作速度の高速化が図れないとい
う問題点がある。
本発明は、上述したような問題点を解決するためになさ
れたもので、内部同期式のコンパイル方式のメモリを実
現する回路１１ＩＩ成に関し、特にビットラインのプリ
チャージ終了の検出を可能とすることで高速動作可能な
半導体メモリ装置を提供することを第１の目的とし、Ａ
ＴＤ信号に対するＳＡＴＭ号の立上り時間差Ｔａ及び立
下り時間差Ｔｂの両方が短い、即ち高速な動作をする反
転ＳＡＴ信号発生回路を有することで高速動作可能な半
導体メモリ装置を提供することを第２の目的とし、さら
に、本発明は消費電流の小さい反転ＳＡＴ信号発生回路
を有する半導体メモリ装置を提供することを第３の目的
とする。
れたもので、内部同期式のコンパイル方式のメモリを実
現する回路１１ＩＩ成に関し、特にビットラインのプリ
チャージ終了の検出を可能とすることで高速動作可能な
半導体メモリ装置を提供することを第１の目的とし、Ａ
ＴＤ信号に対するＳＡＴＭ号の立上り時間差Ｔａ及び立
下り時間差Ｔｂの両方が短い、即ち高速な動作をする反
転ＳＡＴ信号発生回路を有することで高速動作可能な半
導体メモリ装置を提供することを第２の目的とし、さら
に、本発明は消費電流の小さい反転ＳＡＴ信号発生回路
を有する半導体メモリ装置を提供することを第３の目的
とする。
［Ｒ題を解決するための手段及びその作用１この発明の
半導体メモリ装置は、アドレスあるいは制御信号の変化
を検出して発生したクロックを内部同期信号として用い
る内部同期式のメモリにおいて、 予めデータが固定されたダミーのメモリセルと、内部メ
モリセル及びダミーセルをプリチャージするためのプリ
チャージ回路と、 プリチャージに伴いダミーセルよりのダミービットライ
ンが所定のレベルになったとき、プリチャージの完了を
感知して、前記プリチャージ回路に対してプリチャージ
を終了させる信号を送出するプリチャージ終了検知手段
と、を備え、プリチャージ終了検知手段によるプリチャ
ージ終了により、メモ：ノセルへのワードラインを介し
てデータを読み出すことを特徴とする。
半導体メモリ装置は、アドレスあるいは制御信号の変化
を検出して発生したクロックを内部同期信号として用い
る内部同期式のメモリにおいて、 予めデータが固定されたダミーのメモリセルと、内部メ
モリセル及びダミーセルをプリチャージするためのプリ
チャージ回路と、 プリチャージに伴いダミーセルよりのダミービットライ
ンが所定のレベルになったとき、プリチャージの完了を
感知して、前記プリチャージ回路に対してプリチャージ
を終了させる信号を送出するプリチャージ終了検知手段
と、を備え、プリチャージ終了検知手段によるプリチャ
ージ終了により、メモ：ノセルへのワードラインを介し
てデータを読み出すことを特徴とする。
こいように構成することで、プリチャージ回路により、
メモリセルとともにダミーセルをプリチャージし、この
プリチャージに伴い、ダミーセルよりのダミービットラ
インが所定のノリチャージレベルまで上昇すれば、プリ
チャージ終了検知手段Ｉこより、プリチャージの完了が
感知され、プリチャージを終了させる信号を出力される
。この信号により、プリチャージが終了すれば、直ちに
メモリセルのデータを読み出すためにワードラインが立
ち上げられる。
メモリセルとともにダミーセルをプリチャージし、この
プリチャージに伴い、ダミーセルよりのダミービットラ
インが所定のノリチャージレベルまで上昇すれば、プリ
チャージ終了検知手段Ｉこより、プリチャージの完了が
感知され、プリチャージを終了させる信号を出力される
。この信号により、プリチャージが終了すれば、直ちに
メモリセルのデータを読み出すためにワードラインが立
ち上げられる。
さらに本発明は、供給される信号の変化を検出すること
で内部信号を発生する内部信号発生回路と、この内部信
号が供給されることで半導体メモリセルのビットライン
をプリチャージするプリチャージ回路とを備えた半導体
メモリ装置において、内部信号発生回路の出力線に接続
され、この出力線の信号レベルを所定のレベルに維持す
る程度に電流供給能力が小さい第１のトランジスタと、
内部信号発生回路の出力線Ｉこ接続され、オン状態にな
ることで内部信号発生回路の出力線を急速に充電可能な
ように電流供給能力が大きい第２のトランジスタと、 内部信号が発生した後、ビットラインのプリチャージ完
了後に上記第２のトランジスタをオン状態とする第１の
回路とを備えたことを特徴とする。
で内部信号を発生する内部信号発生回路と、この内部信
号が供給されることで半導体メモリセルのビットライン
をプリチャージするプリチャージ回路とを備えた半導体
メモリ装置において、内部信号発生回路の出力線に接続
され、この出力線の信号レベルを所定のレベルに維持す
る程度に電流供給能力が小さい第１のトランジスタと、
内部信号発生回路の出力線Ｉこ接続され、オン状態にな
ることで内部信号発生回路の出力線を急速に充電可能な
ように電流供給能力が大きい第２のトランジスタと、 内部信号が発生した後、ビットラインのプリチャージ完
了後に上記第２のトランジスタをオン状態とする第１の
回路とを備えたことを特徴とする。
このように構成することで、内部信号発生回路の出力線
Ｉこは、＊ｉのトランジスタを介して電流が供給され、
この出力線は例えばハイレベルに維持されている。尚、
第１のトランジスタは、電流供給能力が小さいものが選
択されているので、上記出力線への電流供給量は少なく
、内部信号を発生する際の消費電流量も少ない。
Ｉこは、＊ｉのトランジスタを介して電流が供給され、
この出力線は例えばハイレベルに維持されている。尚、
第１のトランジスタは、電流供給能力が小さいものが選
択されているので、上記出力線への電流供給量は少なく
、内部信号を発生する際の消費電流量も少ない。
信号が変化すると上記出力線の信号レベルが、例えばロ
ー・レベルに変化し、この信号レベルの変化は内部信号
としてプリチャージ回路へ送出される。内部信号が送出
されて所定時間経過後に、第１の回路は第２のトランジ
スタをオン状態とする。
ー・レベルに変化し、この信号レベルの変化は内部信号
としてプリチャージ回路へ送出される。内部信号が送出
されて所定時間経過後に、第１の回路は第２のトランジ
スタをオン状態とする。
第２のトランジスタは電流供給能力が大きいものが選択
されているので、内部信号発生回路の出力線は第２のト
ランジスタによって急速に充電される。よって、上記出
力線は次のサイクルに急速に対応することができる。
されているので、内部信号発生回路の出力線は第２のト
ランジスタによって急速に充電される。よって、上記出
力線は次のサイクルに急速に対応することができる。
さらに本発明は、アドレスあるいは制御信号の変化を検
出して内部同期信号を発生する内部信号発生回路を有す
る内部同期式の半導体メモリ装置において、 予めデータが固定されたダミーのメモリセルと、内部メ
モリセル及びダミーセルをプリチャージするためのプリ
チャージ回路と、 プリチャージに伴いダミーセルよりのダミービットライ
ンが所定のレベルになったとき、プリチャージの完了を
感知して、前記プリチャージ回路に対してプリチャージ
を終了させる信号を送出するプリチャージ終了検知手段
と、 内部信号発生回路の出力線に接続され、この出力線の信
号レベルを所定のレベルに維持する程度に電流供給能力
が小さい第１のトランジスタと、内部信号発生回路の出
力線に接続され、オン状態になることで内部信号発生回
路の出力線を急速に充電可能なように電流供給能力が大
きい第２のトランジスタと、 内部信号が発生した後、ビットラインのプリチャージ完
了後に上記第２のトランジスタをオン状態とする第１の
回路と、を備えたことを特徴とする。
出して内部同期信号を発生する内部信号発生回路を有す
る内部同期式の半導体メモリ装置において、 予めデータが固定されたダミーのメモリセルと、内部メ
モリセル及びダミーセルをプリチャージするためのプリ
チャージ回路と、 プリチャージに伴いダミーセルよりのダミービットライ
ンが所定のレベルになったとき、プリチャージの完了を
感知して、前記プリチャージ回路に対してプリチャージ
を終了させる信号を送出するプリチャージ終了検知手段
と、 内部信号発生回路の出力線に接続され、この出力線の信
号レベルを所定のレベルに維持する程度に電流供給能力
が小さい第１のトランジスタと、内部信号発生回路の出
力線に接続され、オン状態になることで内部信号発生回
路の出力線を急速に充電可能なように電流供給能力が大
きい第２のトランジスタと、 内部信号が発生した後、ビットラインのプリチャージ完
了後に上記第２のトランジスタをオン状態とする第１の
回路と、を備えたことを特徴とする。
このように構成することは、上記二つのの発明の組み合
わせにより半導体メモリ装置がさらに高速に動作するよ
う作用する。
わせにより半導体メモリ装置がさらに高速に動作するよ
う作用する。
〔実施例１
第１の実施例
本実施例は、半導体メモリのビットラインのプリチャー
ジ終了の検出を行うことで、メモリの高速動作を可能と
するものである。
ジ終了の検出を行うことで、メモリの高速動作を可能と
するものである。
第１図にこの発明の半導体メモリ装置の一実施例を示し
ており、第１２図と同一の部分には同一の符号を付して
いる。
ており、第１２図と同一の部分には同一の符号を付して
いる。
メモリセル８に対応してダミーのセル２１を設け、この
ダミーセル２１をプリチャージするための回路７′を設
け、更に、ダミーセル２１よりのダミービットラインＤ
Ｂ／Ｄ Ｂの信号を増幅する感知増幅器２２を設けて
いる。
ダミーセル２１をプリチャージするための回路７′を設
け、更に、ダミーセル２１よりのダミービットラインＤ
Ｂ／Ｄ Ｂの信号を増幅する感知増幅器２２を設けて
いる。
上記構成の半導体メモリ装置の動作を第２図をタイムチ
ャートに基づいて説明する。尚、ＡＳＤイ８号の発生ま
での動作は、従来例と同じなので省略する。又、かっこ
内の数字は、第２図内に示す番号に一致している。
ャートに基づいて説明する。尚、ＡＳＤイ８号の発生ま
での動作は、従来例と同じなので省略する。又、かっこ
内の数字は、第２図内に示す番号に一致している。
ＡＳＤ信号の立上りでＸＤＥ信号が立下り（■）、前ア
ドレスに対応するワードラインＷＬｎ−１が立下る（■
）。又、ＡＳＤ償号の立上りでＰＲＣ信号が立上り（■
）、プリチャージ回路７，７′により、メモリセル８及
びダミーセル２１に対してプリチャージ動作が始まる。
ドレスに対応するワードラインＷＬｎ−１が立下る（■
）。又、ＡＳＤ償号の立上りでＰＲＣ信号が立上り（■
）、プリチャージ回路７，７′により、メモリセル８及
びダミーセル２１に対してプリチャージ動作が始まる。
このプリチャージにより、ダミービットラインＤ Ｂ／
Ｄ Ｂがプリチャージレベルとなる（■）とともに、メ
モリセル８のビットラインＢＬ口／ Ｂ Ｌ ｎもプリ
チャージレベルとなる（■）。このときのダミーセル２
１のプリチャージをより確実とするするため、ダミービ
ットラインのプリチャージはメモリセル８のビットライ
ンの動きより遅くなるように、Ｘデコーダ２から最も遠
い位置に配産するのが良い。
Ｄ Ｂがプリチャージレベルとなる（■）とともに、メ
モリセル８のビットラインＢＬ口／ Ｂ Ｌ ｎもプリ
チャージレベルとなる（■）。このときのダミーセル２
１のプリチャージをより確実とするするため、ダミービ
ットラインのプリチャージはメモリセル８のビットライ
ンの動きより遅くなるように、Ｘデコーダ２から最も遠
い位置に配産するのが良い。
ダミービットラインＤ Ｂ／Ｄ Ｂがチャージレベルに
なると、ダミー感知増幅器２２でプリチャージの完了が
検出され、ＰＥ５Ｍ号が立上る（■）。
なると、ダミー感知増幅器２２でプリチャージの完了が
検出され、ＰＥ５Ｍ号が立上る（■）。
ＰＥＳ信号の立上りにより、ＰＲＣ発生回路５よりのＰ
ＲＣ信号が立下って（■）、プリチャージが終了すると
ともに、ＸＤＥ発生回路６よりのＩＤＥ信号が立上り（
■）、更に出力バッファＩＯをハイインピーダンス状態
にして不活性化する（■）。
ＲＣ信号が立下って（■）、プリチャージが終了すると
ともに、ＸＤＥ発生回路６よりのＩＤＥ信号が立上り（
■）、更に出力バッファＩＯをハイインピーダンス状態
にして不活性化する（■）。
から現アドレスに対応するワードラインＷＬｎが選択さ
れて立上る（０）。
れて立上る（０）。
これにより、メモリセル８の記憶データが読み出されて
ビットラインＢＬｎ／ＢＬｎに伝わり（０）、感知増幅
器９で増幅され、出力バッファｌＯに取り込まれる。又
、ワードラインＷＬｎの立上りで、ダミーセル２１もア
クセスされ、ダミーセルに記憶されていた、固定のデー
タがダミービットラインＤ Ｂ／Ｄ Ｂに伝わり（０）
、ダミー感知増幅器２２により、ＰＥＳ信号が立下る（
０）。このＰＥＳ信号の立下りにより、出力バッファｌ
Ｏは活性化され、取り込んでいた、メモリセル８よりの
データがデータ出力［）ｏｕｔとして出力される。
ビットラインＢＬｎ／ＢＬｎに伝わり（０）、感知増幅
器９で増幅され、出力バッファｌＯに取り込まれる。又
、ワードラインＷＬｎの立上りで、ダミーセル２１もア
クセスされ、ダミーセルに記憶されていた、固定のデー
タがダミービットラインＤ Ｂ／Ｄ Ｂに伝わり（０）
、ダミー感知増幅器２２により、ＰＥＳ信号が立下る（
０）。このＰＥＳ信号の立下りにより、出力バッファｌ
Ｏは活性化され、取り込んでいた、メモリセル８よりの
データがデータ出力［）ｏｕｔとして出力される。
上記実施例では、各ワードライ＞ＷＬｎにメモリセル８
及びダミーセル２１がつながっている例を示したが、ダ
ミーセル専用のワードラインを設けてもよい。又、ＰＥ
Ｓ信号でＸＤＥ信号が選ばれる（■）例を示したが、Ｐ
ＥＳ信号の立上り→■−ＰＲＣ信号立下げ−［相］−Ｘ
ＤＥ信号の立上げ、第３図は、上記メモリセル８の回路
構成例を示しており、各ワードラインＷＬｎは、アクセ
ス用のＮチャンネルＭＯＳＦＥＴ３１．３２のゲートに
接続され、各ＦＥＴ３１，３２の各ソースはビットライ
ンＢＬｎとＢＬｒｉとに接続され、又、各ドレイン間に
逆並列接続したインバータ３３．３４にてなるフリップ
フロップ回路が接続される。
及びダミーセル２１がつながっている例を示したが、ダ
ミーセル専用のワードラインを設けてもよい。又、ＰＥ
Ｓ信号でＸＤＥ信号が選ばれる（■）例を示したが、Ｐ
ＥＳ信号の立上り→■−ＰＲＣ信号立下げ−［相］−Ｘ
ＤＥ信号の立上げ、第３図は、上記メモリセル８の回路
構成例を示しており、各ワードラインＷＬｎは、アクセ
ス用のＮチャンネルＭＯＳＦＥＴ３１．３２のゲートに
接続され、各ＦＥＴ３１，３２の各ソースはビットライ
ンＢＬｎとＢＬｒｉとに接続され、又、各ドレイン間に
逆並列接続したインバータ３３．３４にてなるフリップ
フロップ回路が接続される。
第４図は、上記ダミーセル２１の回路構成例を示してお
り、フリップフロップ間の一方のインバータ３４′を接
地することにより、記憶データを固定している。尚、他
方のインバータ３３の入力部を接地してもよいが、第４
図に示した方が鑓ましい。
り、フリップフロップ間の一方のインバータ３４′を接
地することにより、記憶データを固定している。尚、他
方のインバータ３３の入力部を接地してもよいが、第４
図に示した方が鑓ましい。
又、第５図に示すように、フリップフロップ回路の一方
のノードにコンデンサ３５を付加して左右のノードの均
衡を崩して記憶データを固定することも８ｒ能であり、
ＦＥＴのサイズを変えることによっても記憶データを固
定することができる。
のノードにコンデンサ３５を付加して左右のノードの均
衡を崩して記憶データを固定することも８ｒ能であり、
ＦＥＴのサイズを変えることによっても記憶データを固
定することができる。
第６図はプリチャージ回路７，７°の回路構成例を示し
ており、ＮチャンネルのＭＯＳＦＥＴ６１〜６３と、Ｐ
チャンネルのＭＯＳＦＥＴ６４．６５とで構成される。
ており、ＮチャンネルのＭＯＳＦＥＴ６１〜６３と、Ｐ
チャンネルのＭＯＳＦＥＴ６４．６５とで構成される。
第７図は、感知増幅器の回路構成例を示しており、３債
のＮチャンネルのＭＯＳ、ＦＥＴ７１〜７３で構成され
る。
のＮチャンネルのＭＯＳ、ＦＥＴ７１〜７３で構成され
る。
第６図及び第７図の回路は、ダミーセルとして用いるこ
ともできる。又、ダミー感知増幅器２２としては、イン
バータ、ＮＡＮＤ回路、ＮＯＲ回路等によっても構成可
能である。
ともできる。又、ダミー感知増幅器２２としては、イン
バータ、ＮＡＮＤ回路、ＮＯＲ回路等によっても構成可
能である。
第２の実施例
第２の実施例は、半導体メモリ装置に備わる反転ＳＡＴ
信号発生回路を高速動作させることで半導体メモリ装置
の高速化を図るものである。
信号発生回路を高速動作させることで半導体メモリ装置
の高速化を図るものである。
第２の実施例を示す第８図において、複数のＡＴＤパル
ス発生回路のいづれか一つよりＡＴＤ信号が供給される
ことで反転ＳＡＴ信号（図内ではＳＡＴと記す）を発生
する反転ＳＡ、Ｔ信号発生回路１２０は、メモリセルア
レイ１３０に備わるビットラインをプリチャージさせる
プリヂャージ回路１４０ヘブリチャージ開始の信号を送
出するプリチャージ（図内ではＰＲＣと記す）パルス発
生回路１５０に接続される。一方メモリセルアレイ１３
０にはビットラインのプリチャージが終了したことを検
出するプリチャージ完了検出回路１６０が接Ｒされ、プ
リチャージ完了検出回路１６０の出力側は上記プリチャ
ージパルス発生回路１５０に接続される。又、プリチャ
ージパルス発生回路１５０の出力側にはプリチャージ完
了検出回路１６０よりプリチャージ完了の信号が供給さ
れることでプリチャージパルス発生回路１５０よりプリ
チャージパルスが送出されなくなったことを検出し、反
転ＳＡＴ信号発生回路１２０へ反転リセット（図内では
−ｒｓｔと記す）信号を送出する反転リセット信号発生
回路１７０が接続される。
ス発生回路のいづれか一つよりＡＴＤ信号が供給される
ことで反転ＳＡＴ信号（図内ではＳＡＴと記す）を発生
する反転ＳＡ、Ｔ信号発生回路１２０は、メモリセルア
レイ１３０に備わるビットラインをプリチャージさせる
プリヂャージ回路１４０ヘブリチャージ開始の信号を送
出するプリチャージ（図内ではＰＲＣと記す）パルス発
生回路１５０に接続される。一方メモリセルアレイ１３
０にはビットラインのプリチャージが終了したことを検
出するプリチャージ完了検出回路１６０が接Ｒされ、プ
リチャージ完了検出回路１６０の出力側は上記プリチャ
ージパルス発生回路１５０に接続される。又、プリチャ
ージパルス発生回路１５０の出力側にはプリチャージ完
了検出回路１６０よりプリチャージ完了の信号が供給さ
れることでプリチャージパルス発生回路１５０よりプリ
チャージパルスが送出されなくなったことを検出し、反
転ＳＡＴ信号発生回路１２０へ反転リセット（図内では
−ｒｓｔと記す）信号を送出する反転リセット信号発生
回路１７０が接続される。
反転ＳＡＴ信号発生回路１２０は、第１４図に示す従来
のＳＡＴ信号発生回路１０６にＰＭＯＳトランジスタ１
２２を追加し、インバータ１０５を除いた構成を有して
いる。即ち、出力線１０２には、それぞれのＡＴＤパル
ス発生回路より送出するＡ、 Ｔ Ｄ Ｍ号がゲートに
供給され、ドレインが接地されている複数のＮＭＯ５）
ランジスタ１０１のソースと、ソースが電［１，０４に
接続されゲートは接地されるＰＭＯＳトランジスタ１２
１のドレインと、ソースが電［１２３に接続されゲート
ｊこ反転リセット信号発生回路１７０の出力側が接続さ
れるＰＭＯ３）ランジスタ１２２のドレインとが接続さ
れる。
のＳＡＴ信号発生回路１０６にＰＭＯＳトランジスタ１
２２を追加し、インバータ１０５を除いた構成を有して
いる。即ち、出力線１０２には、それぞれのＡＴＤパル
ス発生回路より送出するＡ、 Ｔ Ｄ Ｍ号がゲートに
供給され、ドレインが接地されている複数のＮＭＯ５）
ランジスタ１０１のソースと、ソースが電［１，０４に
接続されゲートは接地されるＰＭＯＳトランジスタ１２
１のドレインと、ソースが電［１２３に接続されゲート
ｊこ反転リセット信号発生回路１７０の出力側が接続さ
れるＰＭＯ３）ランジスタ１２２のドレインとが接続さ
れる。
尚、ＰＭＯＳトランジスタ１２１は、出力線ｉ０２より
送出される反転ＳＡＴ信号のＨレベルを維持する程度の
電位を電［１０４より送出すればよく、へＴＤ信号が供
給されＮＭＯＳトランジスタ１０１のいずれかがオン状
態となったとき、反転ＳＡＴ信号の立ち下がりを高速に
するために電流供給能力が小さいものが使用される。一
方ＰＭＯＳトランジスタ１２２は出力線１０２に付加し
ている配線容量を急速に充電できるように電流供給能力
は大きいものが使用される。
送出される反転ＳＡＴ信号のＨレベルを維持する程度の
電位を電［１０４より送出すればよく、へＴＤ信号が供
給されＮＭＯＳトランジスタ１０１のいずれかがオン状
態となったとき、反転ＳＡＴ信号の立ち下がりを高速に
するために電流供給能力が小さいものが使用される。一
方ＰＭＯＳトランジスタ１２２は出力線１０２に付加し
ている配線容量を急速に充電できるように電流供給能力
は大きいものが使用される。
このように構成される本実施済の半導体メモリ装置の動
作を第９図を参照し、以下に説明する。
作を第９図を参照し、以下に説明する。
第９図ａに示すように、メモリセルアレイ１３Ｏに供給
されるアドレス信号が時刻ｔｌに変化した場合、不図示
のＡＴＤパルス発生回路は信号変化を検出し、第９図す
に示すようにＨレベルのＡＴＤＩ号のパルスを反転Ｓ
Ａ Ｔ信号発生回路１２０へ送出する。よって、ＮＭＯ
５Ｉ−ランジスタｌＯｌのうちＡＴＤ信号を受けたいず
れかのトランジスタがオン状態となるので、第９図Ｃに
示すように出力線１０２はグランドレベルに引き下げら
れる。したがって、反転ＳＡＴ信号発生回路１２０より
送出される信号レベルの変化を検出Ｖることでプリチャ
ージパルス発生回路１５０は、第９図ｅに示すようにＨ
レベルのプリチャージ信号をプリチャージ回路１４０に
送出する。よって、プリチャージ回路１４０は、メモリ
セルアレイ１３０に備わるビットラインのプリチャージ
を開始する。
されるアドレス信号が時刻ｔｌに変化した場合、不図示
のＡＴＤパルス発生回路は信号変化を検出し、第９図す
に示すようにＨレベルのＡＴＤＩ号のパルスを反転Ｓ
Ａ Ｔ信号発生回路１２０へ送出する。よって、ＮＭＯ
５Ｉ−ランジスタｌＯｌのうちＡＴＤ信号を受けたいず
れかのトランジスタがオン状態となるので、第９図Ｃに
示すように出力線１０２はグランドレベルに引き下げら
れる。したがって、反転ＳＡＴ信号発生回路１２０より
送出される信号レベルの変化を検出Ｖることでプリチャ
ージパルス発生回路１５０は、第９図ｅに示すようにＨ
レベルのプリチャージ信号をプリチャージ回路１４０に
送出する。よって、プリチャージ回路１４０は、メモリ
セルアレイ１３０に備わるビットラインのプリチャージ
を開始する。
プリチャージ完了検出回路１６０は、メモリセルアレイ
１３０のビットラインのプリチャージが終了したことを
検出し、第９図ｆに示すように時刻ｔ３に反転ＥＯＰ信
号をプリチャージパルス発生回路１５０に透出する。プ
リチャージパルス発生回路１５０は第９図ｅに示すよう
にこの反転ＥＯＰ信号を受けてＬレベルに立ち下がる。
１３０のビットラインのプリチャージが終了したことを
検出し、第９図ｆに示すように時刻ｔ３に反転ＥＯＰ信
号をプリチャージパルス発生回路１５０に透出する。プ
リチャージパルス発生回路１５０は第９図ｅに示すよう
にこの反転ＥＯＰ信号を受けてＬレベルに立ち下がる。
反転プリセット信号発生回路１．７０は、プリチャージ
パルス発生回路１５０の送出する信号レベルが変化した
ことを検出し、第９図ｄに示すようにＨレベルの信号を
変化させ、Ｌレベルのブリャット借号を反転ＳＡＴ発生
回路１２０に備わるＰＭＯＳトランジスタ１２２のゲー
トに送出する。それを受けてＰＭＯＳトランジスタ１２
２は、時刻（４よリオン状態となる。
パルス発生回路１５０の送出する信号レベルが変化した
ことを検出し、第９図ｄに示すようにＨレベルの信号を
変化させ、Ｌレベルのブリャット借号を反転ＳＡＴ発生
回路１２０に備わるＰＭＯＳトランジスタ１２２のゲー
トに送出する。それを受けてＰＭＯＳトランジスタ１２
２は、時刻（４よリオン状態となる。
反転ＳＡＴ信号発生回路１２０の出力線１０２は、第９
図Ｃに示すように、Ａ、 Ｔ Ｄ信号が供給されている
時刻【２迄ＮＭＯＳトランジスタ１０１のいずれかがオ
ン状態であるためグランドレベルにあるが、その＠ＰＭ
ＯＳＮＭＯＳトランジスタ１２１電源１０４より徐々に
充電されている。しかし、大きい電流供給能力を有する
ＰＭＯ３＋−ランジスタ１２２がオン状態となる時刻ｔ
４より、出力線１０２は電源１２３によって急速に充電
されＩ」１／ベルの信号状態に戻る。 このように、新
たにＰＭＯ５トランジスタ１２２を加えたことで、反転
ＳＡＴ信号の立ち下がり時間は、前記配線容量とＮＭＯ
Ｓトランジスタ１０１とで決まり、反転５ＡＴ（Ｆｉ号
の立ち上がり時間は前記配線容量とＰＭＯＳトランジス
タ１２２とで決まるので、ＮＭＯＳトランジスタ１０１
及びＰＭＯＳトランジスタ１２２をそれぞれ電流容量が
可能な限り大となるように適宜に設定すれば反転ＳＡＴ
信号の立ち上がり、立ち下がりともに高速化することが
できる。よって、メモリセルの高速動作が可能となる。
図Ｃに示すように、Ａ、 Ｔ Ｄ信号が供給されている
時刻【２迄ＮＭＯＳトランジスタ１０１のいずれかがオ
ン状態であるためグランドレベルにあるが、その＠ＰＭ
ＯＳＮＭＯＳトランジスタ１２１電源１０４より徐々に
充電されている。しかし、大きい電流供給能力を有する
ＰＭＯ３＋−ランジスタ１２２がオン状態となる時刻ｔ
４より、出力線１０２は電源１２３によって急速に充電
されＩ」１／ベルの信号状態に戻る。 このように、新
たにＰＭＯ５トランジスタ１２２を加えたことで、反転
ＳＡＴ信号の立ち下がり時間は、前記配線容量とＮＭＯ
Ｓトランジスタ１０１とで決まり、反転５ＡＴ（Ｆｉ号
の立ち上がり時間は前記配線容量とＰＭＯＳトランジス
タ１２２とで決まるので、ＮＭＯＳトランジスタ１０１
及びＰＭＯＳトランジスタ１２２をそれぞれ電流容量が
可能な限り大となるように適宜に設定すれば反転ＳＡＴ
信号の立ち上がり、立ち下がりともに高速化することが
できる。よって、メモリセルの高速動作が可能となる。
又、出力線１０２の電位を急速に回復可能なようにｔ流
供給能力の大きいＰＭＯＳトランジスタを設けたので、
ＰＭＯＳトランジスタ１２１の電流供給能力を小さくす
ることができ、消費電流を少なくすることができる。又
、ＰＭＯ５）ランジスタ１２１の電流供給能力が小さく
てよいことよりＡＴＤ（８号が供給されることでＮＭＯ
３）ランデスタ１０１がオン状態となったとき、出力線
１０２の電位は急速にＬレベルへ立下げるこ２・ができ
る。
供給能力の大きいＰＭＯＳトランジスタを設けたので、
ＰＭＯＳトランジスタ１２１の電流供給能力を小さくす
ることができ、消費電流を少なくすることができる。又
、ＰＭＯ５）ランジスタ１２１の電流供給能力が小さく
てよいことよりＡＴＤ（８号が供給されることでＮＭＯ
３）ランデスタ１０１がオン状態となったとき、出力線
１０２の電位は急速にＬレベルへ立下げるこ２・ができ
る。
第３の実施例
第３の実施例は、上述した第２の実施例４こ第１の実施
例に示すダミーセルを応用したものである。
例に示すダミーセルを応用したものである。
第３の実施例を示す第１０図において、第８図と同じ構
成部分におい“〔は同じ符号を付し、その説明を省略す
る。又、第８図にてブロック図にて示している部分を第
１Ｏ図では論理回路図にて示し“〔おり、本実施例にお
ける回路構成も基本的に第８図に示す半導体メモリ装置
と同じである。
成部分におい“〔は同じ符号を付し、その説明を省略す
る。又、第８図にてブロック図にて示している部分を第
１Ｏ図では論理回路図にて示し“〔おり、本実施例にお
ける回路構成も基本的に第８図に示す半導体メモリ装置
と同じである。
それぞれのＡＴＤパルス発生回路１８０は、アドレス信
号の各ビットデータが供給されるインバータ１８１の出
力側がＥＸＯＲ回路１８２の一入力端子に接続されると
ともに、インバータ１８１の出力側がデイレイ回路１８
３を介してＥＸＯＲ回路１８２の他の入力端子に接続さ
れる構成にてなり、ＥＸＯＲ回路１８２の出力側は、そ
れぞれのＮＭＯＳトランジスタ１０１のゲートに接続さ
れス シリチャージパルス発生回路１５０は、ＮＡＮＤ型ＲＳ
ラッチ回路１５１． 、インバータ１５２及びインバー
タ１５３にて構成され、ラッチ回路１５１を構成するＮ
ＡＮＤ回路１５１ａの入力端子に反転ＳＡＴ信号発生回
路１２０に備わる出力線１０２が接続される。ラッチ回
路１５１の出力側はインバータ１５２．１５３を介して
プリチャージ回路１４０に設けられるＭＯＳトランジス
タ１４１ないし１４３のそれぞれのゲートに接続される
。又、インバータ１５２の出力側は、メモリセルアレイ
１３０に設けられるメモリセルを選択するワードライン
トライバ１４７に接続される。
号の各ビットデータが供給されるインバータ１８１の出
力側がＥＸＯＲ回路１８２の一入力端子に接続されると
ともに、インバータ１８１の出力側がデイレイ回路１８
３を介してＥＸＯＲ回路１８２の他の入力端子に接続さ
れる構成にてなり、ＥＸＯＲ回路１８２の出力側は、そ
れぞれのＮＭＯＳトランジスタ１０１のゲートに接続さ
れス シリチャージパルス発生回路１５０は、ＮＡＮＤ型ＲＳ
ラッチ回路１５１． 、インバータ１５２及びインバー
タ１５３にて構成され、ラッチ回路１５１を構成するＮ
ＡＮＤ回路１５１ａの入力端子に反転ＳＡＴ信号発生回
路１２０に備わる出力線１０２が接続される。ラッチ回
路１５１の出力側はインバータ１５２．１５３を介して
プリチャージ回路１４０に設けられるＭＯＳトランジス
タ１４１ないし１４３のそれぞれのゲートに接続される
。又、インバータ１５２の出力側は、メモリセルアレイ
１３０に設けられるメモリセルを選択するワードライン
トライバ１４７に接続される。
ＭＯＳトランジスタ＋４１及び１４２は、それぞれのソ
ースが電ｇＡ１こ接続され、ドレイン側がビ・ソトライ
ン１４４及び反転ビットライン１４５に接続される。又
、ＭＯＳトランジスタ１４３は、ビットライン１４４と
反転ビットライン１４５とにソース、ドレインが接続さ
れる。又、ビットライン１４４及び反転ビットライン１
４５はビットラインの信号を増幅するセンスアンプ１４
８に接続される。
ースが電ｇＡ１こ接続され、ドレイン側がビ・ソトライ
ン１４４及び反転ビットライン１４５に接続される。又
、ＭＯＳトランジスタ１４３は、ビットライン１４４と
反転ビットライン１４５とにソース、ドレインが接続さ
れる。又、ビットライン１４４及び反転ビットライン１
４５はビットラインの信号を増幅するセンスアンプ１４
８に接続される。
又、メモリセルアレイ１３０には、データを記憶するこ
とはできないが通常のメモリセルに設けられるビットラ
インと同じ容量を有するダミーセル１４６が設けられる
。このダミーセル１４６のビットラインがインバータ１
６１よりなるプリチャージ完了検出回路１６０に接続さ
れ、プリチャージ完了検出回路１６０の出力側は、プリ
チャージパルス発生回路１５０に設けられるＮＡＮＤ回
路１５ｉｂの入力端子に接続される。又、この点が第２
の実施例と異なる所であるが、プリチャージ完了検出回
路１６０の出力側は反転リセット信号発生回路１７０に
接続される。
とはできないが通常のメモリセルに設けられるビットラ
インと同じ容量を有するダミーセル１４６が設けられる
。このダミーセル１４６のビットラインがインバータ１
６１よりなるプリチャージ完了検出回路１６０に接続さ
れ、プリチャージ完了検出回路１６０の出力側は、プリ
チャージパルス発生回路１５０に設けられるＮＡＮＤ回
路１５ｉｂの入力端子に接続される。又、この点が第２
の実施例と異なる所であるが、プリチャージ完了検出回
路１６０の出力側は反転リセット信号発生回路１７０に
接続される。
反転リセット信号発生回路１７０は、デイレイ回路１７
１及びＮＯＲ回路１７２より構成され、プリチャージ完
了検出回路１６０の出力側がデイレイ回路１７１を介し
てＮＯＲ回路１７２の一入力端子に接続されるとともに
、直接プリチャージ完了検出回路１６０の出力側がＮＯ
Ｒ回路１７２の他の入力端子に接続される。そして、Ｎ
ＯＲ回路１７２０出力側が反転ＳＡＴ信号発生回路１２
０に設けられるＰＭＯＳトランジスタ１２２のゲ−ｌ−
に接続される。
１及びＮＯＲ回路１７２より構成され、プリチャージ完
了検出回路１６０の出力側がデイレイ回路１７１を介し
てＮＯＲ回路１７２の一入力端子に接続されるとともに
、直接プリチャージ完了検出回路１６０の出力側がＮＯ
Ｒ回路１７２の他の入力端子に接続される。そして、Ｎ
ＯＲ回路１７２０出力側が反転ＳＡＴ信号発生回路１２
０に設けられるＰＭＯＳトランジスタ１２２のゲ−ｌ−
に接続される。
このように構成される第３の実施例における半導体メモ
リ装置の動作を第１１図を参照し説明する。
リ装置の動作を第１１図を参照し説明する。
第１１図ａに示すように、時刻【ｌにアドレス信号が変
化した後、反転Ｓ Ａ Ｔ信号発生回路１２０の動作開
始よりプリチャージパルス発生回路１５０の動作終了迄
の動作は上述した第２の実施例と同じである。プリチャ
ージ信号がＨレベルに変化することで、第１１図りに示
すように、ダミーセル１４６のビットラインがプリチャ
ージされる。
化した後、反転Ｓ Ａ Ｔ信号発生回路１２０の動作開
始よりプリチャージパルス発生回路１５０の動作終了迄
の動作は上述した第２の実施例と同じである。プリチャ
ージ信号がＨレベルに変化することで、第１１図りに示
すように、ダミーセル１４６のビットラインがプリチャ
ージされる。
第１１図ｉに示すように、プリチャージ完了検出回路１
６０は、このビットラインのプリチャージの電位が所定
億卓こ達したことを検出し、反転ＥＯＰ信号レベルがＬ
レベルに変化する。このことで、第１１図ｄに示すよう
に、反転リセット信号発生回路１７０はＬレベルの信号
を反転ＳＡＴ信号発生回路１２０に設けられるＰＭＯＳ
トランジスタ１２２のゲートに送出する。よって、第２
の実施例と同様１こ反転ＳＡＴ信号発生回路１２０に設
けられる出力線１０２は急速に充電される。 又、プリ
チャージ完了検出回路１６０の出力信号がＬレベルに変
化することで、ブリチャージノ；ルス発生回路１５０よ
り第１１図ｅに示すようにＥＮ信号が発生し、メモリセ
ルアレイ１３０に設けられるワードラインが選択されピ
ッ１−ライン１４５または１４６の信号がセンスアンプ
１４８にて増幅され、第１１図ｊに示すようにセンスア
ンプ１４８より送出される。
６０は、このビットラインのプリチャージの電位が所定
億卓こ達したことを検出し、反転ＥＯＰ信号レベルがＬ
レベルに変化する。このことで、第１１図ｄに示すよう
に、反転リセット信号発生回路１７０はＬレベルの信号
を反転ＳＡＴ信号発生回路１２０に設けられるＰＭＯＳ
トランジスタ１２２のゲートに送出する。よって、第２
の実施例と同様１こ反転ＳＡＴ信号発生回路１２０に設
けられる出力線１０２は急速に充電される。 又、プリ
チャージ完了検出回路１６０の出力信号がＬレベルに変
化することで、ブリチャージノ；ルス発生回路１５０よ
り第１１図ｅに示すようにＥＮ信号が発生し、メモリセ
ルアレイ１３０に設けられるワードラインが選択されピ
ッ１−ライン１４５または１４６の信号がセンスアンプ
１４８にて増幅され、第１１図ｊに示すようにセンスア
ンプ１４８より送出される。
肖、第３の実施例においてはプリチャージ完了検出回路
１６０の出力信号が立ち下がることより反転リセット信
号を発生するようにしたが、前記出力信号の立ち上がり
により反転リセット信号を発生させてもよい。
１６０の出力信号が立ち下がることより反転リセット信
号を発生するようにしたが、前記出力信号の立ち上がり
により反転リセット信号を発生させてもよい。
又、第２及び第３の実施例では、ＣＭＯ５）ランジスタ
及びスタティック読出書込メモリにて説明したが、これ
に限るものではない。
及びスタティック読出書込メモリにて説明したが、これ
に限るものではない。
又、メモリセルからのデータの読み出しにつｌ／′１て
説明したが、データの書き込み時ｊこついても同様の効
果を得ることできる。
説明したが、データの書き込み時ｊこついても同様の効
果を得ることできる。
［発明の効果］
以上詳述したように本発明によれば、ダミーセルｊこ対
するプリチャージの終了検知により、メモリセルのプリ
チャージの終了を検知するようにしたので、メモリ制作
プロセスにおけるバラツキや温度による特性変化に追従
でき、そのため、動作を保証するために設定していた遅
延時間は不要となり、高速動作が可能となる。更には、
出力バッファをプリチャージ時に不活性状態とすれば、
消費電流及びノイズを低減することもできる。
するプリチャージの終了検知により、メモリセルのプリ
チャージの終了を検知するようにしたので、メモリ制作
プロセスにおけるバラツキや温度による特性変化に追従
でき、そのため、動作を保証するために設定していた遅
延時間は不要となり、高速動作が可能となる。更には、
出力バッファをプリチャージ時に不活性状態とすれば、
消費電流及びノイズを低減することもできる。
又、本発明によれば、内部信号発生回路の出力線は、内
部信号を発生した後、第１の回路にてオン状態とされる
第２のトランジスタにて急速に充電されることより、高
速に動作可能な内部信号発生回路を有し、高速動作可能
な半導体メモリ装置を提供することができる。又、電流
供給能力が大きい第２のトランジスタを備えたので、上
記出力線への電流供給能力が小さい′！Ｊ１のトランジ
スタを備えることができることより、内部信号発生回路
の電力消費嚢が少なく、かつ内部信号の発生が高速にな
される半導体メモリ装置を提供することができる。
部信号を発生した後、第１の回路にてオン状態とされる
第２のトランジスタにて急速に充電されることより、高
速に動作可能な内部信号発生回路を有し、高速動作可能
な半導体メモリ装置を提供することができる。又、電流
供給能力が大きい第２のトランジスタを備えたので、上
記出力線への電流供給能力が小さい′！Ｊ１のトランジ
スタを備えることができることより、内部信号発生回路
の電力消費嚢が少なく、かつ内部信号の発生が高速にな
される半導体メモリ装置を提供することができる。
第１図はこの発明の半導体メモリ装置の一実施例を示す
ブロック図、第２図は、第ｉ図における装置の動作を示
すタイムチャート、第３図は、第１図におけるメモリセ
ルの一例を示す回路図、第４図及び第５図は、第１図に
おけるダミーセルの一例を示す回路図、第６図は、第１
図におけるプリチャージ回路の一例を示す回路図、第７
図は、第１図における感知増幅器の一例を示す回路図、
第８図は本発明の第２の実施例における半導体メモリ装
置の構成を示すブロック図、第９図は第８図に示す装置
の動作を示すタイムチャート、第１Ｏ図は本発明の第３
の実施例における半導体メモリ装置の構成を示す回路図
、第１１図は第１Ｏ図に示す装置の動作を示すタイムチ
ャート、第１２図は、従来の内部同期式メモリのブロッ
ク図、第１３図は、第１２図のメモリの動作を示すタイ
ムチャート、第１４図は従来のＳＡＴ信号発生回路の一
構成例を示す回路図、第１５図は従来のＳＡＴ信号発生
回路の他の構成例を示す論理回路図、第１６図はＡＴＤ
信号に対するＳＡＴ信号の立上り、立下りの時間差を示
す図である。 １２１及び１２２・・・ＰＭＯＳトランジスタ、１３０
・・・メモリセルアレイ、 １４０・・・プリチャージ回路、 １５０・・・プリチャージパルス発生回路、１６０・・
・プリチャージ完了検出回路、１７０・・・反転リセッ
ト信号発生回路。 ｌ・・・アドレスバッファ、 ２・・・Ｘ−Ｙデコーダ、 ３・・・クロック発生回路、 ４・・・ＡＳＤ発生回路、 ５・・・ＰＲＣ発生回路、 ６・・・ＸＤＥ発生回路、 ７．７′・・・プリチャージ回路、 ８・・・メモリセル、 ９・・・感知増幅器、 １０・・・出力バッファ、 ２１・・・ダミーセル、 ２２・・・ダミー感知増幅器、
ブロック図、第２図は、第ｉ図における装置の動作を示
すタイムチャート、第３図は、第１図におけるメモリセ
ルの一例を示す回路図、第４図及び第５図は、第１図に
おけるダミーセルの一例を示す回路図、第６図は、第１
図におけるプリチャージ回路の一例を示す回路図、第７
図は、第１図における感知増幅器の一例を示す回路図、
第８図は本発明の第２の実施例における半導体メモリ装
置の構成を示すブロック図、第９図は第８図に示す装置
の動作を示すタイムチャート、第１Ｏ図は本発明の第３
の実施例における半導体メモリ装置の構成を示す回路図
、第１１図は第１Ｏ図に示す装置の動作を示すタイムチ
ャート、第１２図は、従来の内部同期式メモリのブロッ
ク図、第１３図は、第１２図のメモリの動作を示すタイ
ムチャート、第１４図は従来のＳＡＴ信号発生回路の一
構成例を示す回路図、第１５図は従来のＳＡＴ信号発生
回路の他の構成例を示す論理回路図、第１６図はＡＴＤ
信号に対するＳＡＴ信号の立上り、立下りの時間差を示
す図である。 １２１及び１２２・・・ＰＭＯＳトランジスタ、１３０
・・・メモリセルアレイ、 １４０・・・プリチャージ回路、 １５０・・・プリチャージパルス発生回路、１６０・・
・プリチャージ完了検出回路、１７０・・・反転リセッ
ト信号発生回路。 ｌ・・・アドレスバッファ、 ２・・・Ｘ−Ｙデコーダ、 ３・・・クロック発生回路、 ４・・・ＡＳＤ発生回路、 ５・・・ＰＲＣ発生回路、 ６・・・ＸＤＥ発生回路、 ７．７′・・・プリチャージ回路、 ８・・・メモリセル、 ９・・・感知増幅器、 １０・・・出力バッファ、 ２１・・・ダミーセル、 ２２・・・ダミー感知増幅器、
Claims (5)
- （１）アドレスあるいは制御信号の変化を検出して発生
したクロックを内部同期信号として用いる内部同期式の
半導体メモリ装置において、予めデータが固定されたダ
ミーのメモリセルと、内部メモリセル及びダミーセルを
プリチャージするためのプリチャージ回路と、 プリチャージに伴いダミーセルよりのダミービットライ
ンが所定のレベルになったとき、プリチャージの完了を
感知して、前記プリチャージ回路に対してプリチャージ
を終了させる信号を送出するプリチャージ終了検知手段
と、を備え、 プリチャージ終了検知手段によるプリチャージ終了によ
り、メモリセルへのワードラインを介してデータを読み
出すことを特徴とする半導体メモリ装置。 - （２）上記プリチャージを終了させる信号を用いて、メ
モリセルの出力バッファをハイインピーダンス状態にし
て不活性化する請求項１記載の半導体メモリ装置。 - （３）上記ダミーセルにおけるフリップフロップは、第
１のインバータの出力部が第２のインバータの入力部に
接続され、第１のインバータの入力部が接地レベルに接
続され、前記第１及び第２のインバータの出力部は、ア
クセス用のトランジスタを介してダミービットラインに
接続された請求項１記載の半導体メモリ装置。 - （４）供給される信号の変化を検出することで内部信号
を発生する内部信号発生回路と、この内部信号が供給さ
れることで半導体メモリセルのビットラインをプリチャ
ージするプリチャージ回路とを備えた半導体メモリ装置
において、 内部信号発生回路の出力線に接続され、この出力線の信
号レベルを所定のレベルに維持する程度に電流供給能力
が小さい第１のトランジスタと、内部信号発生回路の出
力線に接続され、オン状態になることで内部信号発生回
路の出力線を急速に充電可能なように電流供給能力が大
きい第２のトランジスタと、 内部信号が発生した後、ビットラインのプリチャージ完
了後に上記第２のトランジスタをオン状態とする第１の
回路と、を備えたことを特徴とする半導体メモリ装置。 - （５）アドレスあるいは制御信号の変化を検出して内部
同期信号を発生する内部信号発生回路を有する内部同期
式の半導体メモリ装置において、予めデータが固定され
たダミーのメモリセルと、内部メモリセル及びダミーセ
ルをプリチャージするためのプリチャージ回路と、 プリチャージに伴いダミーセルよりのダミービットライ
ンが所定のレベルになったとき、プリチャージの完了を
感知して、前記プリチャージ回路に対してプリチャージ
を終了させる信号を送出するプリチャージ終了検知手段
と、 内部信号発生回路の出力線に接続され、この出力線の信
号レベルを所定のレベルに維持する程度に電流供給能力
が小さい第１のトランジスタと、内部信号発生回路の出
力線に接続され、オン状態になることで内部信号発生回
路の出力線を急速に充電可能なように電流供給能力が大
きい第２のトランジスタと、 内部信号が発生した後、ビットラインのプリチャージ完
了後に上記第２のトランジスタをオン状態とする第１の
回路と、を備えたことを特徴とする半導体メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1311521A JPH0373495A (ja) | 1989-02-15 | 1989-11-29 | 半導体メモリ装置 |
| US07/480,583 US5029135A (en) | 1989-02-15 | 1990-02-15 | Semiconductor memory apparatus with internal synchronization |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-35909 | 1989-02-15 | ||
| JP3590989 | 1989-02-15 | ||
| JP12529889 | 1989-05-18 | ||
| JP1-125298 | 1989-05-18 | ||
| JP1311521A JPH0373495A (ja) | 1989-02-15 | 1989-11-29 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0373495A true JPH0373495A (ja) | 1991-03-28 |
Family
ID=27288921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1311521A Pending JPH0373495A (ja) | 1989-02-15 | 1989-11-29 | 半導体メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5029135A (ja) |
| JP (1) | JPH0373495A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0750094A (ja) * | 1993-08-05 | 1995-02-21 | Nec Corp | 半導体メモリ回路 |
| JP2004171633A (ja) * | 2002-11-18 | 2004-06-17 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2013118027A (ja) * | 2011-12-02 | 2013-06-13 | Fujitsu Semiconductor Ltd | 半導体メモリおよびシステム |
| CN109697999A (zh) * | 2017-10-23 | 2019-04-30 | 三星电子株式会社 | 半导体存储器件 |
Families Citing this family (47)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5305268A (en) * | 1990-12-13 | 1994-04-19 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with column equilibrate on change of data during a write cycle |
| IT1253678B (it) * | 1991-07-31 | 1995-08-22 | St Microelectronics Srl | Architettura antirumore per memoria |
| KR940005688B1 (ko) * | 1991-09-05 | 1994-06-22 | 삼성전자 주식회사 | 메모리 소자에 있어서 데이터 라인의 프리챠아지 자동 검사 장치 |
| US5386150A (en) * | 1991-11-20 | 1995-01-31 | Fujitsu Limited | Tracking pulse generator and RAM with tracking precharge pulse generator |
| IT1252017B (it) * | 1991-11-28 | 1995-05-27 | Sgs Thomson Microelectronics | Struttura circuitale a registri distribuiti con lettura e scrittura autotemporizzate |
| JP3481263B2 (ja) * | 1992-02-19 | 2003-12-22 | 株式会社リコー | シリアル記憶装置 |
| JP2667946B2 (ja) * | 1992-09-21 | 1997-10-27 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH0729376A (ja) * | 1993-07-14 | 1995-01-31 | Ricoh Co Ltd | 半導体メモリ装置及びデータ読み書き方法 |
| US5519662A (en) * | 1993-12-03 | 1996-05-21 | Hitachi, Ltd. | Semiconductor memory device |
| KR970001699B1 (ko) * | 1994-03-03 | 1997-02-13 | 삼성전자 주식회사 | 자동프리차아지기능을 가진 동기식 반도체메모리장치 |
| US5402389A (en) * | 1994-03-08 | 1995-03-28 | Motorola, Inc. | Synchronous memory having parallel output data paths |
| FR2724483B1 (fr) * | 1994-09-12 | 1996-12-27 | Sgs Thomson Microelectronics | Procede de decodage d'adresse dans une memoire en circuit integre et circuit memoire mettant en oeuvre le procede |
| US5432747A (en) * | 1994-09-14 | 1995-07-11 | Unisys Corporation | Self-timing clock generator for precharged synchronous SRAM |
| JPH08106413A (ja) * | 1994-10-06 | 1996-04-23 | Fujitsu Ltd | データ処理装置，データ転送方法及びメモリ装置 |
| JP3068426B2 (ja) * | 1994-12-21 | 2000-07-24 | 日本電気株式会社 | 半導体記憶装置 |
| USRE36532E (en) * | 1995-03-02 | 2000-01-25 | Samsung Electronics Co., Ltd. | Synchronous semiconductor memory device having an auto-precharge function |
| JPH08273365A (ja) * | 1995-03-31 | 1996-10-18 | Nec Corp | 半導体記憶装置 |
| US5737273A (en) * | 1995-04-06 | 1998-04-07 | Ricoh Company, Ltd. | Sense amplifier and reading circuit with sense amplifier |
| JP3180883B2 (ja) * | 1995-04-24 | 2001-06-25 | 日本電気株式会社 | 半導体記憶装置 |
| US5615169A (en) * | 1995-08-31 | 1997-03-25 | Monolithic System Technology, Inc. | Method and structure for controlling internal operations of a DRAM array |
| EP0801393B1 (en) * | 1996-04-09 | 2004-03-10 | STMicroelectronics S.r.l. | Circuit for determining completion of pre-charge of a generic bit line, particularly for non-volatile memories |
| JPH09320286A (ja) * | 1996-05-24 | 1997-12-12 | Nec Corp | 半導体記憶装置 |
| DE69702256T2 (de) * | 1996-06-24 | 2001-01-18 | Advanced Micro Devices, Inc. | Verfahren für einen merhfachen, bits pro zelle flash eeprom, speicher mit seitenprogrammierungsmodus und leseverfahren |
| US5894447A (en) * | 1996-09-26 | 1999-04-13 | Kabushiki Kaisha Toshiba | Semiconductor memory device including a particular memory cell block structure |
| FR2755286B1 (fr) * | 1996-10-25 | 1999-01-22 | Sgs Thomson Microelectronics | Memoire a temps de lecture ameliore |
| US5708624A (en) * | 1996-11-27 | 1998-01-13 | Monolithic System Technology, Inc. | Method and structure for controlling internal operations of a DRAM array |
| US5724294A (en) * | 1996-12-30 | 1998-03-03 | Intel Corporation | Self-tracking sense amplifier strobing circuit and method |
| US5717633A (en) * | 1997-02-11 | 1998-02-10 | Artisan Components, Inc. | Low power consuming memory sense amplifying circuitry |
| DE69723226D1 (de) * | 1997-04-03 | 2003-08-07 | St Microelectronics Srl | Speicheranordnung mit vermindertem Leistungsverlust |
| US5886929A (en) * | 1997-04-21 | 1999-03-23 | Artisan Components, Inc. | High speed addressing buffer and methods for implementing same |
| US5889715A (en) * | 1997-04-23 | 1999-03-30 | Artisan Components, Inc. | Voltage sense amplifier and methods for implementing the same |
| US6044481A (en) * | 1997-05-09 | 2000-03-28 | Artisan Components, Inc. | Programmable universal test interface for testing memories with different test methodologies |
| US5968192A (en) * | 1997-05-09 | 1999-10-19 | Artisan Components, Inc. | Programmable universal test interface and method for making the same |
| US5883854A (en) * | 1997-09-12 | 1999-03-16 | Artisan Components, Inc. | Distributed balanced address detection and clock buffer circuitry and methods for making the same |
| US5881008A (en) * | 1997-09-12 | 1999-03-09 | Artisan Components, Inc. | Self adjusting pre-charge delay in memory circuits and methods for making the same |
| JPH11126483A (ja) * | 1997-10-20 | 1999-05-11 | Fujitsu Ltd | 省電力同期回路及びそれを有する半導体記憶装置 |
| US5965925A (en) * | 1997-10-22 | 1999-10-12 | Artisan Components, Inc. | Integrated circuit layout methods and layout structures |
| US5999482A (en) * | 1997-10-24 | 1999-12-07 | Artisan Components, Inc. | High speed memory self-timing circuitry and methods for implementing the same |
| DE69727937D1 (de) * | 1997-11-05 | 2004-04-08 | St Microelectronics Srl | Verfahren und Schaltung zur Regulierung der Länge eines Adressenübergangssignals ATD |
| KR100282707B1 (ko) * | 1997-12-29 | 2001-02-15 | 윤종용 | 멀티-비트 데이터를 저장하는 반도체 메모리 장치 (semiconductor memory device for storing a multi-bit data) |
| US6016390A (en) | 1998-01-29 | 2000-01-18 | Artisan Components, Inc. | Method and apparatus for eliminating bitline voltage offsets in memory devices |
| EP0944089A1 (en) * | 1998-03-16 | 1999-09-22 | Nec Corporation | Semiconductor memory device |
| DE19828657C2 (de) * | 1998-06-26 | 2001-01-04 | Siemens Ag | Integrierter Speicher |
| JP2001209454A (ja) * | 2000-01-27 | 2001-08-03 | Sony Corp | クロック生成回路 |
| US6658544B2 (en) * | 2000-12-27 | 2003-12-02 | Koninklijke Philips Electronics N.V. | Techniques to asynchronously operate a synchronous memory |
| US7522461B2 (en) * | 2006-11-06 | 2009-04-21 | Infineon Technologies Flash Gmbh & Co. Kg | Memory device architecture and method for improved bitline pre-charge and wordline timing |
| DE102006054781A1 (de) * | 2006-11-21 | 2008-05-29 | Qimonda Flash Gmbh | Speichereinrichtung-Architektur und Verfahren zum verbesserten Bitleitung-Vorladen und Wortleitung-Timing |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2070372B (en) * | 1980-01-31 | 1983-09-28 | Tokyo Shibaura Electric Co | Semiconductor memory device |
| JPH0821236B2 (ja) * | 1987-01-26 | 1996-03-04 | 株式会社日立製作所 | 半導体記憶装置 |
| US4953130A (en) * | 1988-06-27 | 1990-08-28 | Texas Instruments, Incorporated | Memory circuit with extended valid data output time |
-
1989
- 1989-11-29 JP JP1311521A patent/JPH0373495A/ja active Pending
-
1990
- 1990-02-15 US US07/480,583 patent/US5029135A/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0750094A (ja) * | 1993-08-05 | 1995-02-21 | Nec Corp | 半導体メモリ回路 |
| JP2004171633A (ja) * | 2002-11-18 | 2004-06-17 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP4639030B2 (ja) * | 2002-11-18 | 2011-02-23 | パナソニック株式会社 | 半導体記憶装置 |
| JP2013118027A (ja) * | 2011-12-02 | 2013-06-13 | Fujitsu Semiconductor Ltd | 半導体メモリおよびシステム |
| CN109697999A (zh) * | 2017-10-23 | 2019-04-30 | 三星电子株式会社 | 半导体存储器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5029135A (en) | 1991-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0373495A (ja) | 半導体メモリ装置 | |
| JP3903674B2 (ja) | 半導体メモリ装置 | |
| JP2824494B2 (ja) | タイミング回路 | |
| EP0383080B1 (en) | Semiconductor memory device | |
| US5625592A (en) | Method and circuit for shortcircuiting data transfer lines and semiconductor memory device having the circuit | |
| US5555526A (en) | Synchronous semiconductor memory device having an auto-precharge function | |
| JP2895765B2 (ja) | データ出力バッファ | |
| KR100295041B1 (ko) | 프리차지제어회로를구비하는반도체장치및프리차지방법 | |
| US4926387A (en) | Memory timing circuit employing scaled-down models of bit lines using reduced number of memory cells | |
| JPH029081A (ja) | 半導体記憶装置 | |
| JPH05325540A (ja) | 半導体記憶回路 | |
| KR100297717B1 (ko) | 반도체메모리의입출력선프리차아지회로및이를사용하는반도체메모리 | |
| US6288928B1 (en) | Semiconductor integrated circuit and method of controlling column switch of semiconductor integrated circuit in write operation | |
| JP3846764B2 (ja) | 同期式半導体メモリ装置及びそのデータ入出力線のプリチャージ方法 | |
| US6122220A (en) | Circuits and methods for generating internal signals for integrated circuits by dynamic inversion and resetting | |
| US5111078A (en) | Input circuit for logic circuit having node and operating method therefor | |
| JPH09320261A (ja) | 半導体記憶装置および制御信号発生回路 | |
| US6031769A (en) | Data reading circuit for semiconductor memory device | |
| USRE36532E (en) | Synchronous semiconductor memory device having an auto-precharge function | |
| JP3783889B2 (ja) | ビットラインプリチャージ回路 | |
| KR940004516B1 (ko) | 반도체 메모리의 고속 센싱장치 | |
| JPH0883491A (ja) | データ読出回路 | |
| JP3447640B2 (ja) | 半導体記憶装置 | |
| JP3762830B2 (ja) | クロック・スキュー効果を最小にしたセンス・アンプ及びこれの駆動方法 | |
| JP3952393B2 (ja) | 同期型ダイナミックランダムアクセスメモリアレイにおいてアクセス動作を実行するための方法およびコラム選択信号を制御するための回路を含む集積回路素子 |