JP3952393B2 - 同期型ダイナミックランダムアクセスメモリアレイにおいてアクセス動作を実行するための方法およびコラム選択信号を制御するための回路を含む集積回路素子 - Google Patents

Description

【０００１】
【発明の背景】
この発明は、一般に、集積回路（「ＩＣ」）メモリ素子および埋め込まれたメモリを組込んだ素子の分野に関する。さらに特定的に、この発明は、同期型ダイナミックランダムアクセスメモリ（「ＳＤＲＡＭ」）素子および埋め込まれたＳＤＲＡＭアレイを用いるＩＣにおける、早期「読出し」および「書込み」メモリアクセス動作のための自動遅延技術に関する。
【０００２】
「読出し」および「書込み」コマンドをダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）素子に与えることができるのは、ロウアドレスがデコードされ、適切なワード線（「ＷＬ」）が選択され、適切なビット線（「ＢＬ」）信号が増幅され、適用可能なセンスアンプ（「ＳＡ」）がラッチされた後のみである。バンク選択と読出し／書込みコマンドのアサートとの間の期間を、通常、ｔ_RCD、すなわち、ロウアドレスストローブ（「／ＲＡＳ」）−コラムアドレスストローブ（「／ＣＡＳ」）遅延と称する。
【０００３】
ＤＲＡＭの「読出し」または「書込み」のコマンドをあまりに早く生じさせると、一般にセンスアンプの「ディスターブ」と称されるものにより、データが損なわれるおそれがある。選択されたコラムアドレスの早まった「読出し」により、この「ディスターブ」が動作障害を引き起こすおそれがあり、結果として、そのアドレスを正しく読み出すことができなくなる。代わりに、「書込み」をあまりに早く生じさせると、隣接するコラムが損なわれるおそれがある。なぜなら、センスアンプが、それらの隣接するコラムへの容量性結合の結果として、それらのデータをラッチする時間をとる前に、特定のコラムに書込み動作が行なわれるためである。
【０００４】
これに関し、拡張データアウト（「ＥＤＯ」）および高速ページモード（「ＦＰＭ」）ＤＲＡＭ等の、非同期型（またはクロックされない）ＤＲＡＭのための回路が開発され、コラムアドレスストローブ信号は早期にアサートされ、読出し／書込みおよびアドレス情報は、／ＣＡＳ信号の立下がり端縁でラッチされるようになった。クロックまたは他のタイマを内部で用い、センスアンプがラッチされるまでコラム選択およびデータ情報を「待機」させる。このことにより、上述の「ディスターブ」状態を効果的に防ぐ。
【０００５】
これに反し、同期型（またはクロックされた）ＤＲＡＭ、ダブルデータレート（「ＤＤＲ」）ＳＤＲＡＭ、および埋め込まれたＤＲＡＭのほとんどにおいて、類似の技術が用いられることはなく、早期／ＣＡＳは不可能であった。なぜなら、外部コラムアドレスおよびデータ情報を素子の内部セットアップ要件と等しくして、アレイまたはセンスアンプのいかなる「ディスターブ」をも防がなくてはならないからである。。クロックされたＤＲＡＭ（またはＳＤＲＡＭ）の特性により、コマンドを与えることができるのは、１クロック期間につき１回のみである。この量子化効果はこの発明の重要性を高める。なぜなら、先行技術のＳＤＲＡＭにおいて、／ＲＡＳ−／ＣＡＳ遅延（ｔ_RCD）の特定が惜しくも行なわれず、ユーザが「読出し」または「書込み」動作を始めるのに、１クロック期間をまるまる待たざるを得ない場合があるかもしれないからである。
【０００６】
【発明の概要】
この明細書に開示されるこの発明の技術に従い、内部コラム選択（「Ｙｉ」）およびデータ信号を制御する、回路および方法を、同期型ＤＲＡＭアレイと関連させて提供する。従来のＳＤＲＡＭ素子および埋設されたＳＤＲＡＭアレイを有する他のＩＣを用いた場合よりも早く、／ＣＡＳ信号を「アクティブ」にさせる。
【０００７】
ここに開示された一例としての実施例において、この発明の技術を実施するためのシステムは、コラム選択信号「Ｙｉ」（「読出し」コラム選択信号「Ｙ_Ri」または「書込み」コラム選択信号「Ｙ_Wi」のいずれか）を、プリデコードされたコラムアドレス信号「ＣＡ２１０」（対応するプリデコードされた「読出し」コラムアドレス信号「ＣＡ２１０Ｒ」またはプリデコードされた「書込み」コラムアドレス信号「ＣＡ２１０Ｗ」のいずれか）またはコラムクロック信号「ＰＨＩＹＢ」（対応するコラムクロック「読出し」信号「ＰＨＩＹＢＲ」またはコラムクロック「書込み」信号「ＰＨＩＹＢＷ」のいずれか）のいずれか後に生じる方が有効になるまで、遅延させる機能を果たす。機能的には、ＰＨＩＹＢ信号は、クロック「ＣＬＫ」または選択「ＳＥＬ」（「読出し」選択信号「ＲＳＥＬ」または「書込み」選択信号「ＷＳＥＬ」のいずれか）のいずれか後の方により、遅延される。ここに開示される「書込み」回路構成に対し、アレイ選択回路から出力されたアレイ選択「書込み」信号「ＡＳＥＬＷ」が用いられ、その信号は、感知が始まった後に「有効」となる。ここに開示される「読出し」回路構成に対し、アレイ信号「読出し」信号「ＡＳＥＬＲ」が用いられ、その信号は、感知が始まって一定の遅延の後、「有効」となる。このことにより、Ｙ_Riが「有効」となって高速読出しアクセス時間「ｔ_AC」を確保する前に、センスアンプラッチノードを分離させることができる。
【０００８】
行列状に配置された同期型ダイナミックランダムアクセスメモリアレイにおいて、アクセス動作を実行するための方法を、ここに特定的に開示する。この方法は、アクセス動作のために、プリデコードされたコラムアドレス信号の有効状態の指示を待つステップと、コラムクロック信号の有効状態の指示もまた待つステップと、プリデコードされたコラムアドレス信号またはコラムクロック信号のうち、後の方の有効状態まで、アクセス動作のためのコラム選択信号を遅延させるステップとを含む。さらに詳細な実現化例において、この方法は、アクセス動作のためのアレイ選択信号の有効状態の指示を待つステップと、クロック信号のアサートをさらに待つステップと、アレイ選択信号またはクロック信号のうち、後の方の有効状態まで、コラムクロック信号の有効状態の指示を遅らせるステップとをさらに含む。
【０００９】
アクセス動作が「書込み」動作であるとき、この方法は、メモリアレイへのセンスアンプイネーブル信号を検出するステップと、センスアンプイネーブル信号を検出するとアレイ選択信号の有効状態を指示するステップとをさらに含んでよい。アクセス動作が「読出し」動作であるとき、この方法は、メモリアレイへのセンスアンプイネーブル信号を検出するステップと、センスアンプイネーブル信号の検出後、予め定められた時間だけ、アレイ選択信号の有効状態を示すステップとをさらに含んでよい。
【００１０】
同期型ダイナミックランダムアクセスメモリアレイにおいてコラム選択信号を制御するための回路を含む集積回路素子も、ここに開示される。この回路は、センスアンプイネーブル信号を受取り、それに応答して第１のアレイ選択信号を与えるためのアレイ選択回路と、第１のアレイ選択信号、第１のコラムアドレス信号、およびクロック信号を受取るための第１のコラムクロック回路とを含み、第１のコラムクロック回路はそれに応答して第１のコラムクロック信号を与え、さらに、第１のコラムクロック信号と第１のプリデコードされたコラムアドレス信号とを受取り、それに応答して第１のコラム選択信号を与えるための、第１のアクセス動作コラムデコーダ回路を含む。
【００１１】
より詳細な実現化例において、回路は、アレイ選択回路からの第２のアレイ選択信号と、第２のコラムアドレス信号と、クロック信号とを受取るための第２のコラムクロック回路を含んでよく、第２のコラムクロック回路は、それに応答して第２のコラムクロック信号を与える。第２のコラムクロック信号と第２のプリデコードされたコラムアドレス信号とを受取り、それに応答して第２のコラム選択信号を与えるための、第２のアクセス動作コラムデコーダ回路が設けられる。
【００１２】
この発明の、上述のおよび他の特性および目的に加え、それらを達成する方法は、添付の図面とともに好ましい実施例の以下の説明を参照することによってより明らかとなり、この発明自体が最もよく理解されるであろう。
【００１３】
【代表的実施例の説明】
まず、図１を参照すると、先行技術である、非同期型の、すなわち、クロックされない、ＤＲＡＭ素子に対する単純化されたタイミング図が示され、／ＣＡＳ信号を早期にアサートできること（すなわち、比較的短い／ＲＡＳ−／ＣＡＳ遅延、ｔ_RCD）を示しており、外部から供給されたアドレス（「Ｘ」および「Ｙ」）ならびに読出し／書込み（「Ｒ／Ｗ」）信号は、／ＣＡＳの立下がり端縁でラッチされる。上述のとおり、この先行技術のタイミング技術に従い動作するＤＲＡＭは、センスアンプがラッチされるまでコラム選択（Ｙｉ）およびデータ情報を意図的に待機させ、センスアンプの「ディスターブ」の可能性を予め排除する機能を果たすクロック、すなわちタイマを通常有するものとする。
【００１４】
次に、図２をさらに参照すると、先行技術のＳＤＲＡＭ素子に対する、単純化された、対応するタイミング図もまた示され、内部クロック信号に関し、図１に示されたものと同じ信号のタイミングが示される。示されるとおり、／ＣＡＳ信号のアサートのさらなる遅延（すなわち、より長いｔ_RCD）が、アドレスおよびＲ／Ｗ信号のラッチが可能となる前に求められる。外部からのコラムアドレスおよびデータ情報は、メモリアレイまたはセンスアンプのいかなる「ディスターブ」をも防ぐために、予め定められた、内部のＳＤＲＡＭの制約条件と等しくなければならない。すなわち、このような従来の素子では、ＬＮ／ＬＰ信号が「有効」になり、センスアンプがラッチされるまで、／ＣＡＳ信号は「アクティブ」になることができない。
【００１５】
さらに、図３を参照すると、この発明の一実施例に従った、ＳＤＲＡＭにおける早期読出し／書込みアクセスを可能にするための、自動遅延回路３００の特定の実現化例の概略図が示される。回路３００へのさまざまな信号入力および出力は、以下のように規定される。
【００１６】
ＳＥＮ：センスアンプイネーブル。ラッチＮ−チャネルバー（「ＬＮＢ」）クロックとラッチＰ−チャネルバー（「ＬＰＢ」）クロックとを開始させる。
【００１７】
ＡＳＥＬＷ：アレイ選択書込み。ＳＥＮからタイミングがずらされている。
ＡＳＥＬＲ：アレイ選択読出し。ＳＥＮからタイミングがずらされている。
【００１８】
ＡＳＥＬ：アレイ選択。「読出し」または「書込み」コラム選択信号Ｙｉが生成されるかどうかに依存して、ＡＳＥＬＲまたはＡＳＥＬＷのいずれかに結合される。
【００１９】
ＲＳＥＬ：読出し選択。
ＷＳＥＬ：書込み選択。
【００２０】
ＣＬＫ：クロック。メイン内部クロック信号。
ＲＥＳＥＴＢ：リセットバー。Ｙｉのパルス幅をセルフタイムする。
【００２１】
ＣＡ４：内部コラムアドレス信号。ＣＡ４Ｗ（書込み）、ＣＡ４Ｒ（読出し）。
【００２２】
ＣＡ２１０：プリデコードされたコラムアドレス。ＣＡ２１０Ｗ（書込み）、ＣＡ２１０Ｒ（読出し）。
【００２３】
Ｙｉ：コラム選択信号。Ｙ_Wi（書込み）、Ｙ_Ri（読出し）。
ＰＨＩＹＢ：コラムクロックバー。すべてのコラムデコーダをイネーブルする。ＰＨＩＹＢＷ（書込み）、ＰＨＩＹＢＲ（読出し）。
【００２４】
ＹＤＥＬＢ：コラム選択（Ｙ）遅延バー。メイン「読出し」アンプへの入力。
以下の図に関して、より詳細に説明されるように、回路３００は、アレイ選択回路５０２と、個別の「読出し」および「書込み」コラムクロック発生回路５０４と、対応する「読出し」および「書込み」コラムデコーダ回路５０６とを含む。
【００２５】
ライン３０２上のＳＥＮ信号は、相補型金属酸化物半導体（「ＣＭＯＳ」）の伝達ゲート３０４に入力され、ＡＳＥＬＷ信号をライン３８０上に与える。ライン３０８上のＣＬＫ信号は、伝達ゲート３０４の制御端子の１つに入力され、インバータ３０６を介し、反対側の制御端子およびＮ−チャネルトランジスタ３１０のゲートに入力され、このトランジスタは、ライン３８０を回路接地（基準電圧ＶＳＳ）に結合する。
【００２６】
ＳＥＮ信号はまた、２入力ＮＡＮＤゲート３１２および３３０の一方入力としてだけでなく、インバータ３１６の入力を回路接地に結合するＮ−チャネルトランジスタ３１４のゲートにも供給される。ライン３１８上の信号ＹＤＥＬＢもまた、インバータ３１６の入力に供給され、その出力はＮＡＮＤゲート３１２の他方入力に結合される。ＮＡＮＤゲート３１２の出力は、インバータ３２０の入力に接続され、このインバータは、供給電圧ＶＣＣと回路接地との間に結合され、直列接続された、Ｐ−チャネルトランジスタ３２２、３２４、およびＮ−チャネルトランジスタ３２６を有する。トランジスタ３２２のゲートが接地に結合される一方で、トランジスタ３２４、３２６の共通接続されたゲートは、インバータ３２０の入力を定める。さらなるＰ−チャネルトランジスタ３２８のソースおよびドレイン端子はＶＣＣに結合され、そのゲート端子はインバータ３２０の出力およびＮＡＮＤゲート３３０の他の入力に結合される。ＮＡＮＤゲート３３０の出力は、インバータ３３２を介して反転され、ライン３３４上にＡＳＥＬＲ信号を与える。
【００２７】
ＳＥＬ信号を、ライン３４２上の３入力ＮＡＮＤゲート３４０の１つの入力に与える一方で、ライン３４４上の内部コラムアドレス信号（「ＣＡ４」）を伝達ゲート３４６を介し、ライン３５４上の第２の入力に供給する。ライン３４８上のＡＳＥＬ信号を、インバータ３５０の入力だけでなく、伝達ゲート３４６の制御端子の１つにも結合する。インバータ３５０からの出力を、伝達ゲート３４６の他方入力だけでなく、ライン３５４を回路接地に結合するＮ−チャネルトランジスタ３５２のゲートにも結合する。この発明の特定の実現化例では、ＣＡ４信号を用いて２つの異なる対のコラムクロック発生回路５０４に対して左／右選択機能を実施してよく、１対の「読出し」および「書込み」コラムクロック発生回路５０４_Rおよび５０４_Wはそれぞれ、メモリサブアレイの各側に位置決めされてよく、左の対はＣＡ４Ｂ信号を、右の対は相補ＣＡ４信号を受取る。
【００２８】
ライン３５６上のＮＡＮＤゲート３４０の出力を、ＶＣＣと回路接地との間でＮ−チャネルトランジスタ３６０と直列接続されるＮ−チャネルトランジスタ３５８のゲート端子に供給する。ライン３０８上のＣＬＫ信号は、一方の制御端子がライン３５６に結合され、他方の制御端子がインバータ３８４を介してライン３５６に接続される、伝達ゲート３８２の入力に結合される。伝達ゲート３８２の出力は、トランジスタ３６０のゲート端子だけでなく、反対側の端子を回路接地に結合させたＮ−チャネルトランジスタ３８６および４０４の端子の１つにも結合される。トランジスタ３８６のゲート端子はライン３５６に結合され、伝達ゲート３８２の出力もまた、ラッチ３８８の入力に結合される。このラッチは、その出力がインバータ３９０を介してＮ−チャネルトランジスタ３９２およびＰ−チャネルトランジスタ３９４のゲート端子に接続される、クロス結合されたインバータを有する。
【００２９】
トランジスタ３９２が、ライン４００上の、ＮＡＮＤゲート３４０の第３の入力を回路接地に結合する一方で、トランジスタ３９４はＶＣＣと回路接地との間で、Ｐ−チャネルトランジスタ３９６およびＮ−チャネルトランジスタ３９８に直列接続される。ノード中間トランジスタ３９６および３９８がライン４００に結合される一方で、これらの素子の、共通結合されたゲート端子はトランジスタ４０４のゲートに結合される。インバータ４０２は、トランジスタ３９６、３９８の共通接続されたゲートにライン４００を結合する。トランジスタ４０４のゲートはトランジスタ４０８を介して回路接地に結合され、トランジスタ４０８のゲート端子は、インバータ４０６を介してライン３０８上のＣＬＫ信号を受取るよう結合される。
【００３０】
トランジスタ３５８、３６０の間のノードは、ライン３６２を規定してＰＨＩＹＢ信号を与える。直列接続されたＰ−チャネルトランジスタ３６６とＮ−チャネルトランジスタ３７０とは、ＶＣＣをライン３６２に結合する。トランジスタ３６６のゲート端子がライン３６４上のＲＥＳＥＴＢ信号を受取る一方で、トランジスタ３７０のゲート端子はＣＡ２１０信号を受取る。トランジスタ３６６および３７０の間のノードは、ラッチ３７２の入力に結合され、ラッチ３７２はクロス結合されたインバータを有し、ライン３７４上のその出力は、Ｙｉ信号を供給する。
【００３１】
次に、図４をさらに参照すると、この発明の技術を実施するための、単純化された代替的実施例を含む、自動遅延回路４００のさらなる概略図が示される。この実施例では、ライン３０２上のＳＥＮ信号がライン３８０に直接接続され、先行の図面とは異なり、ＡＳＥＬＷ信号を与える。今回も、ＳＥＮ信号を２入力ＮＡＮＤゲート３１２および３３０のうちの１つの入力だけでなく、トランジスタ３１４のゲートに結合する。ライン３１８上のＹＤＥＬＢ信号を、トランジスタ３１４を介して回路接地に結合するだけでなく、インバータ３１６の入力にも接続するが、このインバータの出力は、ＮＡＮＤゲート３１２の第２の入力に接続される。ＮＡＮＤゲート３１２の出力は、インバータ３２０を介して反転され、ＮＡＮＤゲート３３０の他の入力に接続される。ＮＡＮＤゲート３３０の出力は、インバータ３３２を介して反転され、ライン３３４上にＡＳＥＬＲ信号を与える。
【００３２】
この実施例では、ＳＥＬ信号がライン３４２上の２入力ＮＡＮＤゲート３４０¹の１つの入力に与えられる一方で、ＣＡ４信号は伝達ゲート３４６を介してライン３５４上の第２の入力に供給される。ライン３４８上のＡＳＥＬ信号は、インバータ３５０の入力だけでなく、伝達ゲート３４６の制御端子の１つにも結合される。インバータ３５０からの出力は、伝達ゲート３４６の他方入力だけでなく、ライン３５４を回路接地に結合するＮ−チャネルトランジスタ３５２のゲートにも結合される。
【００３３】
ライン３５６上のＮＡＮＤゲート３４０¹の出力は、ＶＣＣと回路接地との間でＮ−チャネルトランジスタ３６０と直列接続されるＮ−チャネルトランジスタ３５８の、ゲート端子に供給される。ライン３０８上のＣＬＫ信号は、一方の制御端子がライン３５６に結合され、他方の制御端子がインバータ３８４を介し、ライン３５６に接続される伝達ゲート３８２の入力に結合される。伝達ゲート３８２の出力を、トランジスタ３６０のゲート端子だけでなく、Ｎ−チャネルトランジスタ３８６の一方の端子にも結合する。トランジスタ３８６の反対側の端子は回路接地に結合される。トランジスタ３８６のゲート端子をライン３５６に結合し、伝達ゲート３８２の出力もまた、ラッチ３８８の入力に結合する。
【００３４】
先行の図面の実施例のように、トランジスタ３５８、３６０の間のノードはライン３６２を規定し、ＰＨＩＹＢ信号を与える。直列接続されたＰ−チャネルトランジスタ３６６およびＮ−チャネルトランジスタ３７０は、ＶＣＣをライン３６２に結合する。トランジスタ３６６のゲート端子がライン３６４上のＲＥＳＥＴＢ信号を受取る一方で、トランジスタ３７０のゲート端子はＣＡ２１０信号を受取る。トランジスタ３６６および３７０の間のノードは、ラッチ３７２の入力に結合され、ラッチ３７２は、クロス結合されたインバータを有し、ライン３７４上のインバータの出力は、Ｙｉ信号を供給する。
【００３５】
次に、図５をさらに参照すると、ＳＤＲＡＭにおける早期読出し／書込みアクセスのための自動遅延を実現するための完全なシステム５００が、先行の２つの図面のうちのいずれかの回路を有する、より高レベルの機能ブロック図の形をとって示される。図３および図４に関して上に説明された機能ブロック、信号、および信号線には、図５でも同様の番号が付され、それに対する上述の説明は、ここでも通用する。示されるように、システム５００はそれぞれ個別の「読出し」および「書込み」コラムクロック発生回路５０４_Rおよび５０４_Wを用い、それぞれは、対応する「読出し」および「書込み」コラムデコーダ回路５０６_Rおよび５０６_Wに結合される。ライン３６２上のＰＨＩＹＢＲ信号およびＰＨＩＹＢＷ信号を用いて、ライン３７４上の、対応するＹ_Ri信号またはＹ_Wi信号にゲーティングまたはタイミングを行なうことができる。
【００３６】
動作の際に、システム５００は、ライン３６８上の信号ＣＡ２１０（ＣＡ２１０ＲもしくはＣＡ２１０Ｗ）またはライン３６２上のＰＨＩＹＢ（ＰＨＩＹＢＲもしくはＰＨＩＹＢＷ）のいずれか後の方が有効となるまで、ライン３７４上の信号Ｙｉ（Ｙ_RiまたはＹ_Wi）を遅延させる機能を果たす。機能的には、ライン３６２上のＰＨＩＹＢ信号は、ライン３０８上のＣＬＫ信号またはライン３４２上のＳＥＬ信号（ＲＳＥＬもしくはＷＳＥＬ）のいずれか後の方により、遅延される。「書込み」回路に対しては、ＡＳＥＬ回路５０２から出力される、ライン３８０上の信号ＡＳＥＬＷが用いられ、その信号は、感知が始まった後に、「有効」となる。「読出し」回路に対しては、ライン３３４上の信号ＡＳＥＬＲが用いられ、その信号は、感知が始まって一定の遅延の後、有効となる。このことにより、Ｙ_Riが「有効」となる前に、センスアンプラッチノードを分離させて、高速読出しアクセス時間「ｔ_AC」を確保することが可能になる。
【００３７】
次に、図６をさらに参照すると、この発明の技術に従った、早期読出し／書込みＳＤＲＡＭのための単純化されたタイミング図が示され、同期型素子における／ＣＡＳ信号を早期にアサートできることを示す。コラム選択信号（Ｙ_RiもしくはＹ_Wi）は、それぞれプリデコードされたコラムアドレス信号（ＣＡ２１０ＲもしくはＣＡ２１０Ｗ）または対応するコラムクロック信号（ＰＨＩＹＢＲもしくはＰＨＩＹＢＷ）のいずれか後の方が有効となるまで遅延され、／ＣＡＳ信号は、図２のタイミング図で示される、対応する従来の同期型ＤＲＡＭ素子と比べ、一段と早くアサートされ得ることが分かる。
【００３８】
特定の回路および機能的実現化例とともにこの発明の原理を上に説明してきたが、上述の説明は例としてのみ行なわれたものであり、この発明の範囲を限定するものとして行なわれたものではないことがはっきりと理解されるべきである。特に、上述の開示の教示が当該技術の技術者に対し、他の変形を示唆するであろうことが認識される。このような変形は、すでにそれ自体が公知でありかつこの明細書で既に説明された特徴の代わりに、またはその特徴に追加して用い得る他の特徴を含んでよい。この出願において、特徴の特定の組合せに対して請求項が作成されているが、この明細書の開示の範囲は、明示的もしくは暗示的な態様のいずれかで開示された、新規の特徴もしくは特徴の新規な任意の組合せ、または当該技術の技術者にとっては明らかである、その任意の一般化もしくは変形を含むことも理解されるべきであり、任意の請求項において現在クレームされているのと同じ発明に関するか否か、およびこの発明が直面するのと同じ、技術的な問題の一部または全部を軽減するか否かを問わないことも理解されるべきである。これにより、出願人は、この出願またはこの出願に基づくさらなる出願の手続きの間、このような特徴および／またはこのような特徴の組合せに対して新しい請求項を作成する権利を有する。
【図面の簡単な説明】
【図１】 先行技術である、同期型、すなわち、クロックされないＤＲＡＭ素子に対する単純化されたタイミング図であり、／ＣＡＳ信号を早期にアサートできることを示し、外部から供給されたアドレス（「Ｘ」および「Ｙ」）ならびに読出し／書込み（「Ｒ／Ｗ」）信号が、／ＣＡＳの立下がり端縁でラッチされるのを示す。
【図２】 先行技術であるＳＤＲＡＭ素子に対する、対応する、単純化されたタイミング図であり、示されたさまざまな信号のタイミングを示し、アドレスおよびＲ／Ｗ信号のラッチが可能になる前の、／ＣＡＳ信号のアサートにおける相対的遅延を示す。
【図３】 この発明の一実施例に従った、ＳＤＲＡＭにおける、早期読出し／書込みアクセスを可能にするための自動遅延回路の概略図である。
【図４】 この発明の技術を実施するための、単純化された代替的実施例を含む、自動遅延回路のさらなる概略図である。
【図５】 図３または図４のいずれかの回路を含む、ＳＤＲＡＭにおける早期読出し／書込みアクセスのための自動遅延を実現するための完全なシステムの、よりハイレベルな機能ブロック図である。
【図６】 この発明の技術に従った、早期読出し／書込みＳＤＲＡＭに対する単純化されたタイミング図であり、結果的に、同期素子における／ＣＡＳ信号をより早くアサートできることを示す。
【符号の説明】
３００ 自動遅延回路、３０４ 伝達ゲート、３１０ Ｎ−チャネルトランジスタ、３１６ インバータ、３２２ Ｐ−チャネルトランジスタ、３９２ トランジスタ、５０２ アレイ選択回路、５０４ コラムクロック発生回路、５０６コラムデコーダ回路。

Claims (9)

1. 同期型ダイナミックランダムアクセスメモリアレイにおいてコラム選択信号を制御するための回路を含む集積回路素子であって、前記コラム選択信号を制御するための回路は、
   センスアンプイネーブル信号を受取り、それに応答してデータ読出しを行なうアレイを選択するための第１のアレイ選択信号を与えるためのアレイ選択回路と、
   読出し動作を指示する第１の選択信号入力と、前記第１のアレイ選択信号と、アレイの読出しコラムアドレスを指示する第１のコラムアドレス信号と、クロック信号とを受取るための第１のコラムクロック回路とを含み、
   前記第１のコラムクロック回路は、前記受取りに応答して読出しの動作タイミングに用いられる第１のコラムクロック信号を与え、前記コラム選択信号を制御するための回路はさらに、
   前記第１のコラムクロック信号と第１のプリデコードされたコラムアドレス信号とを受取り、それに応答して、前記読出しコラムアドレスに対応するコラムを活性化する第１のコラム選択信号を与えるための第１のアクセス動作コラムデコーダ回路を含む、集積回路素子。
2. 前記アレイ選択回路は、前記メモリアレイのメイン読出アンプへの入力に対して遅延信号をさらに与える、請求項１に記載の集積回路素子。
3. 前記アレイ選択回路は、データ書込みを行なうアレイを選択するための第２のアレイ選択信号をさらに与える、請求項１に記載の集積回路素子。
4. 書込み動作を指示する第２の選択信号入力と、前記第２のアレイ選択信号と、アレイの書込みコラムアドレスを指示する第２のコラムアドレス信号と、前記クロック信号とを受取るための第２のコラムクロック回路をさらに含み、前記第２のコラムクロック回路は、前記受取りに応答して書込みの動作タイミングに用いられる第２のコラムクロック信号を与え、前記回路素子は、
   前記第２のコラムクロック信号と第２のプリデコードされたコラムアドレス信号とを受取り、それに応答して、前記書込みコラムアドレスに対応するコラムを活性化する第２のコラム選択信号を与えるための第２のアクセス動作コラムデコーダ回路をさらに含む、請求項３に記載の集積回路素子。
5. 前記第１のアクセス動作コラムデコーダ回路は、前記第１のコラムクロック信号または前記第１のプリデコードされたコラムアドレス信号のうち、後の方の有効状態の指示まで、前記第１のコラム選択信号を遅延させるよう動作する、請求項１に記載の集積回路素子。
6. 前記第１のコラムクロック回路は、前記第１のアレイ選択信号または前記クロック信号のアサートのうち、後の方の有効状態の指示まで、前記第１のコラムクロック信号の前記有効状態を遅延させるよう動作する、請求項５に記載の集積回路素子。
7. 前記第２のアクセス動作コラムデコーダ回路は、前記第２のコラムクロック信号または前記第２のプリデコードされたコラムアドレス信号のうち、後の方の有効状態の指示まで、前記第２のコラム選択信号を遅延させるよう動作する、請求項４に記載の集積回路。
8. 前記第２のコラムクロック回路は、前記第２のアレイ選択信号または前記クロック信号のアサートのうち、後の方の有効状態の指示まで、前記第２のコラムクロック信号の前記有効状態を遅延させるよう動作する、請求項７に記載の集積回路素子。
9. 前記アレイ選択回路は、前記センスアンプイネーブル信号の入力の後、前記第１のアレイ選択信号の前記有効状態を予め定められた時間だけ遅延させるよう動作する、請求項３に記載の集積回路素子。

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