JPH10320977A - クロック・スキュー効果を最小にしたセンス・アンプ - Google Patents
クロック・スキュー効果を最小にしたセンス・アンプInfo
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Abstract
(57)【要約】 （修正有）
【課題】 クロック・スキューの問題による速度劣化を
小さくする。 【解決手段】 クロック・スキュー効果の補償を改良し
たセンス・アンプにおいて、第１及び第２のロジック機
構は、第１及び第２の制御信号の間のスキューを最小に
することによって速度劣化を小さくする。方法の側面で
は、センス・アンプの速度劣化を小さくする方法は、プ
ルダウン・デバイス１８を与えるステップ及びプルダウ
ン・デバイス１８を第１及び第２の信号経路に接続する
ステップを含み、第１及び第２のクロック信号の間のス
キューによる速度劣化を小さくするため、第１信号経路
は第１クロック信号を伝え、第２信号経路は第２クロッ
ク信号を伝える。方法はさらに第１信号経路をプルダウ
ン・デバイス１８のゲートに、第２信号経路をプルダウ
ン・デバイス１８のソースに与えるステップを含む。
小さくする。 【解決手段】 クロック・スキュー効果の補償を改良し
たセンス・アンプにおいて、第１及び第２のロジック機
構は、第１及び第２の制御信号の間のスキューを最小に
することによって速度劣化を小さくする。方法の側面で
は、センス・アンプの速度劣化を小さくする方法は、プ
ルダウン・デバイス１８を与えるステップ及びプルダウ
ン・デバイス１８を第１及び第２の信号経路に接続する
ステップを含み、第１及び第２のクロック信号の間のス
キューによる速度劣化を小さくするため、第１信号経路
は第１クロック信号を伝え、第２信号経路は第２クロッ
ク信号を伝える。方法はさらに第１信号経路をプルダウ
ン・デバイス１８のゲートに、第２信号経路をプルダウ
ン・デバイス１８のソースに与えるステップを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的にはセンス
・アンプに関し、特にセンス・アンプのクロック・スキ
ューによって生じる遅延の減少に関する。
・アンプに関し、特にセンス・アンプのクロック・スキ
ューによって生じる遅延の減少に関する。
【０００２】
【従来の技術】代表的な半導体メモリ・アレイでは、ア
レイを形成する個々のメモリ・セルにデータの入力線及
び出力線がある。一般的に、各メモリ・セルに、メモリ
・セルから読取られた０または１のビットの存在を示す
ため２本の出力ビットラインがある。０及び１のビット
は異なる電圧により適切な形で表されるが、最初にメモ
リ・セルに格納されたときは、これらの電圧はかなり近
くなることがある。エラーが累積されると、電圧差は数
十ミリボルトのオーダに減少する。よって、通常は出力
ビットラインとの接続部にセンス・アンプが追加され
る。通常、センス・アンプは、ビットラインに現れる電
圧をより正確に検出し、示されたデジタル・ビットをラ
ッチし、よってより正確で高速な読出しを実現するよう
適合化される。
レイを形成する個々のメモリ・セルにデータの入力線及
び出力線がある。一般的に、各メモリ・セルに、メモリ
・セルから読取られた０または１のビットの存在を示す
ため２本の出力ビットラインがある。０及び１のビット
は異なる電圧により適切な形で表されるが、最初にメモ
リ・セルに格納されたときは、これらの電圧はかなり近
くなることがある。エラーが累積されると、電圧差は数
十ミリボルトのオーダに減少する。よって、通常は出力
ビットラインとの接続部にセンス・アンプが追加され
る。通常、センス・アンプは、ビットラインに現れる電
圧をより正確に検出し、示されたデジタル・ビットをラ
ッチし、よってより正確で高速な読出しを実現するよう
適合化される。
【０００３】マイクロプロセッサやメモリの設計では、
多相クロックも、性能向上のために、センス・アンプで
の使用を含め広く用いられる。多相クロックをセンス・
アンプに使用すれば、低周波動作での信号差分は改良さ
れるが、クロック・スキューの問題があるため、高周波
設計では速度経路が大きく劣化する。
多相クロックも、性能向上のために、センス・アンプで
の使用を含め広く用いられる。多相クロックをセンス・
アンプに使用すれば、低周波動作での信号差分は改良さ
れるが、クロック・スキューの問題があるため、高周波
設計では速度経路が大きく劣化する。
【０００４】クロック・スキューの問題について理解を
深めるため、図１及び図２を参照する。図１は、スキュ
ーがなく、Ｔ／４の位相差があるクロック信号Ｃ１及び
Ｃ２を示す。ここでＴはサイクル期間である。図２は、
図１のクロック信号と同一な２つのクロック信号を示
す。ただしスキューＴ１がある。クロック信号Ｃ１及び
Ｃ２は、ＣＬＫ１＿ＰＡＴＨ及びＣＬＫ２＿ＰＡＴＨを
与える。これらはセンス・アンプ回路に同時に与えなけ
ればならない。スキューＴ１があると、クロック経路に
偏りがあるからである。スキューＴ１の効果は、クロッ
ク経路の１つ、この場合はＣＬＫ２＿ＰＡＴＨが他方よ
り遅れることである。
深めるため、図１及び図２を参照する。図１は、スキュ
ーがなく、Ｔ／４の位相差があるクロック信号Ｃ１及び
Ｃ２を示す。ここでＴはサイクル期間である。図２は、
図１のクロック信号と同一な２つのクロック信号を示
す。ただしスキューＴ１がある。クロック信号Ｃ１及び
Ｃ２は、ＣＬＫ１＿ＰＡＴＨ及びＣＬＫ２＿ＰＡＴＨを
与える。これらはセンス・アンプ回路に同時に与えなけ
ればならない。スキューＴ１があると、クロック経路に
偏りがあるからである。スキューＴ１の効果は、クロッ
ク経路の１つ、この場合はＣＬＫ２＿ＰＡＴＨが他方よ
り遅れることである。
【０００５】図３に、入力クロック信号のクロック・ス
キューのため、遅延の問題が大きいＣＭＯＳ（相補性金
属酸化膜半導体）コンポーネントを使用して形成された
従来技術のセンス・アンプ１０及び制御回路１２を示
す。一般に制御回路１２は、グローバル信号をセンス・
アンプ１０に与え、センス・アンプ１０は、評価フェー
ズの間、つまり読取り動作の間にビットラインＢＬ及び
ＢＬＢのデータを検出する。プリチャージ・フェーズで
は、プリチャージ回路１４が、ビットライン・プリチャ
ージ信号ＢＬＰＣを低電位、例えばグランド電位で与
え、ビットラインは、トランジスタ１６、例えばＰＭＯ
Ｓデバイス（Ｐ型ＭＯＳトランジスタ）を通して高電
位、例えばＶＤＤ電位に保たれる。またプリチャージ・
フェーズでは、センス・アンプ１０は、プルダウン・デ
バイス１８、例えばＮＭＯＳ（Ｎ型ＭＯＳ）トランジス
タにより滅勢される。デバイス１８は、そのゲートへの
入力信号ＳＥＴをグランド電位に、そのソースもグラン
ド電位に維持することによってオフにされる。センス・
アンプ１０及び制御回路１２には、２つの入力ＣＬＫ１
＿ＰＡＴＨ及びＣＬＫ２＿ＰＡＴＨがあり、これらは、
スキューがないときは、センス・アンプ１０及び制御回
路１２に同時に届く。
キューのため、遅延の問題が大きいＣＭＯＳ（相補性金
属酸化膜半導体）コンポーネントを使用して形成された
従来技術のセンス・アンプ１０及び制御回路１２を示
す。一般に制御回路１２は、グローバル信号をセンス・
アンプ１０に与え、センス・アンプ１０は、評価フェー
ズの間、つまり読取り動作の間にビットラインＢＬ及び
ＢＬＢのデータを検出する。プリチャージ・フェーズで
は、プリチャージ回路１４が、ビットライン・プリチャ
ージ信号ＢＬＰＣを低電位、例えばグランド電位で与
え、ビットラインは、トランジスタ１６、例えばＰＭＯ
Ｓデバイス（Ｐ型ＭＯＳトランジスタ）を通して高電
位、例えばＶＤＤ電位に保たれる。またプリチャージ・
フェーズでは、センス・アンプ１０は、プルダウン・デ
バイス１８、例えばＮＭＯＳ（Ｎ型ＭＯＳ）トランジス
タにより滅勢される。デバイス１８は、そのゲートへの
入力信号ＳＥＴをグランド電位に、そのソースもグラン
ド電位に維持することによってオフにされる。センス・
アンプ１０及び制御回路１２には、２つの入力ＣＬＫ１
＿ＰＡＴＨ及びＣＬＫ２＿ＰＡＴＨがあり、これらは、
スキューがないときは、センス・アンプ１０及び制御回
路１２に同時に届く。
【０００６】評価フェーズが始まると、ビットライン・
プリチャージ信号ＢＬＰＣが高電位になり、プリチャー
ジ回路１４のトランジスタ１６がオフになる。従って、
メモリ記憶域（図示なし）に接続されたビットラインＢ
Ｌ及びＢＬＢは分離し、ある量の電位差が生じる。ビッ
トライン信号間に適切な電位差が生じるとき、当業者に
は周知のとおり、プルダウン・デバイス１８のゲートの
入力ＳＥＴ信号は高電位になる。制御回路１２からのグ
ローバル信号Ｎ２が、ＣＬＫ２＿ＰＡＴＨ信号とともに
評価時にほぼ同時に高電圧になると、ＳＥＴ信号が高電
位になり、センス・アンプ１０を付勢する。グローバル
信号Ｎ２は、高電位のＣＬＫ１＿ＰＡＴＨ信号及びアド
レス信号ＡＤＤＲ＿ＰＡＴＨの論理的組み合わせによ
り、適切な形で得られる。センス・アンプ１０が付勢さ
れると、センス・アンプ１０のプルダウン・デバイス１
８のドレイン（ノードＮ１で指示）がグランド電位にな
る。検出されたデータは、次にＣＭＯＳ交差結合回路２
０により、適切な形でラッチされ、信号ＳＡ及びＳＡ＿
としてインバータ２１から出力される。これは、当業者
には周知のとおりである。
プリチャージ信号ＢＬＰＣが高電位になり、プリチャー
ジ回路１４のトランジスタ１６がオフになる。従って、
メモリ記憶域（図示なし）に接続されたビットラインＢ
Ｌ及びＢＬＢは分離し、ある量の電位差が生じる。ビッ
トライン信号間に適切な電位差が生じるとき、当業者に
は周知のとおり、プルダウン・デバイス１８のゲートの
入力ＳＥＴ信号は高電位になる。制御回路１２からのグ
ローバル信号Ｎ２が、ＣＬＫ２＿ＰＡＴＨ信号とともに
評価時にほぼ同時に高電圧になると、ＳＥＴ信号が高電
位になり、センス・アンプ１０を付勢する。グローバル
信号Ｎ２は、高電位のＣＬＫ１＿ＰＡＴＨ信号及びアド
レス信号ＡＤＤＲ＿ＰＡＴＨの論理的組み合わせによ
り、適切な形で得られる。センス・アンプ１０が付勢さ
れると、センス・アンプ１０のプルダウン・デバイス１
８のドレイン（ノードＮ１で指示）がグランド電位にな
る。検出されたデータは、次にＣＭＯＳ交差結合回路２
０により、適切な形でラッチされ、信号ＳＡ及びＳＡ＿
としてインバータ２１から出力される。これは、当業者
には周知のとおりである。
【０００７】センス・アンプ１０の遅延は、センス・ア
ンプ１０を付勢する入力ＳＥＴ信号の到着時間により大
きな影響を受ける。センス・アンプ１０の速度を最適化
するため、通常、入力クロック１（Ｃ１）及びクロック
２（Ｃ２）の信号の経路（それぞれＣＬＫ１＿ＰＡＴＨ
及びＣＬＫ２＿ＰＡＴＨ信号）が論理的に組み合わせら
れてＳＥＴ信号が作られ、回路、例えばＮＡＮＤゲート
２２及び２４、並びにインバータ２６及び２８を通して
調整可能に遅らされる。しかしながら、クロック信号１
及びＣ２の間のクロック・スキューは、センス・アンプ
１０をターンオンする入力ＳＥＴ信号の遅延に直接加え
られ、よって読取りアクセス時間が長くなる。従ってセ
ンス・アンプ１０の速度劣化は、クロック１（Ｃ１）信
号及びクロック２（Ｃ２）信号の間のクロック・スキュ
ーの結果として大きくなる。
ンプ１０を付勢する入力ＳＥＴ信号の到着時間により大
きな影響を受ける。センス・アンプ１０の速度を最適化
するため、通常、入力クロック１（Ｃ１）及びクロック
２（Ｃ２）の信号の経路（それぞれＣＬＫ１＿ＰＡＴＨ
及びＣＬＫ２＿ＰＡＴＨ信号）が論理的に組み合わせら
れてＳＥＴ信号が作られ、回路、例えばＮＡＮＤゲート
２２及び２４、並びにインバータ２６及び２８を通して
調整可能に遅らされる。しかしながら、クロック信号１
及びＣ２の間のクロック・スキューは、センス・アンプ
１０をターンオンする入力ＳＥＴ信号の遅延に直接加え
られ、よって読取りアクセス時間が長くなる。従ってセ
ンス・アンプ１０の速度劣化は、クロック１（Ｃ１）信
号及びクロック２（Ｃ２）信号の間のクロック・スキュ
ーの結果として大きくなる。
【０００８】
【発明が解決しようとする課題】従って、ここで求めら
れるのは、クロック・スキューの問題により生じる速度
の劣化を小さくする方法及び装置である。
れるのは、クロック・スキューの問題により生じる速度
の劣化を小さくする方法及び装置である。
【０００９】
【課題を解決するための手段】本発明は、センス・アン
プ回路での速度劣化を小さくする必要に応える。本発明
に従って、クロック・スキュー効果の補償を改良したセ
ンス・アンプは、第１及び第２の制御信号を受け取るセ
ンス・アンプ付勢機構を含む。センス・アンプはさら
に、第１制御信号をセンス・アンプ付勢機構の第１入力
に与える第１ロジック機構と、第２制御信号をセンス・
アンプ付勢機構の第２入力に与える第２ロジック機構と
を含む。第１及び第２のロジック機構は、速度劣化を小
さくするために第１及び第２の制御信号の間のスキュー
を最小にする。
プ回路での速度劣化を小さくする必要に応える。本発明
に従って、クロック・スキュー効果の補償を改良したセ
ンス・アンプは、第１及び第２の制御信号を受け取るセ
ンス・アンプ付勢機構を含む。センス・アンプはさら
に、第１制御信号をセンス・アンプ付勢機構の第１入力
に与える第１ロジック機構と、第２制御信号をセンス・
アンプ付勢機構の第２入力に与える第２ロジック機構と
を含む。第１及び第２のロジック機構は、速度劣化を小
さくするために第１及び第２の制御信号の間のスキュー
を最小にする。
【００１０】方法の側面では、センス・アンプの速度劣
化を小さくする方法は、プルダウン・デバイスを与える
ステップ、及びプルダウン・デバイスを第１及び第２の
信号経路に接続するステップを含む。第１及び第２のク
ロック信号の間のスキューによる速度劣化を小さくする
ため、第１信号経路は第１クロック信号を、第２信号経
路は第２クロック信号を伝える。方法はさらに、第１信
号経路をプルダウン・デバイスのゲートに与え、第２信
号経路をプルダウン・デバイスのソースに与えるステッ
プを含む。
化を小さくする方法は、プルダウン・デバイスを与える
ステップ、及びプルダウン・デバイスを第１及び第２の
信号経路に接続するステップを含む。第１及び第２のク
ロック信号の間のスキューによる速度劣化を小さくする
ため、第１信号経路は第１クロック信号を、第２信号経
路は第２クロック信号を伝える。方法はさらに、第１信
号経路をプルダウン・デバイスのゲートに与え、第２信
号経路をプルダウン・デバイスのソースに与えるステッ
プを含む。
【００１１】少なくとも２つのクロック信号を受け取る
センサ回路の側面では、センサ回路はセンス・アンプを
含み、センス・アンプはプリチャージ手段、及びプリチ
ャージ手段に接続されたプルダウン・デバイスを含む。
プルダウン・デバイスはゲート、ソース、及びドレイン
を含む。センサ回路はさらに制御機構を含み、制御機構
はセンス・アンプに接続され、少なくとも２つのクロッ
ク信号を受け取る。少なくとも２つのクロック信号のう
ち第１信号はプルダウン・デバイスのゲートに、第２信
号はプルダウン・デバイスのソースにそれぞれ与えられ
る。
センサ回路の側面では、センサ回路はセンス・アンプを
含み、センス・アンプはプリチャージ手段、及びプリチ
ャージ手段に接続されたプルダウン・デバイスを含む。
プルダウン・デバイスはゲート、ソース、及びドレイン
を含む。センサ回路はさらに制御機構を含み、制御機構
はセンス・アンプに接続され、少なくとも２つのクロッ
ク信号を受け取る。少なくとも２つのクロック信号のう
ち第１信号はプルダウン・デバイスのゲートに、第２信
号はプルダウン・デバイスのソースにそれぞれ与えられ
る。
【００１２】本発明により、センス・アンプの付勢機構
に対するクロック信号の入力を分離することは、センス
・アンプの速度劣化を小さくする効果に寄与する。さら
にクロック・スキュー効果は、付勢機構の異なる入力に
クロック信号を与えることで、よりよく補償される。こ
れらの及び他の利点は、後述する詳細な説明によってよ
り深く理解されよう。
に対するクロック信号の入力を分離することは、センス
・アンプの速度劣化を小さくする効果に寄与する。さら
にクロック・スキュー効果は、付勢機構の異なる入力に
クロック信号を与えることで、よりよく補償される。こ
れらの及び他の利点は、後述する詳細な説明によってよ
り深く理解されよう。
【００１３】
【発明の実施の形態】本発明は、改良されたセンス・ア
ンプ動作に関係する。次の説明は、当業者が本発明を実
施できるようにするためであり、特許出願及びその要件
との関連で説明を行う。好適な実施例についてはさまざ
まな変形が可能であることは、当業者には容易に理解さ
れよう。本発明の基本原理は他の実施例にも適用でき
る。従って本発明は、ここに示した実施例に限定される
ものではなく、ここで述べる原理や特徴と両立する最大
の適用範囲を与えられるものである。従って設計の必要
に応じて、ここに示したコンポーネントのサイズとタイ
プに変更を加えることは可能である。
ンプ動作に関係する。次の説明は、当業者が本発明を実
施できるようにするためであり、特許出願及びその要件
との関連で説明を行う。好適な実施例についてはさまざ
まな変形が可能であることは、当業者には容易に理解さ
れよう。本発明の基本原理は他の実施例にも適用でき
る。従って本発明は、ここに示した実施例に限定される
ものではなく、ここで述べる原理や特徴と両立する最大
の適用範囲を与えられるものである。従って設計の必要
に応じて、ここに示したコンポーネントのサイズとタイ
プに変更を加えることは可能である。
【００１４】本発明は、図４に示した改良された付勢機
構により、クロック・スキューによる遅延を小さくす
る。図３と同等なコンポーネントは同様に表記してい
る。図４のセンス・アンプ３０及び制御回路３２に関し
て、センス・アンプ３０の付勢は、プルダウン・デバイ
ス１８への制御信号の入力に変更を加えることで変更さ
れる。好適な実施例では、制御回路３２のＣＬＫ２＿Ｐ
ＡＴＨ信号がＣＬＫ１＿ＰＡＴＨ信号から分離される。
さらにＣＬＫ２＿ＰＡＴＨ信号は、インバータ３４での
反転の後、プルダウン・デバイス１８のソースに与えら
れる（信号はＳＡＶＳＳと表記）。プルダウン・デバイ
ス１８のゲートは、従来と同じくＳＥＴ信号を受け取る
が、ここでＳＥＴ信号は、ＮＡＮＤゲート２２、並びに
インバータ２６、２８、及び３６を通した、ＣＬＫ１＿
ＰＡＴＨ信号及びＡＤＤＲ＿ＰＡＴＨ信号の論理的組み
合わせにより生じる。
構により、クロック・スキューによる遅延を小さくす
る。図３と同等なコンポーネントは同様に表記してい
る。図４のセンス・アンプ３０及び制御回路３２に関し
て、センス・アンプ３０の付勢は、プルダウン・デバイ
ス１８への制御信号の入力に変更を加えることで変更さ
れる。好適な実施例では、制御回路３２のＣＬＫ２＿Ｐ
ＡＴＨ信号がＣＬＫ１＿ＰＡＴＨ信号から分離される。
さらにＣＬＫ２＿ＰＡＴＨ信号は、インバータ３４での
反転の後、プルダウン・デバイス１８のソースに与えら
れる（信号はＳＡＶＳＳと表記）。プルダウン・デバイ
ス１８のゲートは、従来と同じくＳＥＴ信号を受け取る
が、ここでＳＥＴ信号は、ＮＡＮＤゲート２２、並びに
インバータ２６、２８、及び３６を通した、ＣＬＫ１＿
ＰＡＴＨ信号及びＡＤＤＲ＿ＰＡＴＨ信号の論理的組み
合わせにより生じる。
【００１５】センス・アンプ３０を付勢する本発明のア
プローチでは、クロック・スキューによる速度劣化が最
小になる。例えばプリチャージ・フェーズで、制御回路
３２からセンス・アンプ３０のプルダウン・デバイス１
８のソースに送られるＳＡＶＳＳ信号が高電位になり、
一方ＳＥＴ信号はグランド電位にされ、センス・アンプ
３０をオフにする。評価動作のとき、好適にはＳＥＴ信
号は高電位に、ＳＡＶＳＳ信号はグランド電位になり、
これによりプルダウン・デバイス１８はオンになり、セ
ンス・アンプ３０を付勢する。センス・アンプ３０を付
勢する遅延時間は、ＳＡＶＳＳ信号をセンス・アンプ３
０のプルダウン・デバイス１８のソースに接続すること
で大幅に減少する。さらに、ＳＡＶＳＳ信号が生成され
るときにＣＬＫ２＿ＰＡＴＨ信号が通るゲートは、組み
合わせによりＳＥＴ信号が生成される際のＣＬＫ１＿Ｐ
ＡＴＨ信号より少ないので、ＣＬＫ１＿ＰＡＴＨ及びＣ
ＬＫ２＿ＰＡＴＨの信号間のスキューは最小になる。
プローチでは、クロック・スキューによる速度劣化が最
小になる。例えばプリチャージ・フェーズで、制御回路
３２からセンス・アンプ３０のプルダウン・デバイス１
８のソースに送られるＳＡＶＳＳ信号が高電位になり、
一方ＳＥＴ信号はグランド電位にされ、センス・アンプ
３０をオフにする。評価動作のとき、好適にはＳＥＴ信
号は高電位に、ＳＡＶＳＳ信号はグランド電位になり、
これによりプルダウン・デバイス１８はオンになり、セ
ンス・アンプ３０を付勢する。センス・アンプ３０を付
勢する遅延時間は、ＳＡＶＳＳ信号をセンス・アンプ３
０のプルダウン・デバイス１８のソースに接続すること
で大幅に減少する。さらに、ＳＡＶＳＳ信号が生成され
るときにＣＬＫ２＿ＰＡＴＨ信号が通るゲートは、組み
合わせによりＳＥＴ信号が生成される際のＣＬＫ１＿Ｐ
ＡＴＨ信号より少ないので、ＣＬＫ１＿ＰＡＴＨ及びＣ
ＬＫ２＿ＰＡＴＨの信号間のスキューは最小になる。
【００１６】図５は、本発明によるセンス・アンプの遅
延の減少の改良例を、図３の従来の回路、及び図４の本
発明の回路についてシミュレートしたセンス・アンプ動
作により表す。図５で第１クロック信号、つまりＣＬＫ
１＿ＰＡＴＨは、電圧（ボルト）対時間（ナノ秒）のグ
ラフで波形４０により、第２クロック信号、つまりＣＬ
Ｋ２＿ＰＡＴＨは波形４２により表す。図示のとおり、
第１波形４０及び第２波形４２はスキュー期間Ｔ１だけ
離れている。クロック・スキューがないとき、第２波形
４２は第１波形４０と同じ位置になる。得られるセンス
・アンプ３０(図４)の出力は波形４４で、得られるセン
ス・アンプ１０(図３)の出力は波形４６でそれぞれ表
す。図５からはっきりわかるように、センス・アンプ３
０の出力は、センス・アンプ１０の出力よりも早く生じ
る。従って、センス・アンプ回路の速度劣化は、本発明
のアプローチにより小さくなる。さらにクロック信号の
入力を分離してセンス・アンプの付勢を制御することに
より、クロック・スキューの補償が効果的に改良され、
センス・アンプ動作も改良される。
延の減少の改良例を、図３の従来の回路、及び図４の本
発明の回路についてシミュレートしたセンス・アンプ動
作により表す。図５で第１クロック信号、つまりＣＬＫ
１＿ＰＡＴＨは、電圧（ボルト）対時間（ナノ秒）のグ
ラフで波形４０により、第２クロック信号、つまりＣＬ
Ｋ２＿ＰＡＴＨは波形４２により表す。図示のとおり、
第１波形４０及び第２波形４２はスキュー期間Ｔ１だけ
離れている。クロック・スキューがないとき、第２波形
４２は第１波形４０と同じ位置になる。得られるセンス
・アンプ３０(図４)の出力は波形４４で、得られるセン
ス・アンプ１０(図３)の出力は波形４６でそれぞれ表
す。図５からはっきりわかるように、センス・アンプ３
０の出力は、センス・アンプ１０の出力よりも早く生じ
る。従って、センス・アンプ回路の速度劣化は、本発明
のアプローチにより小さくなる。さらにクロック信号の
入力を分離してセンス・アンプの付勢を制御することに
より、クロック・スキューの補償が効果的に改良され、
センス・アンプ動作も改良される。
【００１７】本発明は、図示の実施例にしたがって説明
されたが、当業者には、実施例にはさまざまな変形が本
発明の趣旨及び範囲内で可能であることが容易に理解さ
れよう。従って、多くの変更が、本発明の趣旨及び範囲
から逸脱することなく、当業者により実現され得る。
されたが、当業者には、実施例にはさまざまな変形が本
発明の趣旨及び範囲内で可能であることが容易に理解さ
れよう。従って、多くの変更が、本発明の趣旨及び範囲
から逸脱することなく、当業者により実現され得る。
【００１８】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００１９】（１）クロック・スキュー効果を最小にし
たセンス・アンプであって、センス・アンプ付勢手段
と、第１制御信号を前記センス・アンプ付勢手段の第１
入力に与える第１ロジック手段と、第２制御信号を前記
センス・アンプ付勢手段の第２入力に与える第２ロジッ
ク手段と、を含み、前記第１及び第２のロジック手段
は、前記第１及び第２の制御信号の間のスキューを最小
にすることによって速度劣化を小さくする、センス・ア
ンプ。 （２）前記センス・アンプ付勢手段はプルダウン・デバ
イスを含む、前記（１）記載のセンス・アンプ。 （３）前記プルダウン・デバイスはＮＭＯＳトランジス
タ・デバイスを含む、前記（２）記載のセンス・アン
プ。 （４）前記第１ロジック手段は、前記プルダウン・デバ
イスのゲートに前記第１制御信号を与える、前記（２）
記載のセンス・アンプ。 （５）前記第２ロジック手段は、前記プルダウン・デバ
イスのソースに前記第２制御信号を与える、前記（２）
記載のセンス・アンプ。 （６）前記第１制御信号は第１クロック信号により生じ
る、前記（１）記載のセンス・アンプ。 （７）前記第２制御信号は第２クロック信号により生じ
る、前記（６）記載のセンス・アンプ。 （８）前記第２制御信号は、さらに前記第２クロック信
号及びアドレス信号により生じる、前記（７）記載のセ
ンス・アンプ。 （９）前記第２クロック信号は、前記第１クロック信号
からスキューされている、前記（７）記載のセンス・ア
ンプ。 （１０）前記第１ロジック手段は、ＮＡＮＤゲート及び
少なくとも１つのインバータを含む、前記（１）記載の
センス・アンプ。 （１１）前記第２ロジック手段はインバータを含む、前
記（１）記載のセンス・アンプ。 （１２）センス・アンプの速度劣化を小さくする方法で
あって、プルダウン・デバイスを与えるステップと、前
記プルダウン・デバイスを第１及び第２の信号経路に接
続するステップであって、第１及び第２のクロック信号
間のスキューによる速度劣化を小さくするために、前記
第１信号経路は前記第１クロック信号を、前記第２信号
経路は前記第２クロック信号をそれぞれ伝える、前記接
続するステップと、を含む、方法。 （１３）前記プルダウン・デバイスを与えるステップ
は、ＮＭＯＳトランジスタを与えるステップを含む、前
記（１２）記載の方法。 （１４）前記プルダウン・デバイスを接続するステップ
は、前記第１クロック信号を前記プルダウン・デバイス
のゲートに与えるステップを含む、前記（１２）記載の
方法。 （１５）前記プルダウン・デバイスを接続するステップ
は、前記第２クロック信号を前記プルダウン・デバイス
のソースに与えるステップを含む、前記（１４）記載の
方法。 （１６）少なくとも２つのクロック信号を受け取るセン
サ回路であって、プリチャージ手段及び前記プリチャー
ジ手段に接続されたプルダウン・デバイスを含み、前記
プルダウン・デバイスはゲート、ソース、及びドレイン
を含む、センス・アンプと、前記センス・アンプに接続
され、少なくとも２つのクロック信号を受け取る制御手
段と、を含み、前記少なくとも２つのクロック信号のう
ち第１信号は前記プルダウン・デバイスのゲートに与え
られ、前記少なくとも２つのクロック信号のうち第２信
号は前記プルダウン・デバイスのソースに与えられる、
センサ回路。 （１７）前記制御手段は、前記第１信号を伝える第１ロ
ジック手段を含む、前記（１６）記載のセンサ回路。 （１８）前記第１ロジック手段はＮＡＮＤゲート及び少
なくとも１つのインバータを含む、前記（１７）記載の
センサ回路。 （１９）前記制御手段は前記第２信号を伝える第２ロジ
ック手段を含む、前記（１６）記載のセンサ回路。 （２０）前記第２ロジック手段はインバータを含む、前
記（１９）記載のセンサ回路。
たセンス・アンプであって、センス・アンプ付勢手段
と、第１制御信号を前記センス・アンプ付勢手段の第１
入力に与える第１ロジック手段と、第２制御信号を前記
センス・アンプ付勢手段の第２入力に与える第２ロジッ
ク手段と、を含み、前記第１及び第２のロジック手段
は、前記第１及び第２の制御信号の間のスキューを最小
にすることによって速度劣化を小さくする、センス・ア
ンプ。 （２）前記センス・アンプ付勢手段はプルダウン・デバ
イスを含む、前記（１）記載のセンス・アンプ。 （３）前記プルダウン・デバイスはＮＭＯＳトランジス
タ・デバイスを含む、前記（２）記載のセンス・アン
プ。 （４）前記第１ロジック手段は、前記プルダウン・デバ
イスのゲートに前記第１制御信号を与える、前記（２）
記載のセンス・アンプ。 （５）前記第２ロジック手段は、前記プルダウン・デバ
イスのソースに前記第２制御信号を与える、前記（２）
記載のセンス・アンプ。 （６）前記第１制御信号は第１クロック信号により生じ
る、前記（１）記載のセンス・アンプ。 （７）前記第２制御信号は第２クロック信号により生じ
る、前記（６）記載のセンス・アンプ。 （８）前記第２制御信号は、さらに前記第２クロック信
号及びアドレス信号により生じる、前記（７）記載のセ
ンス・アンプ。 （９）前記第２クロック信号は、前記第１クロック信号
からスキューされている、前記（７）記載のセンス・ア
ンプ。 （１０）前記第１ロジック手段は、ＮＡＮＤゲート及び
少なくとも１つのインバータを含む、前記（１）記載の
センス・アンプ。 （１１）前記第２ロジック手段はインバータを含む、前
記（１）記載のセンス・アンプ。 （１２）センス・アンプの速度劣化を小さくする方法で
あって、プルダウン・デバイスを与えるステップと、前
記プルダウン・デバイスを第１及び第２の信号経路に接
続するステップであって、第１及び第２のクロック信号
間のスキューによる速度劣化を小さくするために、前記
第１信号経路は前記第１クロック信号を、前記第２信号
経路は前記第２クロック信号をそれぞれ伝える、前記接
続するステップと、を含む、方法。 （１３）前記プルダウン・デバイスを与えるステップ
は、ＮＭＯＳトランジスタを与えるステップを含む、前
記（１２）記載の方法。 （１４）前記プルダウン・デバイスを接続するステップ
は、前記第１クロック信号を前記プルダウン・デバイス
のゲートに与えるステップを含む、前記（１２）記載の
方法。 （１５）前記プルダウン・デバイスを接続するステップ
は、前記第２クロック信号を前記プルダウン・デバイス
のソースに与えるステップを含む、前記（１４）記載の
方法。 （１６）少なくとも２つのクロック信号を受け取るセン
サ回路であって、プリチャージ手段及び前記プリチャー
ジ手段に接続されたプルダウン・デバイスを含み、前記
プルダウン・デバイスはゲート、ソース、及びドレイン
を含む、センス・アンプと、前記センス・アンプに接続
され、少なくとも２つのクロック信号を受け取る制御手
段と、を含み、前記少なくとも２つのクロック信号のう
ち第１信号は前記プルダウン・デバイスのゲートに与え
られ、前記少なくとも２つのクロック信号のうち第２信
号は前記プルダウン・デバイスのソースに与えられる、
センサ回路。 （１７）前記制御手段は、前記第１信号を伝える第１ロ
ジック手段を含む、前記（１６）記載のセンサ回路。 （１８）前記第１ロジック手段はＮＡＮＤゲート及び少
なくとも１つのインバータを含む、前記（１７）記載の
センサ回路。 （１９）前記制御手段は前記第２信号を伝える第２ロジ
ック手段を含む、前記（１６）記載のセンサ回路。 （２０）前記第２ロジック手段はインバータを含む、前
記（１９）記載のセンサ回路。
【図１】スキューのない２つのクロック信号を示す図で
ある。
ある。
【図２】スキューのある２つのクロック信号を示す図で
ある。
ある。
【図３】従来技術のセンス・アンプ回路を示す図であ
る。
る。
【図４】本発明に従ったセンス・アンプ回路を示す図で
ある。
ある。
【図５】本発明の実施例によるセンス・アンプ動作の改
良例を表す図である。
良例を表す図である。
１０、３０ センス・アンプ １２、３２ 制御回路 １４ プリチャージ回路 １６ トランジスタ １８ プルダウン・デバイス ２０ ＣＭＯＳ交差結合回路 ２１、２４、２６、２８、３４、３６ インバータ ２２ ＮＡＮＤゲート
Claims (20)
- 【請求項１】クロック・スキュー効果を最小にしたセン
ス・アンプであって、 センス・アンプ付勢手段と、 第１制御信号を前記センス・アンプ付勢手段の第１入力
に与える第１ロジック手段と、 第２制御信号を前記センス・アンプ付勢手段の第２入力
に与える第２ロジック手段と、 を含み、前記第１及び第２のロジック手段は、前記第１
及び第２の制御信号の間のスキューを最小にすることに
よって速度劣化を小さくする、センス・アンプ。 - 【請求項２】前記センス・アンプ付勢手段はプルダウン
・デバイスを含む、請求項１記載のセンス・アンプ。 - 【請求項３】前記プルダウン・デバイスはＮＭＯＳトラ
ンジスタ・デバイスを含む、請求項２記載のセンス・ア
ンプ。 - 【請求項４】前記第１ロジック手段は、前記プルダウン
・デバイスのゲートに前記第１制御信号を与える、請求
項２記載のセンス・アンプ。 - 【請求項５】前記第２ロジック手段は、前記プルダウン
・デバイスのソースに前記第２制御信号を与える、請求
項２記載のセンス・アンプ。 - 【請求項６】前記第１制御信号は第１クロック信号によ
り生じる、請求項１記載のセンス・アンプ。 - 【請求項７】前記第２制御信号は第２クロック信号によ
り生じる、請求項６記載のセンス・アンプ。 - 【請求項８】前記第２制御信号は、さらに前記第２クロ
ック信号及びアドレス信号により生じる、請求項７記載
のセンス・アンプ。 - 【請求項９】前記第２クロック信号は、前記第１クロッ
ク信号からスキューされている、請求項７記載のセンス
・アンプ。 - 【請求項１０】前記第１ロジック手段は、ＮＡＮＤゲー
ト及び少なくとも１つのインバータを含む、請求項１記
載のセンス・アンプ。 - 【請求項１１】前記第２ロジック手段はインバータを含
む、請求項１記載のセンス・アンプ。 - 【請求項１２】センス・アンプの速度劣化を小さくする
方法であって、 プルダウン・デバイスを与えるステップと、 前記プルダウン・デバイスを第１及び第２の信号経路に
接続するステップであって、第１及び第２のクロック信
号間のスキューによる速度劣化を小さくするために、前
記第１信号経路は前記第１クロック信号を、前記第２信
号経路は前記第２クロック信号をそれぞれ伝える、前記
接続するステップと、 を含む、方法。 - 【請求項１３】前記プルダウン・デバイスを与えるステ
ップは、ＮＭＯＳトランジスタを与えるステップを含
む、請求項１２記載の方法。 - 【請求項１４】前記プルダウン・デバイスを接続するス
テップは、前記第１クロック信号を前記プルダウン・デ
バイスのゲートに与えるステップを含む、請求項１２記
載の方法。 - 【請求項１５】前記プルダウン・デバイスを接続するス
テップは、前記第２クロック信号を前記プルダウン・デ
バイスのソースに与えるステップを含む、請求項１４記
載の方法。 - 【請求項１６】少なくとも２つのクロック信号を受け取
るセンサ回路であって、 プリチャージ手段及び前記プリチャージ手段に接続され
たプルダウン・デバイスを含み、前記プルダウン・デバ
イスはゲート、ソース、及びドレインを含む、センス・
アンプと、 前記センス・アンプに接続され、少なくとも２つのクロ
ック信号を受け取る制御手段と、 を含み、前記少なくとも２つのクロック信号のうち第１
信号は前記プルダウン・デバイスのゲートに与えられ、
前記少なくとも２つのクロック信号のうち第２信号は前
記プルダウン・デバイスのソースに与えられる、センサ
回路。 - 【請求項１７】前記制御手段は、前記第１信号を伝える
第１ロジック手段を含む、請求項１６記載のセンサ回
路。 - 【請求項１８】前記第１ロジック手段はＮＡＮＤゲート
及び少なくとも１つのインバータを含む、請求項１７記
載のセンサ回路。 - 【請求項１９】前記制御手段は前記第２信号を伝える第
２ロジック手段を含む、請求項１６記載のセンサ回路。 - 【請求項２０】前記第２ロジック手段はインバータを含
む、請求項１９記載のセンサ回路。
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|---|---|---|---|
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|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008257833A (ja) * | 2007-04-03 | 2008-10-23 | Taiwan Semiconductor Manufacturing Co Ltd | センス増幅回路およびセンス増幅方法 |
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| US7071737B2 (en) * | 2004-07-13 | 2006-07-04 | Kabushiki Kaisha Toshiba | Systems and methods for controlling timing in a circuit |
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-
1997
- 1997-04-14 US US08/839,565 patent/US5828239A/en not_active Expired - Fee Related
-
1998
- 1998-04-13 JP JP10088598A patent/JP3762830B2/ja not_active Expired - Fee Related
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