CN207250143U - 存储器电路 - Google Patents

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Abstract

一种存储器电路，该存储器电路包括：字线；存储器单元，这些存储器单元连接至该字线；以及字线驱动器电路，该字线驱动器电路包括p沟道上拉晶体管。该存储器电路进一步包括读取辅助电路，该读取辅助电路包括n沟道下拉晶体管和n沟道二极管接法晶体管，其中，该n沟道下拉晶体管具有连接在该字线与接地节点之间的源漏路径，该n沟道二极管接法晶体管具有连接在正电源节点与该n沟道下拉晶体管的栅极端子之间的源漏路径。该n沟道二极管接法晶体管被配置成用于向该n沟道下拉晶体管的该栅极端子施加偏置电压，该偏置电压对于相对较低的温度而言是相对较低的电压并且对于相对较高的温度而言是相对较高的电压。

Description

存储器电路
技术领域
本实用新型涉及集成存储器电路，并且具体地涉及一种用于静态随机存取存储器(SRAM)的读取辅助电路。
背景技术
参照图1，图1示出了标准存储器电路10的示意图，该标准存储器电路包括六晶体管(6T)静态随机存取存储器(SRAM)单元12、字线驱动器14以及地址解码器16。单元12包括两个交叉耦合的 CMOS反相器22和24，每个反相器包括串联连接的p沟道和n沟道 MOSFET晶体管对。反相器12和14的输入端和输出端耦合以形成具有真数据存储节点QT和补码数据存储节点QB的锁存电路。单元12 进一步包括两个传送(传输门)晶体管26和28，其栅极端子由字线 (WL)驱动。晶体管26是连接在真数据存储节点QT与同真位线 (BLT)相关联的节点之间的源漏。晶体管28是连接在补码数据存储节点QB与同补码位线(BLB)相关联的节点之间的源漏。每个反相器22和24中的p沟道晶体管30和32的源极端子在高电源节点处耦合以接收高电源电压(例如，Vdd)，而每个反相器22和24中的 n沟道晶体管34和36的源极端子在低电源节点处耦合以接收低电源电压(例如，Gnd)。高电源节点处的高电源电压Vdd以及低电源节点处的低电源电压Gnd包括用于单元12的电压的电源组。字线WL 耦合到字线驱动器电路14的输出端，该字线驱动器电路包括形成逻辑反相器的串联连接的p沟道和n沟道MOSFET晶体管对。字线驱动器电路14也在高电源节点处耦合以接收高电源电压(Vdd)，并且在低电源节点处参照低电源电压(Gnd)。字线驱动器电路14的输入端耦合到地址解码器16的输出端。地址解码器16接收地址(Addr)、解码所接收到的地址并且通过字线驱动器电路14选择性地致动字线。
实用新型内容
本实用新型的实施例提供一种存储器电路，用于静态随机存取存储器的温度补偿读取辅助电路。
在实施例中，一种存储器电路包括：字线；多个存储器单元，该多个存储器单元连接至该字线；下拉晶体管，该下拉晶体管具有连接在该字线与接地节点之间的源漏路径；以及偏置电路，该偏置电路被配置成用于向该下拉晶体管的控制端子施加依赖于温度的偏置电压。
所述存储器电路进一步包括字线驱动器电路，所述字线驱动器电路包括p沟道上拉晶体管，所述下拉晶体管是n沟道晶体管。
所述偏置电路包括第一二极管接法晶体管，所述第一二极管接法晶体管耦合在正电源电压节点与所述下拉晶体管的所述控制端子之间。
所述偏置电路进一步包括第二二极管接法晶体管，所述第二二极管接法晶体管耦合在所述下拉晶体管的所述控制端子与所述接地节点之间。
所述第一二极管接法晶体管是n沟道晶体管，并且所述第二二极管接法晶体管是p沟道晶体管。
所述第一二极管接法晶体管是n沟道晶体管。
所述依赖于温度的偏置电压根据所述第一二极管接法晶体管的阈值电压的依赖于温度的变化而变化。
所述依赖于温度的偏置电压对于第一温度而言是第一电压而对于第二温度而言是第二电压，所述第一温度低于所述第二温度，并且所述第一电压低于所述第二电压。
所述依赖于温度的偏置电压的最小电压被钳位。
在实施例中，一种存储器电路包括：字线；多个存储器单元，该多个存储器单元连接至该字线；字线驱动器电路，该字线驱动器电路包括p沟道上拉晶体管；n沟道下拉晶体管，该n沟道下拉晶体管具有连接在该字线与接地节点之间的源漏路径；以及n沟道二极管接法晶体管，该n沟道二极管接法晶体管具有连接在正电源节点与n沟道下拉晶体管的栅极端子之间的源漏路径，该n沟道二极管接法晶体管被配置成用于向n沟道下拉晶体管的栅极端子施加依赖于温度的偏置电压。
所述存储器电路进一步包括p沟道二极管接法晶体管，所述p沟道二极管接法晶体管耦合在所述下拉晶体管的控制端子与所述接地节点之间。
在实施例中，一种存储器电路包括：字线；多个存储器单元，该多个存储器单元连接至该字线；字线驱动器电路，该字线驱动器电路包括p沟道上拉晶体管；n沟道下拉晶体管，该n沟道下拉晶体管具有连接在该字线与接地节点之间的源漏路径；以及n沟道二极管接法晶体管，该n沟道二极管接法晶体管具有连接在正电源节点与n沟道下拉晶体管的栅极端子之间的源漏路径，该n沟道二极管接法晶体管被配置成用于向n沟道下拉晶体管的栅极端子施加偏置电压，该偏置电压对于第一温度而言是第一电压并且对于第二温度而言是第二电压，所述第一温度低于所述第二温度，并且所述第一电压低于所述第二电压。
所述存储器电路进一步包括p沟道二极管接法晶体管，所述p沟道二极管接法晶体管耦合在所述下拉晶体管的控制端子与所述接地节点之间，并且起到钳位所述n沟道下拉晶体管的所述栅极端子处的最小电压的作用。
根据本实用新型的实施例的存储器电路能够用于静态随机存取存储器的温度补偿读取辅助电路。
附图说明
为了更好地理解这些实施例，现在将仅通过举例的方式参照附图，在附图中：
图1是标准存储器电路的示意图；
图2是具有读取辅助的存储器电路的示意图；
图3是具有读取辅助的存储器电路的示意图；以及
图4展示了用于存储器阵列的读取辅助功能的实现方式。
具体实施方式
现在参照图2，其示出了具有读取辅助功能的存储器电路100的示意图。存储器电路100包括六晶体管(6T)静态随机存取存储器 (SRAM)单元12、字线驱动器14以及地址解码器16，如图1中所示。图2的电路100与图1的电路10的不同之处在于其包括读取辅助电路102。读取辅助电路102包括连接在字线WL与低电源节点Gnd 之间的n沟道晶体管104源漏以及被配置成用于对晶体管104的控制端子(栅极)进行偏置的偏置电路。该偏置电路包括二极管接法n沟道晶体管106(栅极连接至漏极)，该二极管接法n沟道晶体管是连接在高电源节点Vdd与晶体管104的栅极之间的源漏。晶体管104 的控制端子(栅极)被二极管接法n沟道晶体管106偏置为电压Vdd-Vt (其中，Vt是晶体管106的阈值电压)。晶体管104被偏置为导通并且在字线WL与低电源节点Gnd之间呈现电阻。
当地址解码器通过字线驱动器电路14致动字线时，字线驱动器电路14中的p沟道晶体管110导通，而字线驱动器电路14中的n沟道晶体管112断开。在不存在偏置晶体管104的情况下，字线WL将被拉至电压Vdd。然而，由于晶体管104被偏置为导通并且在字线 WL与低电源节点Gnd之间呈现电阻，因此由晶体管104和110的串联连接的源漏路径形成分压器电路，并且字线WL上的电压等于 Vdd-ΔV，其中，ΔV是晶体管110两端的电压降。电压ΔV是依赖于温度的电压。
在相对较低的温度下，二极管接法n沟道晶体管106两端将存在相对较高的电压降(即，晶体管106的电压Vt较高)。由于晶体管 110两端的电压降ΔV将更低，因此晶体管104的栅极处的偏置电压将相应地更低，并且晶体管104两端的电压将更高(即，字线WL电压将相对较高)。因此，在较低温度下，读取辅助电路102提供对字线WL的受限的(限制的或最小的)减速传动。
相反，在相对较高的温度下，二极管接法n沟道晶体管106两端将存在相对较低的电压降(即，晶体管106的电压Vt较低)。由于晶体管110两端的电压降ΔV将更高，因此晶体管104的栅极处的偏置电压将相应地更高，并且晶体管104两端的电压将更低(即，字线 WL电压将相对较低)。因此，在受静态噪声容限(SNM)限制的较高温度下，读取辅助电路102提供对字线WL的最大减速传动。
由读取辅助电路102提供的读取辅助功能根据温度相应地提供对字线WL下拉(通过晶体管104)的动态自适应控制。
下表展示了：针对相对于FS角(n沟道快速，p沟道慢速)的0.6 V的电源电压Vdd，读取辅助电路102根据温度对字线WL电压的控制：
-40℃ 25℃ 85℃ 125℃
0.600V 0.590V 0.578V 0.575V
下表展示了：针对相对于FS角(n沟道快速，p沟道慢速)的0.8V 的电源电压Vdd，读取辅助电路102根据温度对字线WL电压的控制：
-40℃ 25℃ 85℃ 125℃
0.793V 0.781V 0.769V 0.763V
现在参照图3，其示出了具有读取辅助功能的存储器电路100的示意图。存储器电路100包括六晶体管(6T)静态随机存取存储器(SRAM)单元12、字线驱动器14以及地址解码器16，如图1中所示。图3的电路100与图1的电路10的不同之处在于其包括读取辅助电路112。读取辅助电路112包括连接在字线WL与低电源节点Gnd 之间的n沟道晶体管104源漏以及被配置成用于对晶体管104的控制端子(栅极)进行偏置的偏置电路。该偏置电路包括：二极管接法n 沟道晶体管106(栅极连接至漏极)，该二极管接法n沟道晶体管是连接在高电源节点Vdd与晶体管104的栅极之间的源漏；以及二极管接法p沟道晶体管108(栅极连接至漏极)，该二极管接法p沟道晶体管是连接在晶体管104的栅极与低电源节点Gnd之间的源漏。晶体管104的控制端子(栅极)被二极管接法n沟道晶体管106的组合偏置为电压Vdd-Vtn(其中，Vtn是晶体管106的阈值电压)。晶体管 104被偏置为导通并且在字线WL与低电源节点Gnd之间呈现电阻。二极管接法p沟道晶体管108用作电压钳，该电压钳将晶体管104的控制端子(栅极)处的最小电压设置为等于Vtp(其中，Vtp是晶体管108的阈值电压)。
当地址解码器通过字线驱动器电路14致动字线时，字线驱动器电路14中的p沟道晶体管110导通，而字线驱动器电路14中的n沟道晶体管112断开。在不存在偏置晶体管104的情况下，字线WL将被拉至电压Vdd。然而，由于晶体管104被偏置为导通并且在字线 WL与低电源节点Gnd之间呈现电阻，因此分压器电路由晶体管104 和110形成，并且字线WL上的电压等于Vdd-ΔV，其中，ΔV是晶体管110两端的电压降。电压ΔV依赖于温度。
在相对较低的温度下，二极管接法n沟道晶体管106两端将存在相对较高的电压降(即，晶体管106的电压Vtn较高)。晶体管104 的栅极处的偏置电压将相应地更低，而晶体管104两端的电压将更高 (即，字线WL电压将相对较高)，从而使得晶体管110两端的ΔV 电压降更低。因此，在较低温度下，读取辅助电路112提供字线WL 的受限的(限制的)低速传动。
相反，在相对较高的温度下，二极管接法n沟道晶体管106两端将存在相对较低的电压降(即，晶体管106的电压Vtn较低)。晶体管104的栅极处的偏置电压将相应地更高，而晶体管104两端的电压将更低(即，字线WL电压将相对较低)，从而使得晶体管110两端的ΔV电压降更高。因此，在受静态噪声容限(SNM)限制的较高温度下，读取辅助电路112提供对字线WL的最大减速传动。
由读取辅助电路112提供的读取辅助功能根据温度相应地提供对字线WL下拉(通过晶体管104)的动态自适应控制。
现在参照图4，其示出了用于存储器阵列200的读取辅助功能的实现方式。阵列200包括按行和列安排的多个存储器单元12。字线 WL被提供用于每一行并且连接至在那一行中的单元12的传输门晶体管。读取辅助电路102/112连接至存储器阵列200的每条字线WL。在一个实施例中，单个晶体管104连接至多条字线。在另一个实施例中，为每条字线提供晶体管104。在此实施方式中，单个偏置电路可以连接至多个晶体管104的栅极端子。
前面通过示例性和非限定性的描述提供了对本实用新型一些示例性实施例的全面和信息性的描述。然而，当结合附图和所附权利要求书进行阅读时，将通过以上描述，各种修改和适配形式对于相关领域技术人员可以变得显而易见。然而，本实用新型的教导的所有这样和相似的修改仍将落入如在所附权利要求书中所限定的本实用新型的范围之内。

Claims (13)

1.一种存储器电路，其特征在于，包括：
字线；
多个存储器单元，所述多个存储器单元连接至所述字线；
下拉晶体管，所述下拉晶体管具有连接在所述字线与接地节点之间的源漏路径；以及
偏置电路，所述偏置电路被配置成用于向所述下拉晶体管的控制端子施加依赖于温度的偏置电压。
2.如权利要求1所述的存储器电路，其特征在于，进一步包括字线驱动器电路，所述字线驱动器电路包括p沟道上拉晶体管，所述下拉晶体管是n沟道晶体管。
3.如权利要求2所述的存储器电路，其特征在于，所述偏置电路包括第一二极管接法晶体管，所述第一二极管接法晶体管耦合在正电源电压节点与所述下拉晶体管的所述控制端子之间。
4.如权利要求3所述的存储器电路，其特征在于，所述偏置电路进一步包括第二二极管接法晶体管，所述第二二极管接法晶体管耦合在所述下拉晶体管的所述控制端子与所述接地节点之间。
5.如权利要求4所述的存储器电路，其特征在于，所述第一二极管接法晶体管是n沟道晶体管，并且所述第二二极管接法晶体管是p沟道晶体管。
6.如权利要求3所述的存储器电路，其特征在于，所述第一二极管接法晶体管是n沟道晶体管。
7.如权利要求3所述的存储器电路，其特征在于，所述依赖于温度的偏置电压根据所述第一二极管接法晶体管的阈值电压的依赖于温度的变化而变化。
8.如权利要求1所述的存储器电路，其特征在于，所述依赖于温度的偏置电压对于第一温度而言是第一电压而对于第二温度而言是第二电压，所述第一温度低于所述第二温度，并且所述第一电压低于所述第二电压。
9.如权利要求1所述的存储器电路，其特征在于，所述依赖于温度的偏置电压的最小电压被钳位。
10.一种存储器电路，其特征在于，包括：
字线；
多个存储器单元，所述多个存储器单元连接至所述字线；
字线驱动器电路，所述字线驱动器电路包括p沟道上拉晶体管；
n沟道下拉晶体管，所述n沟道下拉晶体管具有连接在所述字线与接地节点之间的源漏路径；以及
n沟道二极管接法晶体管，所述n沟道二极管接法晶体管具有连接在正电源节点与所述n沟道下拉晶体管的栅极端子之间的源漏路径，所述n沟道二极管接法晶体管被配置成用于向所述n沟道下拉晶体管的所述栅极端子施加依赖于温度的偏置电压。
11.如权利要求10所述的存储器电路，其特征在于，进一步包括p沟道二极管接法晶体管，所述p沟道二极管接法晶体管耦合在所述下拉晶体管的控制端子与所述接地节点之间。
12.一种存储器电路，其特征在于，包括：
字线；
多个存储器单元，所述多个存储器单元连接至所述字线；
字线驱动器电路，所述字线驱动器电路包括p沟道上拉晶体管；
n沟道下拉晶体管，所述n沟道下拉晶体管具有连接在所述字线与接地节点之间的源漏路径；以及
n沟道二极管接法晶体管，所述n沟道二极管接法晶体管具有连接在正电源节点与所述n沟道下拉晶体管的栅极端子之间的源漏路径，所述n沟道二极管接法晶体管被配置成用于向所述n沟道下拉晶体管的所述栅极端子施加偏置电压，所述偏置电压对于第一温度而言是第一电压并且对于第二温度而言是第二电压，所述第一温度低于所述第二温度，并且所述第一电压低于所述第二电压。
13.如权利要求12所述的存储器电路，其特征在于，进一步包括p沟道二极管接法晶体管，所述p沟道二极管接法晶体管耦合在所述下拉晶体管的控制端子与所述接地节点之间，并且起到钳位所述n沟道下拉晶体管的所述栅极端子处的最小电压的作用。
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