KR100588321B1 - 반도체 기억 장치 및 그 제어 방법 - Google Patents

Abstract

본 발명은 저전원 전압화를 수반하면서 대용량화 및 고속화되더라도, 회로 규모를 증대시키지 않고 저소비 전류화 및 고속화를 충분히 도모할 수 있는 반도체 기억 장치를 제공하는 것을 그 해결 과제로 한다.

프리차지 회로(Pre3)의 쇼트 회로 부분을 트랜지스터(TN1A, TN1B)의 직렬 접속으로 구성하고, 양 트랜지스터의 접속점과 프리차지 전압(VPR)의 사이에 트랜지스터(TN2A 및 TN2B)를 직렬 접속하여 전위 유지 회로로 하며, 트랜지스터(TN1A와 TN2A, TN1B와 TN2B)를 각각 프리차지 신호(BRS0 및 BRS1)로 제어한다. 프리차지 신호(BRS0 및 BRS1) 중 어느 한쪽을 1 사이클전부터 사전 설정해 두고서, 다른 쪽을 설정함과 동시에 비트선쌍(/BL-BL)의 쇼트 동작을 개시하고, 쇼트 동작의 종료시에는 사전 설정된 쪽을 리세트하여 쇼트 동작을 종료한다.

Description

반도체 기억 장치 및 그 제어 방법{SEMICONDUCTOR MEMORY DEVICE AND CONTROL METHOD FOR THE SAME}

도 1은 종래 기술의 반도체 기억 장치에 있어서의 비트선 프리차지 회로를 나타내는 회로도.

도 2는 종래 기술에 있어서의 메모리 셀 어레이와 비트선쌍 프리차지 회로, 프리차지 신호의 지연을 나타내는 개략 회로도.

도 3은 종래 기술에 있어서의 비트선쌍의 쇼트 파형도.

도 4는 제1 실시예의 반도체 기억 장치에 있어서의 비트선 프리차지 회로를 나타내는 회로도.

도 5는 제1 실시예의 비트선 프리차지 기간 단축시의 동작 파형을 나타내는 파형도.

도 6은 제1 실시예에 있어서의 CR 지연에 의한 비트선 프리차지 기간 단축시의 동작 파형을 나타내는 확대 파형도.

도 7은 제2 실시예의 반도체 기억 장치에 있어서의 비트선 프리차지 회로를 나타내는 회로도.

도 8은 제2 실시예에 있어서의 CR 지연에 의한 비트선 프리차지 기간 단축시의 동작 파형을 나타내는 확대 파형도.

도 9는 제3 실시예의 반도체 기억 장치에 있어서의 비트선 프리차지 회로를 나타내는 회로도.

도 10은 제3 실시예에 있어서의 CR 지연에 의한 비트선 프리차지 기간 단축시의 동작 파형을 나타내는 확대 파형도.

도 11은 제4 실시예의 반도체 기억 장치에 있어서의 비트선 프리차지 회로를 나타내는 회로도.

도 12는 제4 실시예의 비트선 프리차지 기간 단축시의 동작 파형을 나타내는 파형도.

도 13은 제4 실시예에 있어서의 비트선쌍의 쇼트 파형도.

도 14는 제5 실시예의 제1 구체예에 있어서의 비트선 프리차지 회로를 나타내는 회로도.

도 15는 제5 실시예의 제2 구체예에 있어서의 비트선 프리차지 회로를 나타내는 회로도.

도 16은 제6 실시예의 제1 구체예에 있어서의 비트선 프리차지 회로를 나타내는 회로도.

도 17은 제6 실시예의 제2 구체예에 있어서의 비트선 프리차지 회로를 나타내는 회로도.

도 18은 제6 실시예의 제3 구체예에 있어서의 비트선 프리차지 회로를 나타내는 회로도.

도 19는 제6 실시예의 제4 구체예에 있어서의 비트선 프리차지 회로를 나타 내는 회로도.

도 20은 제7 실시예의 반도체 기억 장치에 있어서의 비트선 분할 프리차지를 나타내는 회로도.

<도면의 주요 부분에 대한 부호의 설명>

/BL, BL : 비트선

/BLd, BLd : 최원점(最遠点)의 비트선

Pre, Pre1, Pre2, Pre3, Pre4, Pre41, Pre42 : 프리차지 회로

Pred, Pre1d, Pre2d, Pre3d, Pre4d : 최원점의 프리차지 회로

PreC1, PreC2, PreC4, PreC1P, PreC2P, PreC3P : 프리차지 신호 발생 회로

Lch : 래치 회로

Rng : 분주 회로

Dly : 지연 회로

TN1A, TN1B : 비트선쌍 쇼트용 트랜지스터

TN1Ad, TN1Bd : 최원점의 비트선쌍 쇼트용 트랜지스터

TN102, TN103, TN2, TN2A, TN2B : 비트선 전위 유지용 트랜지스터

TN102d, TN103d, TN2d, TN2Ad, TN2Bd : 최원점의 비트선 전위 유지용 트랜지스터

BRS0, BRS1, BRS3P, BRS0P, BRS1P : 프리차지 신호(비트선쌍 쇼트용)

BRS0d, BRS1d : 최원점의 프리차지 신호(비트선쌍 쇼트용)

BRS2, BRS4P : 프리차지 신호(비트선 전위 유지용)

BRS2d : 최원점의 프리차지 신호(비트선 전위 유지용)

본 발명은 비트선 프리차지 동작을 수행하는 반도체 기억 장치에 관한 것으로, 특히 고속 동작에 적합한 프리차지 동작을 수행하는 반도체 기억 장치에 관한 것이다.

최근, 동화상 화면이나 그 밖의 선진 기능을 실현하는 컴퓨터 기술의 진전에 따라 다이내믹 랜덤 액세스 메모리(DRAM) 등의 반도체 기억 장치에는 대용량화나 고속화에 대한 필요성이 강하게 요구되고 있다. 또한, 프로세스 기술의 진전이나 휴대 기기 등의 보급 등에 의해 저전원 전압화나 저소비 전류화도 필요하다.

그런데, 메모리 셀에서의 데이터의 판독 및 기록은 비트선을 통해 행해지지만, 특히 판독의 경우에는 메모리 셀로부터 판독된 데이터를 감지 증폭기 등으로 차동 증폭할 필요가 있으며, 비트선은 2 개를 1 조(1 set)로 하여 감지 증폭기를 사이에 두고 쌍을 이루어서 비트선쌍으로서 구성되고 있고, 서로 상보된 신호가 입출력된다. 그 때문에 데이터 액세스의 종료후에는 다음 데이터 액세스에 대비해서 비트선쌍의 전압을 리세트하는 소위 프리차지 동작을 행할 필요가 있고, 데이터 입출력의 사이클은 데이터 액세스 동작과 비트선쌍 프리차지 동작의 합에 의해 결정된다. 따라서, 데이터 액세스의 고속화를 도모하기 위해서는 비트선 프리차지 동작의 고속화가 매우 중요하다.

도 1은 종래 기술의 반도체 기억 장치에 있어서의 비트선 프리차지 회로를 도시하고 있다. 비트선쌍(/BL-BL)에는 각각 다수의 메모리 셀이 접속되어 있지만, 도 1에서는 메모리 셀(Cell0, Cell1)(DRAM 구성의 메모리 셀을 나타냄)이 예시되어 있다. 또한, 비트선쌍(/BL-BL)은 감지 증폭기(SAmp)로 연결됨과 동시에, 프리차지 회로(pre)에 접속되어 있다.

프리차지 회로(Pre)는 비트선쌍(/BL-BL)을 쇼트하는 트랜지스터(TN101) 및 쇼트된 비트선(/BL, BL)의 전위를 프리차지 전압(VPR)으로 유지하기 위한 트랜지스터(TN102, TN103)로 구성되며, 이들 트랜지스터(TN101∼TN103)는 제어 회로(Cnt)로부터 출력되는 데이터 사이클 개시 신호(ACTV)와 프리차지 사이클 개시 신호(PRE)에 의해 제어된 프리차지 신호 발생 회로(PreC)로부터 출력되는 프리차지 신호(PREZ)에 의해 제어된다.

종래부터 대용량화 또는 저전원 전압화된 경우에 있어서 비트선 프리차지 동작의 고속화를 도모하기 위해서, 프리차지 신호(PREZ)의 구동 능력을 강화하는 방책이 채용되고 있다. 구체적으로는, 프리차지 신호 발생 회로(PreC)를, 칩 내에 다수 있는 트랜지스터(TN101∼TN103)의 게이트 총 용량을 충분히 구동할 수 있는 큰 트랜지스터로 구성하거나 또는 승압된 전압(VPP)을 인가함으로써, 구동하여야 할 트랜지스터(TN101∼TN103)의 증가에 따른 구동 부하의 증대나 저전원 전압화에 의한 구동 능력의 저감에 대응하고 있다.

그러나, 대용량화, 고속화의 요구는 계속되고, 또한 이들 요구를 실현하기 위해서 저전원 전압화도 진전되기 때문에, 상기 종래 기술에서는 이하에 기술하는 것과 같이, 고속화를 유지하기 위해서 제어 회로의 회로 규모가 크게되어 칩 상의 점유 면적의 증대나 소비 전류의 증대를 초래하게 되고, 또한 고속화를 충분히 도모할 수 없다고 하는 해결 과제를 가지고 있다.

도 2에 나타낸 바와 같이 대용량화된 경우, 프리차지 신호(PREZ)에 접속되는 프리차지 회로(Pre)용 트랜지스터(TN101∼TN103)의 수도 증대하여, 프리차지 신호(PREZ) 자신의 배선 저항과 트랜지스터(TN101∼TN103)의 게이트 용량으로부터 비트선쌍마다 CR 지연이 부가되게 된다. 이 CR 지연은 비트선쌍을 통과할 때마다 순차적으로 가산되어 최원점(最遠点)에서 최대가 되고, 고속화의 요구에 대해서는 최원점에서의 프리차지 동작이 규칙적인 속도로 하기 때문에, 그 이외의 비트선쌍에서는 프리차지 동작이 완료하고 있음에도 불구하고 최원점에서의 동작 완료를 기다리지 않으면 안되어 고속화를 생각한 것만큼 도모할 수 없다. 또한, 이 CR 지연 시정수는 배선 저항과 게이트 용량에 따라 일률적으로 결정되기 때문에, 프리차지 신호 발생 회로(PreC)의 구동 능력의 개선으로는 해소되지 않고, 고속화를 충분히 도모할 수 없다고 하는 문제가 있다.

또한, 대용량화에 따른 프리차지 신호(PREZ)의 부하 용량의 증대에 대응하여, 프리차지 신호(PREZ)의 구동 능력을 향상시키기 위해서, 프리차지 신호 발생 회로(PreC)를 구성하는 트랜지스터 규격을 크게 할 필요가 있지만, 칩 상에 있어서의 프리차지 신호 발생 회로(PreC)가 점유하는 면적이 증대되어 버려 회로 집적상 바람직하지 못하다고 하는 문제가 있다.

또한, 프리차지 신호 발생 회로(PreC)의 출력 능력 강화나 프리차지 신호(PREZ)의 승압 전압(VPP) 구동에 따른 승압 회로의 추가 또는 능력 증강은 소비 전류의 증대를 초래하여 저소비 전류를 도모할 수 없다고 하는 문제가 있다.

또한, 프로세스 테크놀러지의 진전이나 휴대 기기 등의 보급 등에 의해, 트랜지스터의 한계치 전압의 저하 이상으로 저전원 전압화가 진전되고 있고, 전원 전압(VDD)에 대한 트랜지스터의 동작 여유가 감소되는 방향에 있다. 따라서, 종래의 프리차지 회로(Pre)에 의해 비트선쌍(/BL-BL)의 프리차지 동작을 행하는 경우, 메모리 셀 데이터가 파괴되지 않고서 정확하게 판독되기 위해서는, 종래 이상으로 비트선쌍(/BL-BL)을 확실하게 쇼트할 필요가 있고, 다음 데이터 액세스 동작으로 이행하기 전에 보다 많은 프리차지 시간이 필요하게 되어, 고속화를 방해하는 문제가 있다.

이러한 현상을 도 3에 기초하여 구체적으로 나타낸다. 프리차지 신호(PREZ)가 H 레벨 전위가 되어 트랜지스터(TN101∼TN103)가 도통하여 프리차지 동작을 개시한다. 이 상태에서는, 각 트랜지스터(TN101∼TN103)의 백 바이어스가 상이하기 때문에 트랜지스터(TN101∼TN103)마다 구동 능력에 차이가 생기게 된다. 만일, 비트선(BL)의 전위를 VDD, 비트선(/BL)의 전위를 0V, 프리차지 전압(VPR)=VDD/2라고 가정하면, 시각 t0에서는,

TN101 : VGS=VDD, VDS=VDD, VBS=0

TN102 : VGS=VDD, VDS=VDD/2, VBS=0

TN103 : VGS=VDD/2, VDS=VDD/2, VBS=VDD/2

의 관계가 성립한다. 시각 t1으로 향하는 기간에서는, 바이어스 관계로부터 트랜지스터(TN101)가 가장 강하게 도통하여 비트선쌍(/BL-BL)을 쇼트하기 시작한다. 이어서 강하게 도통하는 것은 트랜지스터(TN102)로, 비트선(/BL)(=0V)을 프리차지 전압(VPR)(=VDD/2)에 쇼트시키고, 트랜지스터(TN103)는 트랜지스터(TN102)보다도 약하게 비트선(BL)(=VDD)을 프리차지 전압(VPR)(=VDD/2)으로 쇼트시키며, 시각 t1의 시점에서는 BL=VPR+α, /BL=VPR가 되어, 각 트랜지스터의 바이어스 조건은,

TN101 : VGS=VDD/2, VDS=α, VBS=VDD/2

TN102 : VGS=VDD/2, VDS=0, VBS=VDD/2

TN103 : VGS=VDD/2, VDS=α, VBS=VDD/2

가 된다.

시각 t1에서는 트랜지스터(TN101), 트랜지스터(TN103)는 자신에게 전류를 흘려 쇼트 동작을 하고 있지만, 트랜지스터(TN102)는 VDS=0이므로 자신은 전류를 흘리지 않고 있다. 그리고 시각 t1에서 시각 t2로 향하면, 트랜지스터(TN101)는 비트선쌍(/BL-BL)을 계속해서 쇼트하기 때문에, 비트선쌍(/BL-BL)은 함께 VDD/2+α/2의 전압 레벨로 인장되어, 시각 t2에서는,

TN101 : VGS=VDD-(VDD/2+α/2), VDS=0, VBS=VDD/2+α/2

TN102 : VGS=VDD/2, VDS=α/2, VBS=VDD/2

TN103 : VGS=VDD/2, VDS=α/2, VBS=VDD/2

가 된다. 그리고, 최종적으로는 /BL=BL=VPR(=VDD/2)로 수렴해 가지만 이것에는 더욱 시간이 걸린다.

여기서, α는 회로 정수에 의해 결정되는 정수이며, 트랜지스터 (TN101∼TN103)의 구동 능력이 강하고 프리차지 동작에 대해 충분한 여유가 있는 경우에는 작은 값이 되어 상기한 시각 t1에서의 비트선쌍(/BL-BL) 사이의 전위차는 감지 증폭기(SAmp)에 있어서 무시할 수 있는 레벨이 되지만, 저전원 전압화에 의해 트랜지스터 임계치 전압이 상대적으로 높아져 트랜지스터(TN101∼TN103)의 동작 여유가 엄해지면, α는 값으로서 큰 의미를 갖게 되고, 시각 t1에서는, 이미 감지 증폭기(SAmp)를 정상적으로 동작시킬 수 없게 되어, 보다 많은 프리차지 시간이 필요하게 되어 데이터 액세스의 고속화가 방해받게 된다.

본 발명은 상기 종래 기술의 문제점을 해소하기 위해서 이루어진 것으로, 저전원 전압화를 수반하면서 대용량화 및 고속화되더라도 회로 규모를 증대시킴이 없이 저소비 전류화 및 고속화를 충분히 도모할 수 있는 반도체 기억 장치를 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위해서, 청구항 1에 따른 반도체 기억 장치는 비트선쌍의 비트선들 사이에 직렬 접속되는 제1 및 제2 스위치 소자로 비트선쌍 쇼트 회로가 구성되는 것을 특징으로 한다.

청구항 1의 반도체 기억 장치에서는, 제1 및 제2 스위치 소자는 신호 레벨이 동시에 천이됨이 없이 제1 및 제2 제어 신호로 제어되고, 각 스위치 소자는 각각의 제어 신호에 의해 도통되어, 양 제어 신호가 갖추어진 시점에서 비트선쌍의 쇼트 동작이 행해진다.

이에 따라, 제1 또는 제2 제어 신호 중 어느 한쪽의 제어 신호를 사전 설정 신호로서 비트선쌍의 쇼트 동작 개시전에 사전 설정해 두고서, 다른 쪽의 제어 신호를 설정함과 동시에 비트선쌍의 쇼트를 개시하고, 쇼트 동작의 종료시에는 사전 설정 신호로 한 제어 신호를 리세트함으로써 쇼트 동작을 종료시키면 좋고, 비트선쌍 쇼트 동작의 개시와 종료를 상이한 제어 신호로 설정할 수 있기 때문에, 고속화되어 프리차지 시간이 단축된 경우에 제어 신호선의 CR 지연에 의해 파형이 완만해지더라도, 단독 신호를 사용하는 경우와 같이 파형이 찌그러지는 일이 없고, 유효한 프리차지 동작을 확실하게 확보할 수 있고, 제어 신호선의 배선 저항과 제1 및 제2 스위치 소자의 부하 용량으로 이루어지는 CR 지연의 영향을 받기 어려운 회로 구성이 되어, 비트선쌍 쇼트 시간을 단축하여 데이터 액세스의 고속화가 실현된다.

또한, 각 제어 신호에는 짧은 펄스 동작이 요구되는 일이 없기 때문에, 제어 신호를 생성하는 회로의 구동 능력을 종래의 회로에 비하여 작게 할 수 있으며, 제어 신호의 생성 회로에 관해서 칩 상의 회로 점유 면적이나 소비 전류의 저감을 도모할 수 있다.

또, 청구항 2에 따른 반도체 기억 장치는 청구항 1에 기재한 반도체 기억 장치에 있어서, 제1 및 제2 스위치 소자의 공통 노드와 소정 전압원 사이에 제3 제어 신호에 의해 제어되는 제3 스위치 소자를 접속하여 비트선 전압 유지 회로가 구성되는 것을 특징으로 한다.

청구항 2의 반도체 기억 장치에서는, 제3 스위치 소자는 제3 제어 신호에 의해 제어되고, 제1 및 제2 스위치 소자가 함께 도통하여 비트선쌍이 쇼트하는 기간 내에 도통하여 비트선쌍을 소정 전압원에 접속한다.

이에 따라, 제1 내지 제3 스위치 소자를 제1 내지 제3 제어 신호에 의해 제어하기 때문에, 각 제어 신호마다 구동 부하 용량을 작게 할 수 있고, 제어 신호를 생성하는 회로에 대해서 칩 상의 회로 점유 면적이나 소비 전류의 저감을 도모할 수 있다.

또한, 비트선쌍 쇼트 회로와 비트선 전압 유지 회로를 서로 다른 제어 신호로 제어할 수 있기 때문에, 각각 최적의 타이밍에 동작을 행할 수 있어, 비트선쌍 쇼트 회로에 있어서의 제1 및 제2 제어 신호에 의한 쇼트 시간의 단축화에 부가해서, 비트선 전위 유지의 동작도 필요에 따라서 최적의 타이밍에 동작시킬 수 있게 되어, 데이터 액세스의 고속화가 실현된다.

또, 청구항 3에 따른 반도체 기억 장치는, 청구항 1에 기재한 반도체 기억 장치에 있어서, 제1 및 제2 스위치 소자의 공통 노드와 소정 전압원 사이에 직렬 접속되는 제3 및 제4 스위치 소자를 접속하여 비트선 전압 유지 회로로 구성하고, 제1 스위치 소자와 제3 스위치 소자를 제1 제어 신호에 의해 제어하며, 제2 스위치 소자와 제4 스위치 소자를 제2 제어 신호에 의해 제어하는 것을 특징으로 한다.

청구항 3의 반도체 기억 장치에서는 제1 및 제3 스위치 소자와, 제2 및 제4 스위치 소자는, 동시에 천이되는 일이 없이 제1 및 제2 제어 신호에 의해 제어되고, 각 스위치 소자는 각각의 제어 신호에 의해 도통되며, 양 제어 신호가 갖추어진 시점에서 비트선쌍의 쇼트 동작 및 소정 전압원으로의 비트선 전압 유지 동작이 동시에 행해진다.

이에 따라, 동시에 레벨 천이를 하는 일이 없이 제1 및 제2 제어 신호의 2 상의 제어 신호에 의해 비트선쌍을 쇼트하기 때문에, 제어 신호의 배선 저항과 제1 및 제3 스위치 소자 또는 제2 및 제4 스위치 소자의 부하 용량으로 이루어지는 CR 지연의 영향을 받기 어렵고, 단축화된 쇼트 시간에 있어서도 유효한 쇼트 제어 시간을 충분히 확보할 수 있으며, 쇼트 동작을 확실하게 행할 수 있다.

또한, 제1 및 제2 제어 신호의 2 상 신호로 제어하기 때문에, 각 제어 신호마다의 구동 부하 용량을 작게 할 수 있고, 제어 신호를 생성하는 회로에 대해서 칩 상의 회로 점유 면적이나 소비 전류의 저감을 도모할 수 있다.

또, 비트선쌍 쇼트 회로와 비트선 전압 유지 회로를 공통의 제어 신호로 제어할 수 있기 때문에, 간단한 제어 타이밍으로 쇼트 동작 및 전압 유지 동작으로 이루어지는 프리차지 동작을 행할 수 있으며, 간단한 제어 회로 구성에 의해 회로 점유 면적이나 소비 전력의 저감 및 데이터 액세스의 고속화를 실현할 수 있다.

또한, 청구항 4에 따른 반도체 기억 장치는, 비트선쌍의 비트선들 사이에 접속되는 제1 스위치 소자에 의해 비트선쌍 쇼트 회로가 구성되고, 비트선쌍의 한쪽의 비트선과 소정 전압원과의 사이에 접속되는 제2 스위치 소자에 의해 비트선 전압 유지 회로가 구성되는 것을 특징으로 한다.

청구항 4의 반도체 기억 장치에서는, 제1 제어 신호에 의해 제어되는 제1 스위치 소자에 의해 비트선쌍이 쇼트됨과 동시에, 비트선의 전위 유지는 쇼트 시작에서부터 소정 지연 시간을 경과하여 비트선쌍의 쇼트 상태가 진행하여 양 비트선의 전위가 근접된 후에, 제2 제어 신호에 의해 제어되는 제2 스위치 소자에 의해서 한쪽의 비트선에 대해서는 직접, 다른 쪽의 비트선에 대해서는 제1 스위치 소자를 통해 소정 전위로 유지된다.

이에 따라, 지연 시간을 의도적으로 두고 비트선쌍의 쇼트 상태가 진행하여 양 비트선의 전위가 근접된 후에 비트선의 전압 유지 동작으로서 제2 스위치 소자를 활성화하기 때문에, 제2 스위치 소자에 직접 접속되는 한쪽의 비트선인지 또는 제1 스위치 소자를 통해 접속되는 다른 쪽의 비트선인지의 차이에 상관없이, 제2 스위치 소자만으로 하는 최소의 회로 구성으로 양 비트선의 전압 유지 동작을 확실하게 행할 수 있고, 비트선 전압 유지 회로의 구성 소자수의 삭감과, 이에 따른 스위치 소자의 구동 부하의 저감에 의한 고속화가 실현된다.

또한, 청구항 5에 따른 반도체 기억 장치는 청구항 4에 기재한 반도체 기억 장치에 있어서, 비트선쌍의 다른 쪽의 비트선에 접속되고 제2 스위치 소자와 동일하게 도통하는 일이 없는 제3 스위치 소자를 포함하는 것을 특징으로 한다.

청구항 5의 반도체 기억 장치에서는 한쪽의 비트선에 접속되는 제2 스위치 소자와 다른 쪽의 비트선에 접속되는 제3 스위치 소자는 동일하기 때문에, 쌍을 이루는 각 비트선에는 스위치 소자에 의해 동일한 부하가 부가되게 된다.

이에 따라, 쌍을 이루는 비트선끼리의 부하 밸런스를 균형을 잡을 수 있기 때문에, 메모리 셀의 축적 전하를 비트선에서 판독한 경우의 비트선 사이의 미소 전위차에 언밸런스가 생기는 일은 없기 때문에 데이터 기억의 기본 성능을 저하시킴이 없이 비트선 전압 유지 회로의 구성 소자수의 삭감과, 이에 따른 스위치 소자의 구동 부하의 저감에 의한 고속화를 실현할 수 있다.

또한, 청구항 6에 따른 반도체 기억 장치는 청구항 1에 기재한 반도체 기억 장치에 있어서, 제1 및 제2 제어 신호의 구동 전압은 비트선쌍의 구동 전압보다 승압된 전압인 것을 특징으로 한다.

청구항 6의 반도체 기억 장치에서, 비트선쌍 쇼트 회로는 비트선쌍의 구동 전압보다 승압된 전압으로 구동된다.

이에 따라, 비트선쌍 쇼트 회로의 구동 능력을 향상시킬 수 있고, 쇼트 시간의 단축화를 도모할 수 있는 동시에, 쇼트 회로의 제어 신호만을 승압하는 것이 가능한 회로 구성에 있어서는, 승압 회로의 회로 규모를 한정하여 회로 점유 면적 및 소비 전류의 저감을 도모할 수 있고, 또한, 청구항 3의 경우에 있어서는, 비트선쌍 쇼트 회로와 함께 비트선 전압 유지 회로에 대해서도 승압된 제1 및 제2 제어 신호에 의해 제어함으로써, 쇼트 동작과 전압 유지 동작과의 양자를 고속화할 수 있고, 데이터 액세스의 고속화를 한층 더 도모할 수 있다.

또한, 청구항 7에 따른 반도체 기억 장치는, 청구항 1에 기재한 반도체 기억 장치에 있어서, 복수 개의 비트선쌍 그룹을 2 이상의 그룹으로 분할하고, 비트선쌍들의 각 그룹은 상기 각 그룹마다 생성되는 상기 각 제어 신호에 의해 비트선쌍의 쇼트 동작 및 비트선 전압 유지 동작을 제어하는 것을 특징으로 한다.

청구항 7의 반도체 기억 장치에서는, 쇼트 및 전위 유지의 동작에 있어서, 2 이상으로 분할된 비트선쌍의 그룹은 그룹마다 생성된 제어 신호에 의해 비트선쌍 쇼트 동작 및 비트선 전압 유지 동작을 행한다.

이에 따라, 비트선쌍 쇼트 회로와 비트선 전압 유지 회로에 의한 부하는 그룹마다 분할되어 제어 신호도 그룹마다 생성되기 때문에, 제어 신호의 구동 부하를 저감할 수 있고, 부하를 충분한 구동 능력으로 구동할 수 있는 동시에, 청구항 1 내지 청구항 6과 조합하면 더욱 부하의 저감, 구동 능력의 증강을 도모할 수 있고, 데이터 액세스의 고속화를 실현할 수 있다.

또한, 청구항 8에 따른 반도체 기억 장치의 제어 방법은, 제어 신호로부터 복수의 개별 제어 신호를 생성하고, 상기 개별 제어 신호에 기초하여 비트선쌍의 쇼트 동작에서 개시하여 비트선의 전압 유지 동작에서 종료하는 일련의 동작을 단계적으로 제어하는 것을 특징으로 한다.

이에 따라, 쇼트 및 전압 유지의 일련의 동작을 복수의 개별 제어 신호에 의해 단계적으로 제어하기 때문에, 개개의 개별 제어 신호에 의해 구동해야 할 부하를 한정할 수 있고, 칩 상에 다수 배치되어 있는 비트선쌍에 이르는 개별 제어 신호의 전파 지연 시간차를 저감할 수 있으며, 개별 제어 신호의 구동 회로 규모를 크게함이 없이 고속 동작시킬 수 있다.

또한, 청구항 9에 따른 반도체 기억 장치의 제어 방법은 청구항 8에 기재한 반도체 기억 장치의 제어 방법에 있어서, 비트선쌍의 쇼트 동작에서는 하나의 개별 제어 신호에 의한 사전 설정에 이어서 제1 소정 지연 시간 후에 다른 개별 제어 신호를 활성화하여 쇼트 동작을 개시하고, 또한, 다른 개별 제어 신호의 활성화에 대하여 제2 소정 지연 시간 후에 하나의 개별 제어 신호를 비활성화함으로써 쇼트 동작을 종료하는 것을 특징으로 한다.

이에 따라, 비트선쌍의 쇼트 동작을 동작 타이밍이 서로 다른 2 개의 개별 제어 신호로 행하기 때문에, 단축된 쇼트 시간에 대하여도 확실하게 쇼트 동작을 행할 수 있다.

이하, 본 발명의 반도체 기억 장치에 관해서 구체화된 제1 내지 제7 실시예를 도 4 내지 도 20에 기초하여 도면을 참조하면서 상세히 설명한다. 도 4는 제1 실시예의 반도체 기억 장치에 있어서의 비트선 프리차지 회로를 나타내는 회로도이다. 도 5는 제1 실시예의 비트선 프리차지 기간 단축시의 동작 파형을 나타내는 파형도이다. 도 6은 제1 실시예에 있어서의 CR 지연에 의한 비트선 프리차지 기간 단축시의 동작 파형을 나타내는 확대 파형도이다. 도 7은 제2 실시예의 반도체 기억 장치에 있어서의 비트선 프리차지 회로를 나타내는 회로도이다. 도 8은 제2 실시예에 있어서의 CR 지연에 의한 비트선 프리차지 기간 단축시의 동작 파형을 나타내는 확대 파형도이다. 도 9는 제3 실시예의 반도체 기억 장치에 있어서의 비트선 프리차지 회로를 나타내는 회로도이다. 도 10은 제3 실시예에 있어서의 CR 지연에 의한 비트선 프리차지 기간 단축시의 동작 파형을 나타내는 확대 파형도이다. 도 11은 제4 실시예의 반도체 기억 장치에 있어서의 비트선 프리차지 회로를 나타내는 회로도이다. 도 12는 제4 실시예의 비트선 프리차지 기간 단축시의 동작 파형을 나타내는 파형도이다. 도 13은 제4 실시예에 있어서의 비트선쌍의 쇼트 파형도이다. 도 14는 제5 실시예의 제1 구체예에 있어서의 비트선 프리차지 회로를 나타내는 회로도이다. 도 15는 제5 실시예의 제2 구체예에 있어서의 비트선 프리차지 회로를 나타내는 회로도이다. 도 16은 제6 실시예의 제1 구체예에 있어서의 비트선 프리차지 회로를 나타내는 회로도이다. 도 17은 제6 실시예의 제2 구체예에 있어서의 비트선 프리차지 회로를 나타내는 회로도이다. 도 18은 제6 실시예의 제3 구체예에 있어서의 비트선 프리차지 회로를 나타내는 회로도이다. 도 19는 제6 실시예의 제4 구체예에 있어서의 비트선 프리차지 회로를 나타내는 회로도이다. 도 20은 제7 실시예의 반도체 기억 장치에 있어서의 비트선 분할 프리차지를 나타내는 회로도이다. 또한, 각 도면에 있어서, 종래 기술과 동일한 구성 부분에 대해서는 동일한 번호를 부여하고 있다.

도 4에 나타내는 제1 실시예의 회로도에 있어서는, 프리차지 신호 발생 회로(PreC1)에 의해 프리차지되는 복수의 비트선쌍 중 가장 프리차지 신호 발생 회로(PreC1)에 가까운 비트선쌍(/BL-BL)에 접속되어 있는 프리차지 회로(Pre1)와, 가장 거리가 떨어진 비트선쌍(/BLd-BLd)에 접속되어 있는 프리차지 회로(Pre1d)의 2 개의 회로를 나타내고 있다.

도 4의 프리차지 회로(Pre1, Pre1d)는 도시하지 않는 다수의 메모리 셀군의 하나에 감지 증폭기에 의해 증폭된 데이터가 비트선(/BL, BL, /BLd, BLd)을 통해 입출력되는 데이터 사이클 동안에 비트선쌍(/BL-BL, /BLd-BLd)을 쇼트시킨 뒤에 프리차지 전압(VPR)으로 유지하는 동작을 행한다.

프리차지 회로(Pre1, Pre1d) 중 쇼트 회로 부분은 NMOS 트랜지스터(TN1A, TN1B)(TN1Ad, TN1Bd)를 직렬로 접속하여 비트선쌍 사이를 연결한 구성을 하고 있고, 각각 후술하는 프리차지 신호(BRS0, BRS1)(BRS0d, BRS1d)에 의해 제어된다. 또한, 각 비트선(/BL, BL)(/BLd, BLd)은 각각 NMOS 트랜지스터(TN102, TN103) (TN102d, TN103d)를 통해 소정 전압의 프리차지 전압(VPR)에 접속되어 프리차지시 에 비트선(/BL, BL)(/BLd, BLd)을 VPR 전위로 유지한다.

프리차지 신호 발생 회로(PreC1)는 도시하지 않는 제어 회로로부터 펄스 출력된 데이터 사이클 개시 신호(ACTV)와 프리차지 사이클 개시 신호(PRE)가 래치 회로(Lch)에 입력되어 동작 사이클의 상태를 기억한다. 래치 회로(Lch)로부터 인버터에 의해 반전된 신호(A)는 데이터 사이클 개시 신호(ACTV)의 입력에 대하여 하이 레벨 전위로 설정되고, 출력 버퍼에 입력됨과 동시에, 링 발진기형으로 접속된 분주 회로(Rng)의 2 조의 트랜스퍼 게이트를 교대로 스위치함으로써, 데이터 사이클 개시 신호(ACTV)와 프리차지 사이클 개시 신호(PRE)에 의한 데이터 사이클을 1/2로 분주한 신호(B)를 출력 버퍼를 향해 출력한다. 출력 버퍼는 신호(A) 및 신호(B)에 의해 제어되어 프리차지 신호(BRS0, BRS1)를 출력한다.

프리차지 신호(BRS0, BRS1)는 일련의 비트선쌍(/BL-BL∼/BLd-BLd)에 있어서의 프리차지 회로(Pre1∼Pre1d)에 입력되지만, 칩 상의 배치에 의해 최원점의 프리차지 회로(Pre1d)에 도달할 때까지의 배선 길이는 길고 배선 저항도 크게 된다. 이에 부가해서, 각 프리차지 회로(Pre1∼Pre1d)에 있어서 NMOS 트랜지스터 (TN1A∼TN1Ad, TN1B∼TN1Bd)에 접속되기 때문에, 비트선쌍마다 게이트 부하 용량이 접속되게 되어, 자신의 배선 저항과 게이트 부하 용량에 의해 CR 지연 회로를 구성한다. 이 때문에, 최원점에서의 프리차지 신호(BRS0d, BRS1d)는 최근점에 비하여 지연된 신호가 된다.

도 5에 나타낸 바와 같이, 데이터 사이클 개시 신호(ACTV)와 프리차지 사이클 개시 신호(PRE)는 펄스형으로 인가되는 신호이며, 데이터 액세스된 후 다음 데 이터 사이클로 이행하기 전에 비트선쌍을 쇼트하여 프리차지 동작을 행할 필요가 있기 때문에, 양 신호는 교대로 인가된다. 또한, 데이터 사이클의 고속화에 대응하여 동 도면에 있어서는, 프리차지 기간을 단축한 동작을 나타내고 있다. 또한, CR 지연의 유무에 대해서는 기본적 구성 및 동작에 차이는 없기 때문에, 이하의 설명에서는 특별한 이유가 없는 한 CR 지연이 없는 신호에 대한 부분에 관해서 설명을 대표하는 것으로 한다.

데이터 사이클 개시 신호(ACTV)가 프리차지 신호 발생 회로(PreC1)의 래치 회로(Lch)에 입력되어 신호(A)를 하이 레벨 전위로 설정한다(도 5 중, ①). 이 때의 신호(B)의 전압 레벨이 로우 레벨 전위인 경우를 생각하면, 출력 버퍼의 출력인 프리차지 신호(BRS0)는 신호(A)의 하이 레벨 전위로의 반전을 받아서 로우 레벨 전위로 천이하는(도 5 중, ②) 것에 대하여, 프리차지 신호(BRS1)는 하이 레벨 전위를 유지하고, 트랜지스터(TN1B)를 도통시키며 다음 스텝인 프리차지 동작의 사전 설정 상태를 유지한다. 이에 부가해서 신호(A)는 분주 회로(Rng)의 전단 트랜스퍼 게이트를 도통하여 다음 단계에서의 신호(B)의 반전 준비를 행한다.

데이터 사이클이 종료하여 프리차지 사이클 개시 신호(PRE)가 입력되면, 래치 회로(Lch)가 반전하고, 신호(A)는 로우 레벨 전위로 반전하여(도 5 중, ③) 프리차지 신호(BRS0)를 하이 레벨 전위로 반전한다(도 5 중, ④). 이와 동시에 분주 회로(Rng)의 후단 트랜스퍼 게이트를 도통하여 신호(B)를 하이 레벨 전위로 반전하지만(도 5 중, ⑤), 이에 앞서 신호(A)가 로우 레벨 전위로 반전하고 있기 때문에 프리차지 신호(BRS1)는 하이 레벨 전위를 유지하는 바, 프리차지 신호(BRS0)도 하 이 레벨 전위로 천이하기 때문에, 트랜지스터(TN1B)에 부가해서 트랜지스터(TN1A)도 도통하여, 비트선쌍(/BL-BL)의 쇼트가 개시된다.

또한, 다음 데이터 사이클이 개시되어 데이터 사이클 개시 신호(ACTV)가 입력되고, 래치 회로(Lch)의 재반전에 의해 신호(A)가 하이 레벨 전위로 천이함으로써(도 5 중, ⑥), 프리차지 신호(BRS1)가 로우 레벨 전위로 재반전하여(도 5 중, ⑦) 트랜지스터(TN1B)가 오프함으로써, 비트선쌍(/BL-BL)의 쇼트 동작을 종료한다. 또한, 이 후에도 프리차지 신호(BRS0)는 다음 프리차지 동작의 사전 설정 신호로서 하이 레벨 전위를 유지하고 트랜지스터(TN1A)의 도통 상태를 유지한다. 이하, 프리차지 사이클 개시 신호(PRE)와 데이터 사이클 개시 신호(ACTV)를 순차 반복하여, 프리차지 동작을 행한다. 또, 비트선(/BL, BL)의 전위 유지용 트랜지스터(TN102, TN103) 구동용 프리차지 신호(BRS2)는 프리차지 신호(BRS0, BRS1)의 논리곱에 의해 생성되고, 비트선쌍(/BL-BL)의 쇼트 기간에 동기하여 비트선(/BL, BL)을 프리차지 전압(VPR)으로 유지한다.

따라서, 프리차지 신호(BRS0, BRS1)의 어느 한쪽을, 사전 설정 신호로서 1 사이클 전의 프리차지 동작시에서 설정해 두고, 다른 쪽의 프리차지 신호를 설정함과 동시에 비트선쌍(/BL-BL)의 쇼트 동작을 개시하고, 쇼트 동작의 종료시에는 사전 설정 신호로 한 프리차지 신호를 리셋하여 쇼트 동작을 종료시키는 동시에, 다른 쪽의 프리차지 신호를 다음 프리차지 동작을 위한 사전 설정 신호로 하여 설정 상태를 유지하고, 이것을 데이터 사이클마다 교대로 반복 설정하기 때문에, 비트선쌍(/BL-BL)의 쇼트 동작의 시작과 종료를 서로 다른 제어 신호로 설정할 수 있고, 고속화되고 프리차지 시간이 단축된 경우에 CR 지연에 의해 프리차지 신호의 파형이 완만해지더라도, 단독의 프리차지 신호로 제어하는 경우와 같이 파형이 찌그러지는 일이 없고, 유효한 프리차지 동작을 확실하게 확보할 수 있다. 그리고, 프리차지 신호(BRS0, BRS1)의 배선 저항과 구동해야 할 트랜지스터(TN1A, TN1B)의 게이트 부하 용량으로 이루어지는 CR 지연 회로의 영향을 받기 어려운 회로 구성이 되어, 비트선쌍(/BL-BL)의 쇼트 시간을 단축하여 데이터 액세스의 고속화가 실현된다.

그런데, 도 6에 나타내는 프리차지 기간 단축 동작 파형에서는 도 5의 Z 부분을 CR 지연이 가장 커지는 최원점의 프리차지 회로(Pre1d)에 관해서 종래 기술에 있어서의 프리차지 신호(PREZ)와 비교해서 나타내고 있다. 3 개의 트랜지스터 (TN101∼TN103)를 구동하는 프리차지 신호(PREZ)(도 1 참조)에 대하여, 프리차지 신호(BRS0d, BRS1d)가 구동하여야 할 부하는 각각 비트선쌍(/BLd-BLd)당 1 개의 트랜지스터(TN1Ad, TN1Bd)이며, 부하는 1/3로 경감되고 있다. 지금, 최원점의 프리차지 회로(Pre1d)를 구동한 경우의 프리차지 신호(BRS0d, BRS1d)의 CR 지연 시간을 모식적으로 τ시간으로 나타내고, 프리차지 동작에는 하이 레벨 전위 기간에서 2τ 시간이 필요하다고 하면, 프리차지 신호(BRS0d)의 상승 지연, 및 프리차지 신호(BRS1d)의 하강 지연은 모두 τ 시간이 되어, 양 신호의 하이 레벨 전위 기간으로서 2τ 시간을 확보한 최소 프리차지 기간은 3τ 시간이 된다. 이에 대하여 종래 기술에서는, 부하가 3 배가 되기 때문에 CR 지연 시간은 3τ 시간이 되고, 하이 레벨 전위 시간의 2τ 시간을 가산하면 필요하게 되는 최소 프리차지 기간은 5τ 시간이 된다. 실제로는, 트랜지스터의 임계치 전압의 관계에서 프리차지 신호의 하이 레벨 전위보다 낮은 전위 레벨로부터 프리차지 동작은 시작되기 때문에, 프리차지 신호(BRS0d, BRS1d)에 있어서의 CR 지연 시간이 적은 제1 실시예에 있어서는 더욱 프리차지 기간의 단축을 도모할 수 있다. 즉, 최저라도(5τ-3τ)/5τ= 40%의 프리차지 기간의 단축이 가능해진다. 또한, 이 때의 프리차지 신호(BRS2d)는 CR 지연이 2τ 시간이기 때문에, 하이 레벨 전위로 τ 시간의 전위 유지 시간을 확보할 수 있다.

따라서, CR 지연이 최대가 되는 최원점의 비트선쌍(/BLd-BLd)을 프리차지하기 위해서 프리차지 회로(Pre1d)를 사용하여 2 상(相)의 프리차지 신호(BRS0d, BRS1d)로 구동함으로써, 프리차지 신호(BRS0d, BRS1d)마다의 구동 부하 용량을 저감할 수 있기 때문에, 프리차지 신호(BRS0d, BRS1d)의 신호 천이 시간의 지연을 작게 할 수 있고, 40% 이상의 프리차지 기간의 단축을 도모할 수 있다.

또한, 비트선쌍(/BL-BL)의 쇼트 동작을 2 상 신호로 행하고, 각각의 프리차지 신호(BRS0, BRS1)의 부하도 경감되기 때문에, 프리차지 신호(BRS0, BRS1)로서 짧은 펄스를 생성할 필요가 없고, 프리차지 신호 발생 회로(PreC1)의 구동 능력을 작게 한정할 수 있으며, 칩 점유 면적 및 소비 전류를 저감할 수 있다.

다음에, 제2 실시예에 관해서 도 7내지 도 8에 기초하여 설명한다. 도 7에 나타낸 바와 같이, 프리차지 신호 발생 회로(PreC1)는 제1 실시예에 있어서의 회로와 동일한 형태의 구성이고, 여기서 그 설명은 생략한다. 프리차지 회로(Pre2)는 제1 실시예에 있어서의 프리차지 회로(Pre1)에 있어서의 비트선(/BL, BL)의 전위 유지 회로를 구성하는 트랜지스터(TN102, TN103) 대신에, 트랜지스터(TN2)를 프리차지 전압(VPR)과 비트선쌍(/BL-BL)의 쇼트 회로에 있어서의 트랜지스터(TN1A와 TN1B)와의 접속점에 접속하고 있다. 프리차지 신호(BRS0 및 BRS1)의 부하는 제1 실시예의 경우와 동일한 정도이며, 2 상의 신호로 쇼트 동작을 제어하기 때문에, 고속화되어 프리차지 시간이 단축된 경우에 CR 지연에 의해 프리차지 신호(BRS0, BRS1)의 파형이 완만해지더라도, 유효한 쇼트 동작을 확실하게 확보할 수 있고, 프리차지 신호(BRS0, BRS1)의 배선 저항과 트랜지스터(TN1A, TN1B)의 게이트 부하 용량으로 이루어지는 CR 지연 회로의 영향을 받기 어려운 회로 구성이 되어, 비트선쌍(/BL-BL)의 쇼트 시간을 단축하여 데이터 액세스의 고속화가 실현된다. 또한 비트선(/BL, BL)의 전위 유지용 프리차지 신호(BRS2)가 독립적으로 공급되기 때문에, 구동 부하를 비트선(/BL, BL)의 전위 유지용 트랜지스터(TN2)의 구동으로 한정할 수 있기 때문에 구동 부하를 경감할 수 있고, 비트선쌍(/BL, BL)의 전압 유지 동작에 대해서도 고속화할 수 있고, 비트선쌍(/BL-BL)의 쇼트 동작의 고속화와 일치해서 고속으로 또한 확실한 프리차지 동작을 행할 수 있는 것이다.

도 8에 나타내는 프리차지 기간 단축 동작 파형에서는 도 6에 있어서의 경우와 마찬가지로, 도 5의 Z 부분을 CR 지연이 가장 크게 되는 최원점의 프리차지 회로(pre2d)에 대해 나타내고 있다. 비트선쌍(/BLd-BLd)의 쇼트 회로용 프리차지 신호(BRS0d, BRS1d)에 있어서의 신호 천이시의 CR 지연은 제1 실시예에 있어서의 경우와 마찬가지로 τ 시간이며, 최소의 프리차지 기간은 3 τ 시간이 된다. 또 비트선(/BLd, BLd)의 전위 유지 회로용 프리차지 신호(BRS2d)에 관해서도 τ 시간의 지 연에서의 구동이 가능하며, 전위 유지 시간으로서 2τ 시간을 확보할 수 있다. 실제로는, 프리차지 회로(Pre1d)는 프리차지 신호(BRS0d, BRS1d)의 하이 레벨 전위보다 낮은 전위로 동작이 가능하므로, 신호 천이 시간에 있어서의 지연 시간이 적은 제2 실시예에 있어서, 프리차지 기간을 단축할 수 있고, 종래 기술에 비하여 프리차지 기간에 있어서 40% 이상의 기간 단축을 가능하게 하면서, 비트선(/BLd, BLd)의 전위 유지 시간도 충분히 확보할 수 있다.

또한, 비트선쌍(/BL-BL)의 쇼트 동작과 비트선(/BL, BL)의 전압 유지 동작을 3 상 신호로 행하여, 각각의 프리차지 신호(BRS0, BRS1, BRS2)의 부하도 경감되기 때문에, 프리차지 신호(BRS0, BRS1)로서 짧은 펄스를 생성할 필요가 없고, 프리차지 신호 발생 회로(PreC2)의 구동 능력을 작게 한정할 수 있으며, 칩 점유 면적 및 소비 전류를 저감할 수 있다.

또, 제3 실시예에 대해서 도 9∼도 10에 기초하여 설명한다. 도 9에 나타낸 바와 같이, 본 실시예에 있어서의 프리차지 회로(Pre3)는 제1 실시예에 있어서의 프리차지 회로(Pre1)에 있어서의 비트선(/BL, BL) 전위의 유지 회로를 구성하는 트랜지스터(TN102, TN103) 대신에 트랜지스터(TN2A 및 TN2B)를 직렬 접속한 뒤에, 트랜지스터(TN2A)의 타단을 비트선쌍(/BL-BL)의 쇼트 회로에 있어서의 트랜지스터 (TN1A와 TN1B)의 접속점에 접속하고, 트랜지스터(TN2B)의 타단을 프리차지 전압 (VPR)에 접속하고 있다.

그리고, 상기 4개의 트랜지스터(TN1A, TN1B, TN2A, TN2B)는 트랜지스터(TN1A와 TN2A) 및 트랜지스터(TN1B와 TN2B)를 쌍으로 하여, 각각 프리차지 신호(BRS0 및 BRS1)에 의해 구동된다. 각각의 트랜지스터를 구동하는 논리는 제1 실시예에 있어서의 프리차지 신호(BRS0 및 BRS1)와 마찬가지이기 때문에, 프리차지 신호 발생 회로(PreC2)는 제1 실시예의 프리차지 신호 발생 회로(PreC1)에 있어서의 프리차지 신호(BRS2)를 출력하는 부분을 삭제한 구성이 된다.

비트선쌍(/BL-BL)의 쇼트용 트랜지스터(TN1A, TN1B)를 구동하는 프리차지 신호(BRS0, BRS1)의 신호 천이의 시퀀스는 제1 실시예에 있어서의 경우와 마찬가지이며, 도 5에 나타낸 바와 같이 양 신호가 함께 하이 레벨 전위인 기간에 쇼트 동작을 행하기 때문에, 고속화되어 프리차지 시간이 단축된 경우에 CR 지연에 의해 프리차지 신호의 파형이 완만해지더라도, 유효한 프리차지 동작을 확실하게 확보할 수 있고, 프리차지 신호(BRS0, BRS1)의 배선 저항과 트랜지스터(TN1A, TN1B)의 게이트 부하 용량으로 이루어지는 CR 지연 회로의 영향을 받기 어려운 회로 구성이 되며, 비트선쌍(/BL-BL)의 쇼트 시간을 단축하여 데이터 액세스의 고속화가 실현된다. 또한, 비트선(/BL, BL)의 전위 유지용 트랜지스터(TN2A, TN2B)에 대해서도 트랜지스터(TN1A, TN1B)와 동일한 식의 구성으로 하고 있고, 동일한 프리차지 신호(BRS0, BRS1)로 구동되기 때문에, 제3 실시예에 있어서는 비트선(/BL, BL)의 전위 유지는 비트선쌍(/BL-BL)의 쇼트 동작에 동기하여 행해지게 되어, 제1 및 제2 실시예에서는 프리차지 동작에 있어서 3 상의 프리차지 신호(BRS0, BRS1 및 BRS2)를 사용하는 것에 비하여, 제3 실시예에서는 2 상의 프리차지 신호(BRS0, BRS1)로 제어할 수 있다.

도 10에 나타내는 프리차지 기간 단축 동작 파형에서는, 비트선쌍(/BLd, BLd)의 프리차지 신호(BRS0d, BRS1d)에 있어서의 신호 천이시의 CR 지연은 2τ 시간이며, 양 신호의 하이 레벨 전위 유지 시간으로서 2τ 시간을 확보하고자 하면, 최소의 프리차지 기간은 4τ 시간이 되어, 이 기간에 비트선쌍(/BLd, BLd)의 쇼트 동작과 전압 유지 동작이 동시에 행해진다. 따라서, 종래 기술에 비하여, (5τ-4τ)/5τ= 20%의 프리차지 기간의 단축이 가능해진다. 실제로는, 프리차지 회로(Pre3d)는 프리차지 신호(BRS0d, BRS1d)의 하이 레벨 전위보다 낮은 전위에서 동작이 가능하기 때문에, 종래 기술에 비하여 20% 이상의 프리차지 기간을 단축하는 것이 가능하다.

또한, 비트선쌍(/BL-BL)의 쇼트 동작과 비트선(/BL, BL)의 전압 유지 동작을 2 상 신호로 행하고, 각각의 프리차지 신호(BRS0, BRS1)의 부하도 경감되기 때문에, 프리차지 신호(BRS0, BRS1)로서 짧은 펄스를 생성할 필요가 없고, 프리차지 신호 발생 회로(PreC2)의 구동 능력을 작게 한정할 수 있고, 칩 점유 면적 및 소비 전류를 저감할 수 있다.

다음에, 제4 실시예에 관해서 도 11∼도 13에 기초로 하여 설명한다. 도 11에 나타낸 바와 같이, 본 실시예에 있어서의 프리차지 회로(Pre4)는 종래 기술의 프리차지 회로(Pre)에서 비트선(/BL)과 VPR 전위를 직접 접속하는 트랜지스터 (TN102)를 삭제한 구성이다.

프리차지 신호 발생 회로(PreC4)는 도시하지 않는 제어 회로로부터 펄스 출력된 데이터 사이클 개시 신호(ACTV)와 프리차지 사이클 개시 신호(PRE)가 래치 회로(Lch)에 입력되어 동작 사이클의 상태를 기억하는 구성에 관해서는 제1∼제3 실 시예와 마찬가지다. 프리차지 사이클 개시 신호(PRE)를 수신하면, 래치 회로(Lch)로부터 인버터를 통해 반전된 신호(A1)는 로우 레벨 전위로 설정되고, 또한 출력 버퍼에 의해 반전되어 하이 레벨의 제어 신호(BRS7)로서 트랜지스터(TN101)를 온으로 하여 비트선쌍을 쇼트함과 동시에, 지연 회로(Dly)에 입력되어 지연 시간(td)의 지연 신호(B1)를 생성한다. 생성된 지연 신호(B1)는 A1과의 사이에서 NOR 논리 연산되어 제어 신호(BRS8)로서 BRS7에 대하여 지연된 하이 레벨 신호로서 트랜지스터(TN103)를 온하여 비트선(/BL, BL)을 VPR 전위에 접속한다.

도 12에 나타낸 바와 같이 프리차지 시간이 단축된 경우에는, 상기에 설명한 프리차지 신호 발생 회로(PreC4)의 제어 신호(BRS7, BRS8)는 짧은 펄스가 되지만, 제어 신호(BRS7, BRS8)가 구동하여야 할 트랜지스터는 각 비트선쌍마다 1 개 이고 구동 부하가 한정되어 있기 때문에, 도 11에 있어서의 최원점의 비트선쌍에 대하여도 고속으로 응답할 수 있고, 프리차지 시간의 단축화에 대해서도 충분한 동작 여유를 확보할 수 있다.

여기서, 비트선(/BL, BL) 전위 유지용의 트랜지스터(TN103)의 제어 신호(BRS8)는 비트선쌍(/BL-BL)의 쇼트용의 제어 신호(BRS7)에 대하여 시간(td)의 지연 시간을 가지고 기동되는 신호이다. 이 지연 시간(td)을 비트선쌍(/BL-BL)의 쇼트가 충분히 행해져서 양 비트선(/BL, BL)이 동일한 정도의 전위에 이르기까지 쇼트되는 시간에 맞춤으로써, 제어 신호(BRS8)에 의한 트랜지스터(TN103)의 구동에 있어서는, 트랜지스터(TN103)에 직접 접속되는 비트선(BL)과, 트랜지스터(TN101)를 통해 접속되는 비트선(/BL)과의 차이에 의한 전압 유지 동작의 차이는 없게 되고, 양 비트선(/BL, BL)의 전위를 균등하게 VPR 전압으로 유지할 수 있다. 도 13에 비트선쌍(/BL-BL)의 쇼트 과정과 제어 신호(BRS7, BRS8)의 제어 타이밍을 나타낸다. 비트선쌍(/BL-BL)의 쇼트가 완료된 단계에서 제어 신호(BRS8)를 투입함으로써, 양 비트선(/BL, BL)을 함께 VPR 전압으로 유지할 수 있음을 나타내고 있다.

비트선(/BL, BL)에는 메모리 셀로부터 판독된 축적 전하에 의해, 쌍을 이루는 비트선 사이에 생기는 미소 전위차의 전압을 감지 증폭기에 의해 차동 증폭하여 데이터를 출력하는 것이 요구되기 때문에, 메모리 셀로부터 판독된 축적 전하에 의한 비트선쌍(/BL-BL)의 전위차가 소정의 범위에 있을 필요가 있고, 이를 위해서는, 쌍을 이루는 비트선(/BL, BL)에 부가되어 있는 용량 성분은 밸런스를 유지하고 있을 필요가 있다.

그래서, 비트선(/BL, BL) 전위 유지용 트랜지스터(TN103)가 접속되어 있지 않은 측의 비트선(/BL)에 관해서도, 용량 부하로서의 트랜지스터(TN103)와 밸런스를 유지하기 위해서 트랜지스터(TN103)와 동일한 트랜지스터(TN102)를 접속하는 구성이, 도 14,도 15에 나타내는 제5 실시예에 있어서의 제1 및 제2 구체예이다.

트랜지스터(TN102)는 비트선(BL)에 접속되어 있는 트랜지스터(TN103)와 동일한 부하를 부가하여 밸런스를 유지하기 위해서, 비트선(/BL)에 접속된 더미의 트랜지스터이고 트랜지스터 본래의 역할은 없고 항상 비도통 상태이다. 도 14, 도 15에서는, 접속 방법으로서 제1 및 제2의 구체예를 나타내고 있다. 도 14에서는, 더미의 트랜지스터(TN102)의 타단을 VPR 전압에 접속함과 동시에 게이트를 접지 전위에 접속함으로써 NMOS 트랜지스터인 TN102를 항상 비도통으로 하는 구성이다. 또한, 도 15에서는, 트랜지스터(TN102)의 타단을 VPR 전압 대신에 접지 전위에 접속한 구성이다. 어느 쪽도 트랜지스터(TN102)가 도통하는 일은 없으며, 트랜지스터(TN102)가 갖는 용량 성분 등의 부하 성분을 비트선(/BL)에 접속함으로써, 비트선(BL)에 접속되어 있는 전위 유지용 트랜지스터(TN103)가 갖는 부하 성분과 밸런스를 유지하는 것을 목적으로 하여 접속되는 것이다.

다음에, 제6 실시예에 있어서의 제1∼제4 구체예에 관해서, 도 16∼도 19에 기초하여 설명한다. 제6 실시예는 비트선쌍(/BL-BL)의 쇼트 동작을 강화하기 위해서 프리차지 신호(BRS0P, BRS1P, BRS3P, BRS4P)를, 비트선(/BL, BL)의 구동 전압보다 승압된 전압(VPP)으로 구동함으로써, 쇼트용 트랜지스터(TN101, TN1A, TN1B)의 구동 능력을 높일 수 있고, 신속한 스위칭 동작을 할 수 있다.

또한, 프리차지 신호(BRS0P, BRS1P, BRS3P, BRS4P)의 CR 지연에 의한 신호 천이의 시상수는 신호 진폭에는 무관계하며 배선 용량과 게이트 부하 용량의 곱인 CR 시상수에 의해 일률적으로 결정되기 때문에, 트랜지스터(TN101, TN1A, TN1B)가 도통하여 프리차지 동작을 개시하는 전압 레벨까지의 천이 시간은, 승압 전원(VPP)을 사용함으로써 단축된다. 예컨대, 승압에 의해 신호 천이의 진폭이 2 배가 된 경우에는, 동작 개시까지의 지연 시간은 1/2이 된다. 따라서, 프리차지 기간을 한층 더 단축할 수 있게 되어, 데이터 액세스의 고속화를 실현할 수 있다. 이하에, 제1∼제4 구체예에 관해서 설명한다.

제1 구체예는 도 16에 나타낸 바와 같이, 도 1의 종래 기술에 있어서의 프리차지 회로(Pre)에 대하여, 비트선쌍(/BL-BL)을 쇼트하는 트랜지스터(TN101)를 구동 하는 프리차지 신호(BRS3P)만을 승압 전압(VPP)으로 구동하는 것이다. 프리차지 신호 발생 회로(PreC3P)는 종래 기술에 있어서의 프리차지 신호 발생 회로(PreC)의 출력 버퍼를 2 계통으로 분할한 뒤에 한 쪽에 대해서만 레벨 시프트 회로(LShft1)를 통해 전압 레벨을 승압 전압(VPP)으로 변환하여 출력하는 구성으로 되어 있다.

이에 따라, 승압된 프리차지 신호(BRS3P)로 구동되는 트랜지스터(TN101)는 승압되는 전압(VPP)에 따라서, 구동 능력이 강화되는 동시에, 동작 개시 및 종료까지의 지연 시간이 단축되기 때문에, 프리차지 기간의 단축화를 도모할 수 있다. 또, 승압 전압(VPP)을 공급하여야 할 트랜지스터가 쇼트용 트랜지스터(TN101)로 한정되어 있기 때문에, 승압 회로(도시되지 않음)의 전압 공급 능력을 한정할 수 있고, 승압 회로의 칩 점유 면적 및 소비 전류를 작게 억제할 수 있다.

또한, 제2 구체예는 도 17에 나타낸 바와 같이, 도 4의 제1 실시예에 있어서의 프리차지 회로(Pre1)에 대하여, 트랜지스터(TN1A, TN1B)를 구동하는 프리차지 신호(BRS0P, BRS1P)만을 승압 전압(VPP)으로 구동하는 것이다. 프리차지 신호 발생 회로(PreC1P)는 프리차지 신호(BRS0P, BRS1P)의 출력 부분에 레벨 시프트 회로(Lshft2)를 통해 전압 레벨을 승압 전압(VPP)으로 변환하고 있다.

이 경우도 제1 구체예와 마찬가지로, 트랜지스터(TN1A, TN1B)는 승압되는 전압(VPP)에 따라서 구동 능력이 강화됨과 동시에, 동작 개시 및 종료까지의 지연 시간이 단축되어, 제1 실시예와의 조합에 의해 한층 더 프리차지 기간의 단축화를 도모할 수 있다. 또한, 승압 전압(VPP)을 공급하여야 할 트랜지스터가 쇼트용 트랜지스터(TN1A, TN1B)에 한정되기 때문에, 승압 회로의 칩 점유 면적이나 소비 전류를 작게 억제할 수 있는 것도 마찬가지이다.

또한, 도 18의 제3 구체예는 도 7의 제2 실시예에 있어서의 프리차지 회로(Pre2)에 대하여, 트랜지스터(TN1A, TN1B)를 구동하는 프리차지 신호(BRS0P, BRS1P)만을 승압 전압(VPP)으로 구동하는 것이고, 프리차지 신호 발생 회로(PreC1P)는 제2 구체예와 동일한 구성을 사용하고 있다.

이 경우도 제1 및 제2 구체예와 마찬가지로, 트랜지스터(TN1A, TN1B)의 구동 능력이 강화됨과 동시에, 동작의 지연 시간이 단축되기 때문에, 제2 실시예와의 조합에 의하여 한층 더 프리차지 기간의 단축화를 도모할 수 있다. 또, 승압 전압(VPP)을 공급하여야 할 트랜지스터가 쇼트용 트랜지스터(TN1A, TN1B)에 한정되기 때문에, 승압 회로의 칩 점유 면적이나 소비 전류를 작게 억제할 수 있는 것도 마찬가지이다.

또한, 도 19의 제4 구체예는 도 9의 제3 실시예에 있어서의 프리차지 회로(Pre3)에 대하여, 트랜지스터(TN1A, TN1B, TN2A, TN2B)를 승압 전압(VPP)으로 진폭하는 프리차지 신호(BRS0P, BRS1P)로 구동하는 것으로, 프리차지 신호 발생 회로(PreC2P)는 제3 실시예의 프리차지 신호 발생 회로(PreC2)에 레벨 변환 회로(LShft2)를 추가한 구성이다.

제4 구체예는 고속화를 중시하는 구성으로 되어 있고, 프리차지 회로(Pre3)를 구성하는 모든 트랜지스터(TN1A, TN1B, TN2A, TN2B)를 승압 전압(VPP)으로 구동함으로써, 트랜지스터 구동 능력의 향상과 지연 시간의 단축을 도모하고, 비트선쌍(/BL-BL)의 쇼트 동작과 비트선(/BL, BL)의 전압 유지 동작의 양쪽을 동시에 고속화할 수 있는 구성이다.

또한, 제7 실시예는 도 20에 나타낸 바와 같이, 비트선쌍을 2 개의 그룹으로 분할함으로써, 이것에 대응하는 프리차지 회로(PreN)을 2 개의 그룹으로 분할하여, 각각의 그룹마다 프리차지 신호(BRS5, BRS6)를 공급하는 구성이다.

프리차지 회로(PreN)를 2 개의 그룹으로 분할함으로써, 프리차지 신호(BRS5, BRS6)마다 구동하여야 할 프리차지 회로(PreN) 내의 트랜지스터의 게이트 부하 용량은 종래의 1/2이 되어 부하가 가벼워지기 때문에, CR 지연 시간을 단축하여 프리차지 기간의 단축을 도모할 수 있고, 데이터 액세스의 고속화를 도모하는 것이 가능하게 된다.

또한, 제7 실시예를 전술한 제1∼제6 실시예와 조합함으로써, 제1∼제6 실시예의 효과를 강화할 수 있기 때문에, 한층 더 프리차지 기간의 단축화를 도모하여 데이터 액세스를 고속화할 수 있다.

이상 상세히 설명한 바와 같이, 제1 실시예에 따른 반도체 기억 장치에서는, 프리차지 회로(Pre1) 중 쇼트 회로 부분은 NMOS 트랜지스터(TN1A, TN1B)를 직렬 접속하여 비트선쌍 사이를 연결한 구성을 하고 있으며, 각각의 트랜지스터(TN1A, TN1B)는 어느 한 쪽을 1 사이클전부터 사전 설정해 두고서, 다른 쪽을 설정함과 동시에 비트선쌍(/BL-BL)의 쇼트 동작을 개시하고, 쇼트 동작의 종료시에는 사전 설정된 측을 리세트하여 쇼트 동작을 종료시키는 프리차지 신호(BRS0, BRS1)에 의해 제어되기 때문에, 고속화되어 프리차지 시간이 단축된 경우에 CR 지연에 의해 프리차지 신호의 파형이 완만해지더라도, 유효한 프리차지 동작을 확실하게 확보할 수 있고, CR 지연의 영향을 받기 어려운 회로 구성으로 할 수 있으며, 비트선쌍(/BL-BL)의 쇼트 시간을 단축하여 데이터 액세스의 고속화를 실현할 수 있다.

또, 2 상의 프리차지 신호(BRS0, BRS1)로 구동함으로써, 프리차지 신호 (BRS0, BRS1)마다의 구동 부하 용량을 저감할 수 있기 때문에, 프리차지 신호(BRS0, BRS1)의 신호 천이 시간의 지연을 작게 할 수 있고, 40% 이상의 프리차지 기간의 단축을 도모할 수 있다.

또한, 비트선쌍(/BL-BL)의 쇼트 동작을 2 상 신호로 행하고, 각각의 구동 부하도 경감되기 때문에, 프리차지 신호(BRS0, BRS1)로서 짧은 펄스를 생성할 필요가 없고, 프리차지 신호 발생 회로(PreC1)의 구동 능력을 작게 한정하여 칩 점유 면적 및 소비 전류를 저감할 수 있다.

제2 실시예에 따른 반도체 기억 장치에서는 제1 실시예와 마찬가지로 비트선쌍(/BL-BL) 쇼트 회로용에 직렬 접속된 트랜지스터(TN1A, TN1B)에 부가해서, 양 트랜지스터(TN1A, TN1B)의 접속점과 프리차지 전압(VPR)과의 사이에 비트선(/BL, BL)의 전위 유지용 트랜지스터(TN2)를 구비한 구성으로, 제1 실시예와 마찬가지로 2 상의 프리차지 신호(BRS0, BRS1)로 쇼트 동작을 제어하기 때문에, 고속화되어 프리차지 시간이 단축된 경우에도, 유효한 쇼트 동작을 확실하게 확보할 수 있고, 프리차지 신호(BRS0, BRS1)의 배선 저항과 트랜지스터(TN1A, TN1B)의 게이트 부하 용량으로 이루어지는 CR 지연 회로의 영향을 받기 어려운 회로 구성으로 할 수 있고, 비트선쌍(/BL-BL)의 쇼트 시간을 단축하여 데이터 액세스의 고속화가 실현된다.

또한, 제1 실시예와 마찬가지로, 2 상의 프리차지 신호(BRS0, BRS1)로 구동 하기 때문에, 프리차지 신호(BRS0, BRS1)마다의 구동 부하 용량을 저감할 수 있고, 프리차지 신호(BRS0, BRS1)의 신호 천이 시간의 지연을 작게 할 수 있다.

또, 비트선(/BL, BL)의 전위 유지용 프리차지 신호(BRS2)가 독립적으로 공급되기 때문에, 구동 부하를 비트선(/BL, BL)의 전위 유지용 트랜지스터(TN2)로 한정하여 경감할 수 있고, 짧은 프리차지 기간에 있어서도 충분한 전압 유지 동작을 확보할 수 있는 동시에, 비트선쌍(/BL-BL)의 쇼트 동작의 고속화와 더불어, 고속으로 또한 확실한 프리차지 동작을 행할 수 있고, 40% 이상의 프리차지 기간의 단축을 도모할 수 있다.

또한, 비트선쌍(/BL-BL)의 쇼트 동작과 비트선(/BL, BL)의 전압 유지 동작을 3 상의 프리차지 신호(BRS0, BRS1, BRS2)로 행하고, 각각의 구동 부하도 경감되기 때문에, 프리차지 신호(BRS0, BRS1, BRS2)로서 짧은 펄스를 생성할 필요가 없이 프리차지 신호 발생 회로(PreC1)의 구동 능력을 작게 한정할 수 있고, 칩 점유 면적 및 소비 전류를 저감할 수 있다.

제3 실시예에 따른 반도체 기억 장치에서는 제2 실시예에 있어서의 트랜지스터(TN2) 대신에, 트랜지스터(TN2A 및 TN2B)를 직렬 접속하고, 트랜지스터(TN1A와 TN2A 및 TN1B와 TN2B)를 각각 프리차지 신호(BRS0 및 BRS1)에 의해 구동하는 구성으로 하고, 제1 실시예에 있어서의 경우와 마찬가지로 고속화되고 프리차지 시간이 단축된 경우에 CR 지연에 의해 프리차지 신호의 파형이 완만해지더라도, 유효한 프리차지 동작을 확실하게 확보할 수 있고, CR 지연의 영향을 받기 어려운 회로 구성으로 할 수 있으며, 비트선쌍(/BL-BL)의 쇼트 시간을 단축하여 데이터 액세스의 고 속화를 실현할 수 있다.

또한, 비트선(/BL, BL)의 전위 유지용 트랜지스터(TN2A, TN2B)도 트랜지스터(TN1A, TN1B)와 동기하여 구동되기 때문에, 2 상의 프리차지 신호(BRS0, BRS1)로 비트선쌍(/BL-BL)의 쇼트 동작과 비트선(/BL, BL)의 전압 유지 동작을 동시에 제어할 수 있다.

또, 종래 기술에 비하여, 프리차지 신호(BRS0, BRS1)의 구동 부하가 경감되고 있기 때문에, 신호 천이에 있어서의 지연 시간을 단축할 수 있고, 종래 기술에 비하여 20% 이상의 프리차지 기간의 단축화가 가능하다.

또한, 비트선쌍(/BL-BL)의 쇼트 동작과 비트선(/BL, BL)의 전압 유지 동작을 2 상의 프리차지 신호(BRS0, BRS1)로 행하고, 각각의 구동 부하도 경감되기 때문에, 프리차지 신호(BRS0, BRS1)로서 짧은 펄스를 생성할 필요가 없고, 프리차지 신호 발생 회로(PreC2)의 구동 능력을 작게 한정할 수 있으며, 칩 점유 면적 및 소비 전류를 저감할 수 있다.

제6 실시예에 따른 반도체 기억 장치에서는 프리차지 신호(BRS0P, BRS1P, BRS3P, BRS4P)를 비트선(/BL, BL)의 구동 전압보다 승압된 전압(VPP)으로 구동하기 때문에, 트랜지스터(TN101, TN1A, TN1B)의 구동 능력을 높이는 동시에, 트랜지스터(TN101, TN1A, TN1B)의 도통 개시까지의 천이 시간을 단축할 수 있고, 신속한 스위칭 동작을 행할 수 있다. 제1 구체예에서는 프리차지 신호(BRS3P)를 승압 전압(VPP)으로 구동하고, 제2∼제4 구체예에서는 프리차지 신호(BRS0P, BRS1P)를 승압 전압(VPP)으로 구동한다.

또, 제1∼제3 구체예에서는, 승압 전압(VPP)을 공급하여야 할 트랜지스터가 TN101 또는 TN1A, TN1B로 한정되기 때문에, 승압 회로(도시되지 않음)의 전압 공급 능력을 한정할 수 있고, 승압 회로의 칩 점유 면적 및 소비 전류를 작게 억제할 수 있고, 제4 구체예에 있어서는 프리차지 회로의 모든 구성 트랜지스터(TN1A, TN1B, TN2A, TN2B)를 승압 전압(VPP)으로 구동하기 때문에, 프리차지 동작에 있어서의 쇼트 동작과 전압 유지 동작의 양 쪽을 동시에 고속화할 수 있다.

제7 실시예에 따른 반도체 기억 장치에서는, 비트선쌍을 2 개의 그룹으로 분할하여, 각각의 그룹마다 프리차지 신호(BRS5, BRS6)를 공급하기 때문에, 각 프리차지 신호(BRS5, BRS6)가 구동하여야 할 부하 용량은 종래의 1/2이 되기 때문에, CR 지연 시간을 단축하여 프리차지 기간의 단축을 도모할 수 있고, 데이터 액세스의 고속화를 도모하는 것이 가능해진다. 제1∼제6 실시예와의 조합에 의하여, 프리차지 기간의 단축화에 따른 데이터 액세스의 고속화를 더욱 강화할 수 있다.

한편, 본 발명은 상기 제1∼제6 실시예로 한정되는 것이 아니며, 본 발명의 취지를 벗어나지 않는 범위 내에서 여러 가지 개량 및 변형이 가능한 것은 물론이다.

예컨대, 제1∼제6 실시예에 있어서는 비트선쌍(/BL-BL)의 쇼트 동작에 부가해서 비트선(/BL, BL)의 전압 유지 동작에 관해서도 수행하는 형태에 대해서 설명하고 있지만, 데이터 사이클의 고속화에 따라 프리차지 상태에 있어서의 비트선의 전위 유지가 불필요한 경우에는, 제1∼제6 실시예에 있어서의 비트선쌍 쇼트 동작 부분에 대해서만 프리차지 회로를 구성할 수도 있다.

또, 연속해서 데이터 액세스를 요구받아 고속 동작을 하는 경우에는, 비트선쌍(/BL-BL)의 쇼트 동작만을 행하고, 데이터 액세스 요구가 간헐적이 되어 프리차지 상태를 길게 유지하는 경우에는, 비트선쌍(/BL-BL)의 쇼트 동작에 부가해서 비트선(/BL, BL)의 전압 유지 동작에 대해서도 동작을 행하도록 제어할 수도 있다. 후자의 제어를 행하는 경우, 제1 및 제2 실시예에 있어서는 양자는 서로 다른 프리차지 신호로 구동되고 있기 때문에, 전위 유지용의 프리차지 신호를 별도로 제어함으로써 용이하게 실현할 수 있고, 제3 실시예에 있어서도, 직적 결합되어 있는 프리차지 신호를 트랜스퍼 게이트나 그 밖의 논리 게이트로 전환하도록 하면 용이하게 실현 가능하다.

본 발명에 따르면, 비트선쌍의 쇼트 회로를 직렬 접속한 2 개의 스위치 소자로 구성하고 양자를 위상이 서로 다른 제어 신호로 제어하여 CR 지연의 영향을 받기 어려운 회로 구성으로 함으로써, 쇼트 및 전위 유지의 일련의 동작을 2 이상의 개별 제어 신호로 단계적으로 제어하여 개별 제어 신호마다 구동 부하를 저감함으로써, 또한 비트선쌍의 쇼트 회로를 승압 전압으로 구동함으로써, 프리차지 기간의 단축화를 도모할 수 있고, 제어 회로의 구동 능력을 저감하여 칩 점유 면적이나 소비 전류를 저감할 수 있으며, 저전원 전압화를 수반하면서 대용량화 및 고속화되더라도, 회로 규모를 증대시키는 일이 없이, 저소비 전류화 및 고속화를 충분히 도모할 수 있는 반도체 기억 장치를 제공하는 것이 가능하게 된다.

Claims (9)

1. 비트선쌍을 쇼트하는 비트선쌍 쇼트 회로와, 비트선들의 전압을 소정 전압으로 유지하는 비트선 전압 유지 회로를 상기 비트선쌍마다 구비하는 반도체 기억 장치에 있어서,

   상기 비트선쌍 쇼트 회로는 상기 비트선쌍의 비트선들 사이에 직렬 접속되는 제1 및 제2 스위치 소자를 포함하고,

   상기 제1 및 제2 스위치 소자는 신호 레벨이 동시에 천이됨이 없이 제1 및 제2 제어 신호에 의해 각각 제어되는 것을 특징으로 하는 반도체 기억 장치.
2. 제1항에 있어서, 상기 비트선 전압 유지 회로는 상기 제1 및 제2 스위치 소자의 공통 노드와 소정 전압원과의 사이에 접속되는 제3 스위치 소자를 포함하고,

   상기 제3 스위치 소자는 상기 제1 및 제2 스위치 소자가 함께 도통하여 상기 비트선쌍이 쇼트하는 기간 내에 도통하는 제3 제어 신호에 의해 제어되는 것을 특징으로 하는 반도체 기억 장치.
3. 제1항에 있어서, 상기 비트선 전압 유지 회로는, 상기 제1 및 제2 스위치 소자의 공통 노드와 소정 전압원과의 사이에 직렬 접속되는 제3 및 제4 스위치 소자를 포함하고,

   상기 제3 스위치 소자는 상기 제1 스위치 소자를 제어하는 상기 제1 제어 신호에 의해 제어되며,

   상기 제4 스위치 소자는 상기 제2 스위치 소자를 제어하는 상기 제2 제어 신호에 의해 제어되는 것을 특징으로 하는 반도체 기억 장치.
4. 비트선쌍을 쇼트하는 비트선쌍 쇼트 회로와, 비트선들의 전압을 소정 전압으로 유지하는 비트선 전압 유지 회로를 상기 비트선쌍마다 구비하는 반도체 기억 장치에 있어서,

   상기 비트선쌍 쇼트 회로는 상기 비트선쌍의 비트선들 사이에 접속되는 제1 스위치 소자를 포함하고,

   상기 비트선 전압 유지 회로는, 상기 비트선쌍의 한쪽의 비트선과 소정 전압원과의 사이에 접속되는 제2 스위치 소자를 포함하며,

   상기 제1 스위치 소자는 제1 제어 신호에 의해 제어되고,

   상기 제2 스위치 소자는, 상기 제1 제어 신호에 대하여 소정 시간의 지연을 갖는 제2 제어 신호에 의해 제어되는 것을 특징으로 하는 반도체 기억 장치.
5. 제4항에 있어서, 상기 비트선쌍의 다른 쪽의 비트선에 접속되고 상기 제2 스위치 소자와 동일한 제3 스위치 소자를 포함하고,

   상기 제3 스위치 소자는 비도통 상태를 유지하는 것을 특징으로 하는 반도체 기억 장치.
6. 제1항에 있어서, 상기 제1 및 제2 제어 신호는 상기 비트선쌍의 구동 전압보다 승압된 전압으로 구동되는 것을 특징으로 하는 반도체 기억 장치.
7. 제1항에 있어서, 상기 복수의 비트선쌍 그룹을 2 이상의 그룹으로 분할하고, 비트선쌍들의 각 그룹은 상기 각 그룹마다 생성되는 상기 각 제어 신호에 의해 비트선쌍의 쇼트 동작 및 비트선의 전압 유지 동작을 제어하는 것을 특징으로 하는 반도체 기억 장치.
8. 비트선쌍을 쇼트하여, 상기 비트선들의 전압을 소정 전압으로 유지하는 반도체 기억 장치의 제어 방법에 있어서,

   제어 신호로부터 복수의 개별 제어 신호를 생성하고, 상기 개별 제어 신호에 기초하여 비트선쌍의 쇼트 동작에서 개시하여 비트선의 전압 유지 동작으로 종료하는 일련의 동작을 단계적으로 제어하는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
9. 제8항에 있어서, 상기 비트선쌍의 쇼트 동작에서는,

   하나의 개별 제어 신호의 활성화에 의해 쇼트 동작을 위한 사전 설정 동작을 행하고, 다른 개별 제어 신호의 활성화에 대하여 제1 지연 시간 후에 다른 개별 제어 신호를 활성화함으로써 쇼트 동작을 개시하며, 상기 다른 개별 제어 신호의 활성화에 대하여 제2 지연 시간 후에 상기 하나의 개별 제어 신호를 비활성화함으로써 쇼트 동작을 종료하는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.

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