KR19980063313A - 반도체 기억 장치와 데이터 독출 및 기록 방법 - Google Patents

반도체 기억 장치와 데이터 독출 및 기록 방법 Download PDF

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Abstract

본 발명은 반도체 기억 장치에 있어서, 데이터 독출 동작 기간의 길이 및 데이터 기록 동작 기간의 길이에 대한 상반하는 요구를 해소하여, 높은 주파수에서의 고속 동작을 가능하게 하는 것을 목적으로 한다.
반도체 기억 장치는 데이터 기록시 및 데이터 독출시에 도통하여 데이터를 통과시키는 게이트와, 게이트의 도통 기간을 데이터 기록시 및 데이터 독출시에서 변화시키는 제어 수단을 포함하는 것을 특징으로 한다.

Description

반도체 기억 장치와 데이터 독출 및 기록 방법
본 발명은 일반적으로 반도체 기억 장치에 관한 것으로, 상세하게는 센스 앰프에 대한 데이터의 독출 및 기록 동작이 내부 생성된 펄스에 의해서 제어되는 반도체 기억 장치에 관한 것이다.
DRAM(dynamic random access memory) 혹은 SDRAM(synchronous DRAM)등의 반도체 기억 장치에 있어서, 메모리 셀에 대한 데이터 독출 및 기록 동작을 센스 앰프를 통해 행한다. 데이터 독출의 경우에는 워드 선택선을 선택함으로써, 선택한 메모리 셀에서 데이터를 비트라인으로 독출하고, 비트 라인의 데이터를 센스 앰프에 기록하여 증폭한다. 이 증폭된 데이터를, 컬럼 선택선을 선택함으로써 선택한 컬럼 게이트를 개방하여, 데이터 버스에서 판독한다. 데이터 기록의 경우에는 컬럼 선택선을 선택함으로써 선택한 컬럼 게이트를 개방하고, 데이터 버스상의 데이터를 센스 앰프에 기록한다. 센스 앰프에 기록된 데이터는 워드 선택선에 의해서 선택된 메모리셀에 비트 라인을 통해 기록된다.
비트 라인 및 데이터 버스는 1비트의 데이터에 대하여 한쌍의 신호선을 갖고 있으며, 이 한쌍의 신호선은 데이터를 전송하기 전에 소정의 전압으로 차지되고(프리차지), 단락에 의해서 서로 동일 전위로 설정된다(균등). 이 프리차지 및 균등해진 한쌍의 신호선 사이에서, 전위차로서 데이터가 전송됨으로써 고속의 데이터 전송이 가능해진다.
이 프리차지 동작 및 균등 동작은 동시에 실행되지만, 전송하는 데이터를 신호선에 부여하기 전에 완료하고 있을 필요가 있다. 독출/기록 동작이 연속하여 행해질 경우, 어떤 독출/기록 동작이 종료한 후, 다음 독출/기록 동작이 개시될 때까지의 단기간 동안에, 비트 라인 및 데이터 버스의 프리차지 및 균등을 완료하지 않으면 안된다.
따라서 클록의 1사이클의 사이에서, 우선 데이터 독출/기록 동작을 하고, 나머지 시간내에 프리 차지 및 균등 동작을 행할 필요가 있다.
여기서 데이터 버스 및 센스 앰프간에 있어서의 컬럼 게이트를 통한 데이터 독출/기록 동작을 생각하면, 데이터 독출/기록 동작은 컬럼 게이트를 선택하여 개방하는(도통시키는) 것에 상당한다. 컬럼 게이트는 트랜지스터로 구성되고, 이 트랜지스터의 게이트에 펄스 입력을 부여하여 트랜지스터를 도통시키는 것으로 컬럼 게이트를 개방하고, 데이터 독출/기록 동작을 행한다. 따라서 클록의 1사이클을, 컬럼 게이트 트랜지스터로의 펄스 입력의 기간과 균등 기간(프리차지는 동시에 행해진다)에서 적당히 분할하게 된다.
데이터 기록 동작을 행할 경우에는, 센스 앰프의 데이터를 덮어쓰기할 필요가 있기 때문에, 데이터 버스에 큰 전압진폭을 부여할 필요가 있다. 그러나 큰 전압진폭을 데이터 버스에 부여하면, 다음 사이클에 구비하여 균등하게 할 때에, 한쌍의 신호선간의 큰 전위차를 동일 전위로까지 되돌릴 필요가 있기 때문에, 균등에 상당한 시간을 필요로 한다. 따라서, 기록 동작을 행하기 위한 펄스폭을 그정도 길게 할 수 없다.
한편 데이터 독출 동작은 미소전압 증폭 회로인 독출 앰프로 데이터 버스의 작은 전압진폭을 증폭하면서 데이터를 독출하기 때문에, 데이터 버스는 비교적 작은 전압진폭을 가지면 충분하다. 따라서, 데이터 버스의 균등에는 그정도의 시간을 필요로 하지 않는다. 그러나 미소전압 증폭 회로에서 작은 전압진폭을 증폭하면서 데이터를 독출하기 때문에, 데이터 버스에 데이터가 출력되어 있는 시간이 긴 쪽이, 보다 전압진폭이 증폭되는 동시에 데이터 독출 타이밍의 마진이 커진다. 따라서, 독출 동작을 행하기 위한 펄스폭은 되도록이면 긴 쪽이 바람직하다.
종래, 컬럼 게이트로의 펄스 입력은, 데이터 독출 동작이거나 데이터 기록 동작인 것에 관계없이 일정 펄스폭으로 되어 있다. 따라서, 기록 동작에 적절하도록 펄스폭을 짧게 설정하면, 독출 동작에 있어서 데이터 독출에는 불충분한 길이가 되며, 반대로 독출 동작에 적절하도록 펄스폭을 길게 설정하면, 기록 동작에 있어서 균등에 충분한 시간을 취할 수 없게 된다. 클록의 1사이클의 시간이 어느정도 길면 이 상반하는 요구는 문제가 되지 않지만, 1사이클의 시간을 짧게 하여 동작 속도를 올리고자 하면, 이 문제가 현실화된다. 따라서, 반도체 기억 장치의 동작 주파수를 높게 할 수 없으며, 고속의 동작을 실현할 수 없다.
따라서, 본 발명의 목적은 반도체 기억 장치에 있어서, 데이터 독출 동작 기간의 길이 및 데이터 기록 동작 기간의 길이에 대한 상반하는 요구를 해소하여, 높은 주파수에서의 고속의 동작을 가능하게 하는 것이다.
도 1은 본 발명에 의한 DRAM의 실시예를 나타내는 도면.
도 2a는 기록 동작의 경우에 생성되는 펄스 신호를 나타내는 도면, 도 2b는 독출 동작의 경우에 생성되는 펄스 신호를 나타내는 도면.
도 3은 도 1의 컬럼 액세스 펄스 생성 유닛의 제 1 실시예를 나타내는 도면.
도 4는 도 3의 컬럼 액세스 펄스 생성 유닛의 동작을 설명하기 위한 타이밍차트.
도 5는 도 1의 컬럼 액세스 펄스 생성 유닛의 제 2 실시예를 나타내는 도면.
도 6은 도 5의 컬럼 액세스 펄스 생성 유닛의 동작을 설명하기 위한 타이밍차트.
도 7은 도 1의 컬럼 디코더의 회로 구성의 일예를 나타내는 도면.
도 8a는 어드레스 신호의 타이밍과 펄스 신호의 타이밍을 나타내는 타이밍차트, 도 8b는 컬럼 디코더로부터 출력되는 컬럼 선택을 위한 펄스 신호를 나타내는 타이밍차트.
도 9는 도 1의 컬럼 디코더의 회로 구성의 다른 일예를 나타내는 도면.
*도면의 주요 부분에 대한 부호의 설명*
10 : 워드 선택선11 : 메모리 셀
12 : 셀 트랜지스터13 : 센스 앰프
14,15 : 컬럼 게이트 트랜지스터16 : 컬럼 선택선
20 : 워드 디코더21 : 컬럼 디코더
22 : 독출 앰프/기록 버퍼23 : 센스 앰프 제어 유닛
24 : 컬럼 액세스 펄스 생성 유닛25 : 데이터 입출력 버퍼
26 : 명령 제어 유닛27 : 어드레스 버퍼
28 : 데이터 패드29 : 제어 패드
30 : 어드레스 패드 31 : 신호선
제 1 항 발명에 있어서는, 반도체 기억 장치는 데이터 기록시 및 데이터 독출시에 도통하여 데이터를 통과시키는 게이트와, 해당 게이트의 도통 기간을 데이터 기록시 및 데이터 독출시에 변화시키는 제어 수단을 포함하는 것을 특징으로 한다.
제 2 항 발명에 있어서는, 제 1 항 기재의 반도체 기억 장치에 있어 복수의 메모리 셀에 대한 데이터 독출 및 데이터 기록을 행하는 복수의 센스 앰프를 또 포함하고, 상기 게이트는 컬럼 게이트 트랜지스터로서, 해당 게이트를 선택적으로 도통시킴으로써 해당 복수의 센스 앰프로부터 적어도 하나의 센스 앰프를 선택하여, 적어도 하나의 센스 앰프와 외부 사이의 데이터 독출 및 데이터 기록을 해당 게이트를 통해 행하는 것을 특징으로 한다.
제 3 항 발명에 있어서는, 제 2 항 기재의 반도체 기억 장치에 있어서, 상기 제어 수단은 상기 컬럼 게이트 트랜지스터의 게이트 입력에 공급하는 펄스 신호를 생성하고, 데이터 기록시 및 데이터 독출시에 해당 펄스 신호의 펄스폭을 변화시키는 펄스 생성 수단을 포함하는 것을 특징으로 한다.
제 4 항 발명에 있어서는, 제 3 항 기재의 반도체 기억 장치에 있어서, 상기 펄스 생성 수단은 데이터 기록시의 상기 펄스폭을, 데이터 독출시의 해당 펄스폭보다도 짧게 하는 것을 특징으로 한다.
제 5 항 발명에 있어서는, 제 3 항 기재의 반도체 기억 장치에 있어서, 상기 게이트를 통해 상기 센스 앰프에 접속된 데이터 버스를 포함하고, 상기 펄스 신호가 상기 게이트를 도통시키는 기간 이외의 기간에 상기 데이터 버스에 대한 프리차지 동작 및 균등 동작을 행하는 것을 특징으로 한다.
제 6 항 발명에 있어서는, 제 3 항 기재의 반도체 기억 장치에 있어서, 상기 펄스 생성 수단이 상기 펄스 신호를 유지하는 래치와, 기록 동작시와 독출 동작시로 다른 타이밍으로 해당 래치를 리셋하는 리셋 회로를 포함하는 것을 특징으로 한다.
제 7 항 발명에 있어서는, 제 6 항 기재의 반도체 기억 장치에 있어서, 상기 리셋 회로가 상기 래치의 출력을 지연시키는 지연 회로와, 기록 동작인지 독출 동작인지를 지정하는 식별 신호에 기초하여, 해당 지연 회로에서 다른 지연 시간을 갖는 지연 신호를 취출하는 회로를 포함하며, 해당 지연 신호에 의해서 상기 래치를 리셋하는 것을 특징으로 한다.
제 8 항 발명에 있어서는, 제 3 항 기재의 반도체 기억 장치에 있어서, 상기 펄스 생성 수단은 상기 펄스 신호를 유지하는 제 1 래치와, 제 1 소정의 타이밍으로 해당 제 1 래치를 리셋하는 제 1 리셋 회로와, 해당 펄스 신호를 유지하는 제 2 래치와, 제 2 소정의 타이밍으로 해당 제 2 래치를 리셋하는 제 2 리셋 회로와, 기록동작인지 독출동작인지를 지정하는 식별 신호에 기초하여, 해당 제 1 래치 및 해당 제 1 리셋 회로 혹은 해당 제 2 래치 및 해당 제 2 리셋 회로 중 어느 하나를 동작시키는 수단을 포함하는 것을 특징으로 한다.
제 9 항 발명에 있어서는, 제 8 항 기재의 반도체 기억 장치에 있어서, 제 1 리셋 회로와 제 2 리셋 회로의 각각은, 대응하는 래치의 출력을 지연시켜서 지연 신호를 출력하는 지연 회로를 포함하며, 해당 지연 신호에 의해서 해당 대응하는 래치를 리셋하는 것을 특징으로 한다.
제 l0 항 발명에 있어서는, 반도체 기억 장치에 있어서 메모리 셀과 외부와의 사이에서 컬럼 게이트 트랜지스터를 통해 데이터 독출 및 데이터 기록을 행하는 방법은, 데이터 독출시에 해당 컬럼 게이트 트랜지스터를 제 1 소정 기간 도통시키고, 데이터 기록시에 해당 컬럼 게이트 트랜지스터를 제 2 소정 기간 도통시키는 각 단계를 포함하는 것을 특징으로 한다.
제 11 항 발명에 있어서는, 제 10 항 기재의 방법에 있어서, 상기 제 1 소정 기간은 상기 제 2 소정 기간보다 긴 것을 특징으로 한다.
제 12 항 발명에 있어서는, 제 10 항 기재의 방법에 있어서, 상기 제 1 소정 기간 및 상기 제 2 소정 기간 이외의 기간에, 프리차지 동작 및 이쿼라이즈 동작을 행하는 것을 특징으로 한다.
상기 발명에 있어서는, 게이트의 도통 기간을 데이터 기록시 및 데이터 독출시에 변화시키는 제어 수단이 설치되기 때문에, 데이터 독출 동작 기간의 길이 및 데이터 기록 동작 기간의 길이에 대한 상반하는 요구를 해소하여, 높은 주파수에서의 고속 동작을 가능하게 할 수 있다.
즉, 기록하기 위한 필요한 데이터 신호의 전압 파형은 큰 전압진폭을 갖기 때문에, 균등에 의해서 데이터 버스를 동일 전위로 하기 위해서는 비교적 긴 시간을 필요로 한다. 상기 발명에 있어서는 기록 동작시에는 비교적 짧은 게이트 도통 시간을 이용할 수 있기 때문에, 다음 사이클로 옮기기 전에 큰 전압진폭을 완전히 균등하게 할 수 있다. 또한 독출 동작시에는 데이터 신호의 전압진폭이 서서히 증폭되기 때문에, 충분한 전압진폭까지 증폭하기 위해서는 비교적 긴 시간을 필요로 하고, 또 긴 기간 데이터 신호가 유지된 쪽이, 충분한 동작 타이밍의 마진을 제공할 수 있기 때문에 바람직하다. 상기 발명에 있어서는, 독출 동작시에는 비교적 긴 게이트 도통 시간을 이용할 수 있기 때문에, 독출 동작에 대하여 충분히 긴 동작 시간을 설정할 수 있다.
만약 기록 동작시 및 독출 동작시의 펄스폭을 동일하게 하고자 하면, 기록 동작시에 충분한 균등 시간를 취하지 않거나, 독출 동작시에 충분한 독출 동작 시간을 취하지 않게 된다. 그러나 상기 본 발명에 있어서는 기록 동작시의 게이트 도통 시간과 판독 동작시의 게이트 도통 시간을 변경시키는 것으로, 종래보다도 짧은 사이클에서의 동작을 가능하게 하며, 고속인 독출 및 기록 동작을 실현할 수 있다.
이하에 본 발명의 실시예를 첨부의 도면을 참조하여 설명한다.
도 1은, 본 발명에 의한 DRAM의 실시예를 나타낸다. 도 1의 DRAM은 복수의 워드 선택선(10), 복수의 메모리 셀(11), 복수의 셀 트랜지스터(12), 센스 앰프(13), 컬럼 게이트 트랜지스터(14 및 15), 복수의 컬럼 선택선(16), 워드 디코더(20), 컬럼 디코더(21), 독출 앰프/기록 버퍼(22), 센스 앰프 제어 유닛(23), 컬럼 액세스 펄스 생성 유닛(24), 데이터 입출력 버퍼(25), 명령 제어 유닛(26), 어드레스 버퍼(27), 데이터 패드(28), 제어 패드(29), 어드레스 패드(30), 신호선(31), 한쌍의 비트 라인BL 및 /BL, 및 한쌍의 데이터 버스DB, /DB를 포함한다. 여기서 /BL 혹은 /DB등의 심벌 앞의 '／'는 반전 데이터를 나타낸다.
도 1의 DRAM에 있어서, 컬럼 액세스 펄스 생성 유닛(24)은 종래 기술의 DRAM인 것과는 달리, 명령 제어 유닛(26)으로부터 신호선(31)을 통해, 현재의 동작이 독출 동작인지 기록 동작인지를 나타내는 독출/기록 신호를 수취한다. 컬럼 액세스 펄스 생성 유닛(24)은 명령 제어 유닛(26)으로부터 컬럼 액세스 신호를 수취하면 펄스 신호를 생성하지만, 독출/기록 신호가 나타내는 현재의 동작이 독출동작인지 기록 동작인지에 의해서, 다른 펄스폭의 펄스 신호를 생성하여, 컬럼 디코더(21)에 공급한다. 컬럼 디코더(21)는 공급된 펄스를 선택된 컬럼 선택선(16)에 공급하여, 선택된 컬럼 게이트 트랜지스터(14, 또는 15)를 도통시킨다.
이렇게 하여, 데이터 독출 혹은 데이터 기록을 행하기 위한 컬럼 게이트 트랜지스터(14, 또는 15)는 데이터 독출시와 데이터 기록시로 다른 길이의 기간온이 되어 데이터를 전송할 수 있다. 따라서, 기록 동작시에는 컬럼 액세스 펄스 생성 유닛(24)이 생성하는 펄스의 펄스폭을 비교적 짧게 하여 균등에 충분한 시간적 여유를 부여하고, 독출 동작시에는 컬럼 액세스 펄스 생성 유닛(24)이 생성하는 펄스의 펄스폭을 비교적 길게 하여 데이터 독출에 충분한 시간적 여유를 부여할 수 있다. 따라서, 클록 사이클을 단축하여, 높은 클록 주파수에 의한 고속 데이터 독출/기록 동작을 행할 수 있다.
도 1의 DRAM에 있어서 상기 이외의 동작은, 종래의 DRAM과 동일하다. 또 프리차지 동작 및 균등 동작은, 컬럼 액세스 펄스 생성 유닛(24)이 생성하는 펄스가 HIGH일 때에 컬럼 게이트가 개방된다고 하면, 이 펄스가 LOW 인 기간에 행하면 좋다. 이것도 또 종래의 DRAM과 같은 구성이다.
도 1의 DRAM의 동작에 관해서 이하에 설명한다. 또 도 1의 DRAM에 있어서는 도면의 간략화를 위해, 한쌍의 데이터 버스 및 하나의 데이터 패드만이 표시되지만, 복수대의 데이터 버스 및 복수의 데이터 패드를 갖는 구성으로 좋다.
데이터 독출의 경우, 어드레스 패드(30)에 어드레스 신호가 공급된다. 어드레스 신호는 어드레스 버퍼(27)에 격납되어, 워드 디코더(20)와 컬럼 디코더(21)에 공급된다.
워드 디코더(20)는 어드레스 신호로 지정된 워드선(10)을 선택하여 HIGH로 하고, 대응하는 셀 트랜지스터(12)를 도통시킨다. 이것에 의해서, 선택된 메모리 셀(11)의 데이터가, 셀 트랜지스터(12)를 통해 비트 라인BL 및 /BL에 공급된다. 비트 라인 BL 및 /BL의 데이터 신호는 센스 앰프 제어 유닛(23)에 의해서 제어되는 센스 앰프(13)에 의해서 증폭된다.
컬럼 디코더(21)는 어드레스 버퍼(27)로부터의 어드레스 신호와 함께, 컬럼 액세스 펄스 생성 유닛(24)으로부터 펄스 신호를 수취한다. 컬럼 디코더(21)는 어드레스 신호로 선택된 컬럼 선택선(16)에, 이 펄스 신호를 공급한다. 선택된 컬럼 선택선(16)에 대응하는 컬럼 게이트 트랜지스터(14 혹은 15)가 온되고, 센스 앰프(13)로 증폭된 데이터 신호가 데이터 버스 DB 및 /DB에 공급된다. 데이터 버스 DB 및 /DB 상의 데이터 신호는 독출 앰프/기록 버퍼(22)에 판독되어 증폭되며, 데이터 입출력 버퍼(25)에 공급된다. 데이터 입출력 버퍼(25)는 데이터 신호를 데이터 패드(28)에 출력한다. 이렇게 하여 기억된 데이터를 어드레스 신호에 의해서 지정된 어드레스로부터 판독할 수 있다.
상술의 독출 동작에 있어서, 컬럼 게이트 트랜지스터(14, 또는 15)의 도통 기간을 결정하는 펄스 신호의 펄스폭은, 컬럼 액세스 펄스 생성 유닛(24)에 의해서, 독출 동작에 충분한 전압 증폭 시간과 충분한 동작 마진을 부여하도록 긴 펄스폭으로 설정된다. 따라서, 클록 사이클을 단축하여, 높은 클록 주파수에 의한 고속 데이터 독출 동작을 행할 수 있다.
데이터 기록의 경우, 데이터 패드(28) 및 어드레스 패드(30)에, 데이터 신호 및 어드레스 신호가 공급된다. 데이터 신호는 데이터 입출력 버퍼(25)를 통해, 독출 앰프/기록 버퍼(22)에 공급된다. 독출 앰프/기록 버퍼(22)에 공급된 데이터 신호는 데이터 버스 DB 및 /DB 상에 전위차 신호로서 나타난다. 또한 어드레스 패드(30)에 부여된 어드레스 신호는 어드레스 버퍼(27)에 격납되어 워드 디코더(20)와 컬럼 디코더(21)에 공급된다.
컬럼 디코더(21)는 어드레스 버퍼(27)로부터의 어드레스 신호와 함께, 컬럼 액세스 펄스 생성 유닛(24)으로부터 펄스 신호를 수취한다. 컬럼 디코더(21)는 어드레스 신호로 선택된 컬럼 선택선(16)에, 이 펄스 신호를 공급한다. 선택된 컬럼 선택선(16)에 대응하는 컬럼 게이트 트랜지스터(14, 또는 15)가 온되어, 데이터 버스 DB 및 /DB 상의 데이터 신호가 센스 앰프(13)에 공급되며, 센스 앰프(13)내의 데이터를 재기록한다. 센스 앰프(13)에 공급된 데이터는 데이터 신호로서 비트 라인 BL 및 /BL 상에 나타난다.
워드 디코더(20)는 어드레스 신호로 지정된 워드선(10)을 선택하여 HIGH로 하고, 대응하는 셀 트랜지스터(12)를 도통시킨다. 이것에 의해서, 선택된 메모리 셀(11)에, 도통된 셀 트랜지스터(12)를 통해, 비트라인 BL 및 /BL 상의 데이터가 전하로서 기억된다. 이렇게 하여, 입력한 데이터를, 어드레스 신호에 의해서 지정한 어드레스에 기억시킬 수 있다.
상술의 독출 동작에 있어서, 컬럼 게이트 트랜지스터(14, 또는 15)의 도통 기간을 결정하는 펄스 신호의 펄스폭은, 컬럼 액세스 펄스 생성 유닛(24)에 의해서, 기록 동작 후의 균등 동작에 충분한 시간적 여유를 부여하는 짧은 펄스폭으로 설정된다. 따라서, 클록 사이클을 단축하여, 높은 클록 주파수에 의한 고속 데이터 독출 동작을 행할 수 있다.
도 2a 및 도 2b는 도 1의 컬럼 액세스 펄스 생성 유닛(24)이 생성하는 펄스 신호를 나타낸다. 도 2a는 기록 동작의 경우에 생성되는 펄스 신호를 나타내고, 도 2b는 독출 동작의 경우에 생성되는 펄스 신호를 나타낸다. 또한 각 펄스 신호에 거듭하여 데이터 버스 DB 및 /DB 상의 데이터 신호의 전압 파형을 나타낸다.
도 2a와 도 2b를 비교하면 명백하듯이, 기록 동작시의 펄스 신호와 판독 동작시의 펄스 신호는 동일한 사이클이지만, 판독 동작시의 펄스 쪽이 긴 펄스폭(신호가 HIGH의 기간)을 가진다.
도 2a에 도시한 바와 같이, 기록를 위해 필요한 데이터 신호의 전압 파형은 큰 전압진폭을 갖기 때문에, 균등에 의해서 데이터 버스 DB 및 /DB를 동일 전위로 하기 위해서는 비교적 긴 시간을 필요로 한다. 본 발명에 있어서는 기록 동작시에는 비교적 짧은 펄스폭을 갖는 펄스 신호를 이용하기 때문에, 다음 사이클로 옮기기 전에 큰 전압진폭을 완전히 균등하게 할 수 있다.
또 도 2b에 도시한 바와 같이, 독출 동작시에는 데이터 신호의 전압진폭이 서서히 증폭되기 때문에, 충분한 전압진폭까지 증폭하기 위해서는 비교적 긴 시간을 필요로 한다. 또한 데이터 버스 DB 및 /DB에서 차단으로의 데이터 독출의 타이밍을 생각하면, 긴 기간 데이터 신호가 유지된 쪽이, 충분한 동작 타이밍의 마진을 제공할 수 있기 때문에 바람직하다. 본 발명에 있어서는, 독출 동작시에는 비교적 긴 펄스폭을 갖는 펄스 신호를 이용하기 때문에, 독출 동작에 대하여 충분히 긴 동작 시간을 설정할 수 있다.
도 2a 및 도 2b에 표시되는 클록 사이클로, 기록 동작시 및 독출 동작시의 펄스폭을 동일하게 하고자 하면, 기록 동작시에 충분한 균등 시간을 취하지 않거나, 독출 동작시에 충분한 독출 동작 시간을 취하지 않게 된다. 즉 본 발명에 의해서 도 2a 및 도 도 2b에 도시된 바와 같이, 기록 동작시의 펄스폭과 판독 동작시의 펄스폭을 변경시키는 것으로, 종래보다도 짧은 사이클에서의 동작을 가능하게 하여, 고속 독출 및 기록 동작을 실현할 수 있게 된다.
도 3은 본 발명에 의한 컬럼 액세스 펄스 생성 유닛(24)의 제 1 실시예를 나타낸다. 도 3의 컬럼 액세스 펄스 생성 유닛(24)은 NAND 회로(40 및 41), 인버터(42 내지 48), NMOS 트랜지스터(50 및 51), PMOS 트랜지스터(52 및 53) 및 복수대의 저항R 및 용량C를 포함한다. NAND 회로(40 및 41)는 RS 플립플롭을 형성하며, 또한 저항R 및 용량C의 쌍은 지연 소자를 형성한다.
도 4는 도 3의 컬럼 액세스 펄스 생성 유닛(24)의 동작을 설명하기 위한 타이밍차트를 나타낸다. 이하에 도 3 및 도 4를 참조하여, 도 3의 컬럼 액세스 펄스 생성 유닛(24)의 동작을 설명한다.
초기 상태에 있어서, NAND 회로(40 및 41)로 이루어진 RS 플립플롭의 한쪽의 입력 노드 N1은 HIGH이고, 또 한쪽의 입력 노드 n01도 HIGH이다. 또한 노드 n02 및 n03은 각각, HIGH 및 LOW의 상태에 있다. 따라서 초기 상태에 있어서, 컬럼 액세스 펄스 생성 유닛(24)의 출력 노드 N3에는 노드 n02의 HIGH를 인버터(42)로 반전한 LOW신호가 나타난다.
이 초기 상태에서, 컬럼 액세스 신호로서, 노드 N1에 LOW의 펄스가 입력된다. 따라서, RS 플립플롭의 입력 노드 N1 및 n01은 각각 LOW 및 HIGH가 되기 때문에, RS 플립플롭의 출력인 노드 n02 및 n03은 각각 LOW 및 HIGH가 된다. 노드 n02의 반전인 컬럼 액세스 펄스 생성 유닛(24)의 출력노드 N3은 LOW에서 HIGH로 변화한다.
이후의 동작은 기록 동작의 경우와 독출 동작의 경우에 따라서 다르다. 우선 기록 동작의 경우에 관해서 설명한다.
기록 동작의 경우에는, 노드 N2에 공급되는 독출/기록 신호는 HIGH이다. 따라서, NMOS 트랜지스터(50) 및 PMOS 트랜지스터(52)가 온이 되어 도통된다. 또한 NMOS 트랜지스터(51) 및 PMOS 트랜지스터(53)는 오프이다.
노드 n03의 LOW에서 HIGH로의 변화는, 인버터(43 내지 46) 및 저항R과 용량C로 이루어진 지연 소자열을 전파해 간다. 따라서 노드 n04의 전위는, 노드 n03의 변화에 지연하여, LOW에서 HIGH로 변화한다. 이 노드 n04의 LOW에서 HIGH로의 변화는 NMOS 트랜지스터(50) 및 PMOS 트랜지스터(52)를 통해 인버터(47)에 공급된다. 이것에 의해서 인버터(47)의 출력인 노드 n01의 전위는 HIGH에서 LOW로 변화한다.
이 시점에서는 이미, 노드 N1에 공급되는 컬럼 액세스 신호는, HIGH로 되돌아가고 있다. 따라서, RS 플립플롭의 입력 노드 N1 및 n01은 각각 HIGH 및 LOW가 되기 때문에, RS 플립플롭의 출력인 노드 n02 및 n03은 각각 HIGH 및 LOW가 된다. 노드 n02의 반전인 컬럼 액세스 펄스 생성 유닛(24)의 출력노드 N3은 HIGH에서 LOW로 변화한다.
이렇게 하여 기록 동작의 경우에는, 컬럼 액세스 펄스 생성 유닛(24)은 노드 n03 및 n04의 사이를 신호가 전달하는 시간과 같은 펄스폭을 가진 펄스 신호를 생성하게 된다.
이하에 독출 동작의 경우에 관해서 설명한다.
독출 동작의 경우에는 노드 N2에 공급되는 독출/기록 신호는 LOW이다. 따라서, NMOS 트랜지스터(51) 및 PMOS 트랜지스터(53)가 온이 되어 도통된다. 또한 NMOS 트랜지스터(50) 및 PMOS 트랜지스터(52)는 오프이다.
노드 n03의 LOW에서 HIGH로의 변화는, 인버터(43 내지 46) 및 저항R과 용량C로 이루어진 지연 소자열을 전파해 간다. 따라서 노드 n05의 전위는 노드 n03의 변화에 지연하여, LOW에서 HIGH로 변화한다. 이 노드 n05의 LOW에서 HIGH로의 변화는, NMOS 트랜지스터(51) 및 PMOS 트랜지스터(53)를 통해 인버터(47)에 공급된다. 이것에 의해서, 인버터(47)의 출력인 노드 n01의 전위는 HIGH에서 LOW로 변화한다.
이 시점에서는 이미, 노드 N1에 공급되는 컬럼 액세스 신호는 HIGH로 되돌리고 있다. 따라서, RS 플립플롭의 입력노드 N1 및 n01은 각각 HIGH 및 LOW가 되기 때문에, RS 플립플롭의 출력인 노드 n02 및 n03은 각각 HIGH 및 LOW가 된다. 노드 n02의 반전인 컬럼 액세스 펄스 생성 유닛(24)의 출력 노드 N3은 HIGH에서 LOW로 변화한다.
이렇게 하여 독출 동작의 경우에는, 컬럼 액세스 펄스 생성 유닛(24)은, 노드 n03 및 n05의 사이를 신호가 전달하는 시간과 같은 펄스폭을 가진 펄스 신호를 생성하게 된다.
상술과 같이 컬럼 액세스 펄스 생성 유닛(24)의 제 1 실시예에 있어서는, RS 플립플롭을 리셋하는 신호를 인버터, 저항 및 용량으로 구성되는 지연 소자열에서 취출하여 공급할 때에, 그 취출 위치를 변화시킴으로써, 독출 동작시와 기록 동작시로 펄스폭을 변화시킬 수 있다.
도 5는 본 발명에 의한 컬럼 액세스 펄스 생성 유닛의 제 2 실시예를 나타낸다. 도 5의 컬럼 액세스 펄스 생성 유닛(24a)은 기록용 펄스 생성 유닛(90), 독출용 펄스 생성 유닛(91), NMOS 트랜지스터(80 및 81), PMOS 트랜지스터(82 내지 85), 인버터(86), NOR 회로(87), 인버터(88)를 포함한다.
기록용 펄스 생성 유닛(90)은 NAND 회로(60 및 61), 인버터(62 내지 65) 및 복수쌍의 저항R 및 용량C를 포함한다. NAND 회로(60 및 61)는 RS 플립플롭을 형성하며, 또한 저항R 및 용량C의 쌍은 지연 소자를 형성한다.
독출용 펄스 생성 유닛(91)은 NAND 회로(70 및 71), 인버터(72 내지 77) 및 복수쌍의 저항R 및 용량C를 포함한다. NAND 회로(70 및 71)는 RS 플립플롭을 형성하며, 또한 저항R 및 용량C의 쌍은 지연 소자를 형성한다.
도 5의 컬럼 액세스 펄스 생성 유닛(24a)에 있어서는, 기록용 펄스 생성 유닛(90) 혹은 독출용 펄스 생성 유닛(91)이, 기록 동작 혹은 독출 동작에 따라서 선택적으로 동작한다. NMOS 트랜지스터(80 및 81), PMOS 트랜지스터(82 내지 85) 및 인버터(86)가, 노드 N2에 입력되는 독출/기록 신호에 따라서, 기록용 펄스 생성 유닛(90) 혹은 독출용 펄스 생성 유닛(91) 중 어느 하나에, 노드 N1에 입력되는 컬럼 액세스 신호를 공급한다.
기록 동작의 경우, 노드 N2에 입력되는 독출/기록 신호는 HIGH이다. 이 때 NMOS 트랜지스터(80) 및 PMOS 트랜지스터(82)가 온이 되어 도통되며, 또한 PMOS 트랜지스터(84)는 오프이기 때문에, 독출/기록 신호가 기록용 펄스 생성 유닛(90)에 공급된다. 또한 NMOS 트랜지스터(81) 및 PMOS 트랜지스터(83)는 오프이고, PMOS 트랜지스터(85)가 온이기 때문에, 독출용 펄스 생성 유닛(91)으로는 항상 HIGH 전위가 공급된다. 따라서 기록용 펄스 생성 유닛(90)이 동작하여 독출용 펄스 생성 유닛(91)은 비동작이 된다.
독출 동작의 경우, 노드 N2에 입력되는 독출/기록 신호는 LOW이다. 이 때 NMOS 트랜지스터(81) 및 PMOS 트랜지스터(83)가 온이 되어 도통되며, 또한 PMOS 트랜지스터(85)는 오프이기 때문에, 독출/기록 신호가, 독출용 펄스 생성 유닛(91)에 공급된다. 또한 NMOS 트랜지스터(80) 및 PMOS 트랜지스터(82)는 오프이고, PMOS 트랜지스터(84)가 온이기 때문에, 기록용 펄스 생성 유닛(90)으로는 항상 HIGH 전위가 공급된다. 따라서 기록용 펄스 생성 유닛(90)은 비동작이고 독출용 펄스 생성 유닛(91)이 동작한다.
도 6은 도 5의 컬럼 액세스 펄스 생성 유닛(24a)의 동작을 설명하기 위한 타이밍차트를 나타낸다. 이하에 도 5 및 도 6을 참조하여, 도 5의 컬럼 액세스 펄스 생성 유닛(24a)의 동작을 설명한다.
우선 기록 동작의 경우에 관해서, 기록용 펄스 생성 유닛(90)의 동작을 설명한다.
초기 상태에 있어서, NAND 회로(60 및 61)로 이루어진 RS 플립플롭의 한쪽의 입력 노드 n01은 HIGH이고, 또 한쪽의 입력 노드 n05도 HIGH이다. 또한 노드 n02 및 n03은 각각, HIGH 및 LOW의 상태에 있다. 따라서 초기 상태에 있어서, 기록용 펄스 생성 유닛(90)의 출력은, 노드 n02의 HIGH를 인버터(62)로 반전한 LOW 신호가 나타난다.
이 초기 상태에서, 컬럼 액세스 신호로서, 노드 n01에 LOW의 펄스가 입력된다. 따라서, RS 플립플롭의 입력노드 n01 및 n05는 각각 LOW 및 HIGH가 되기 때문에, RS 플립플롭의 출력인 노드 n02 및 n03은, 각각 LOW 및 HIGH가 된다. 노드 n02의 반전인 기록용 펄스 생성 유닛(90)의 출력은 따라서, LOW에서 HIGH로 변화한다.
노드 n03의 LOW에서 HIGH로의 변화는, 인버터(63 및 64)와 저항R 및 용량C로 이루어진 지연 소자의 열을 전파해 간다. 따라서 노드 n04의 전위는, 노드 n03의 변화에 지연하여, LOW에서 HIGH로 변화한다. 이 노드 n04의 LOW에서 HIGH로의 변화는 인버터(65)에 의해서 반전되기 때문에, 인버터(65)의 출력인 노드 n05의 전위는 HIGH에서 LOW로 변화한다.
이 시점에서는 이미, 노드 n01에 공급되는 컬럼 액세스 신호는, HIGH로 되돌아가고 있다. 따라서, RS 플립플롭의 입력노드 n01 및 n05는 각각 HIGH 및 LOW가 되기 때문에, RS 플립플롭의 출력인 노드 n02 및 n03은, 각각 HIGH 및 LOW가 된다. 노드 n02의 반전인 기록용 펄스 생성 유닛(90)의 출력은 따라서, HIGH에서 LOW로 변화한다.
이하에, 독출 동작의 경우에 관해서, 독출용 펄스 생성 유닛(91)의 동작을 설명한다.
초기 상태에 있어서, NAND 회로(70 및 71)로 이루어진 RS 플립플롭의 한쪽의 입력노드 n11은 HIGH이고, 또 한쪽의 입력노드 n15도 HIGH이다. 또한 노드 n12 및 n13은 각각, HIGH 및 LOW의 상태에 있다. 따라서 초기 상태에 있어서, 독출용 펄스 생성 유닛(91)의 출력은, 노드 nl2의 HIGH를 인버터(72)로 반전한 LOW 신호가 나타난다.
이 초기 상태에서, 컬럼 액세스 신호로서, 노드 n11에 LOW의 펄스가 입력된다. 따라서, RS 플립플롭의 입력노드 n11 및 n15는 각각 LOW 및 HIGH가 되기 때문에, RS 플립플롭의 출력인 노드 n12 및 n13은, 각각 LOW 및 HIGH가 된다. 노드 n12의 반전인 독출용 펄스 생성 유닛(91)의 출력은 따라서, LOW에서 HIGH로 변화한다.
노드 n13의 LOW에서 HIGH로의 변화는, 인버터(73 내지 76)와 저항R 및 용량C로 이루어진 지연 소자의 열을 전파해 간다. 따라서 노드 n14의 전위는 노드 n13의 변화에 지연하여, LOW에서 HIGH로 변화한다. 이 노드 n14의 LOW에서 HIGH로의 변화는, 인버터(75)에 의해서 반전되기 때문에, 인버터(75)의 출력인 노드 n15의 전위는 HIGH에서 LOW로 변화한다.
이 시점에서는 이미, 노드 n11에 공급되는 컬럼 액세스 신호는, HIGH로 되돌아가고 있다. 따라서, RS 플립플롭의 입력 노드 n11 및 n15는 각각 HIGH 및 LOW가 되기 때문에, RS 플립플롭의 출력인 노드 n12 및 n13은, 각각 HIGH 및 LOW가 된다. 노드 n12의 반전인 독출용 펄스 생성 유닛(91)의 출력은 따라서, HIGH에서 LOW로 변화한다.
기록용 펄스 생성 유닛(90)과 독출용 펄스 생성 유닛(91)의 출력은, NOR회로(87) 및 인버터(88)에 의해서, OR논리가 취해진다. 따라서, 기록용 펄스 생성 유닛(90)과 독출용 펄스 생성 유닛(91) 중에서 동작하고 있는 쪽의 유닛으로부터의 출력이, 컬럼 액세스 펄스 생성 유닛(24a)의 출력으로서 노드 N3에 부여된다.
이렇게 하여 기록 동작의 경우에는, 컬럼 액세스 펄스 생성 유닛(24a)은 노드 n03 및 n04의 사이를 신호가 전달하는 시간과 같은 펄스폭을 가진 펄스 신호를 생성하게 된다. 또한 독출 동작의 경우에는 컬럼 액세스 펄스 생성 유닛(24a)은 노드 n13 및 n14의 사이를 신호가 전달하는 시간과 같은 펄스폭을 가진 펄스 신호를 생성하게 된다.
상술과 같이 컬럼 액세스 펄스 생성 유닛의 제 2 실시예에 있어서는, 다른 펄스폭의 펄스 신호를 생성하는 기록용 펄스 생성 유닛 및 독출용 펄스 생성 유닛을 설치하고, 어느 하나의 유닛을 선택적으로 동작시킴으로써, 독출 동작시와 기록 동작시로 펄스폭을 변화시킬 수 있다.
상술과 같이 하여 도 3 혹은 도 5의 회로에 의해서 생성된 펄스 신호가, 도 1의 컬럼 디코더(21)에 공급된다.
도 7은 컬럼 디코더(21)의 회로 구성의 일예를 나타낸다. 도 7의 컬럼 디코더(21)는 종래 기술의 범위내이고, 공급되는 펄스 신호의 펄스폭이, 기록 동작시와 독출 동작시에 변화하는 점만이 종래와는 다르다.
도 7의 컬럼 디코더(21)는 NAND 회로(101－1 내지 101－n), 인버터(102－1 내지 102－n) 및 인버터(103 내지 106)를 포함한다. 인버터(103 내지 106)는 어드레스 신호(Y0 내지 Y3)를 수취하여, 그들의 신호를 반전한다. 어드레스 신호(Y0 내지 Y3)와 그들의 반전 신호와의 적당한 조합이, NAND 회로(101-1 내지 101-n)의 각각에 입력된다. 또한 NAND 회로(101-1 내지 101－n)의 각각은 또, 컬럼 액세스 펄스 생성 유닛(24)(혹은 24a)으로부터의 펄스 신호를 입력으로서 수취한다.
예컨대 NAND 회로(101－2)는 어드레스 신호(Y3,Y2,Y1,Y0)가 (0,0,0,1)의 경우에 선택된다. 선택된 NAND 회로(101-2)는 다른 입력인 펄스 신호를 통과시키고, 이 펄스 신호가 도 1의 컬럼 선택선(16)을 통해 컬럼 게이트 트랜지스터에 공급된다.
도 8a는 어드레스 신호의 타이밍과 펄스 신호의 타이밍을 나타내고, 도 8b는 컬럼 디코더(21)로부터 출력되는 컬럼 선택을 위한 펄스 신호를 나타낸다. 도 8a에 도시한 바와 같이, 펄스 신호는 어드레스 신호가 유효한 기간내에 수납되도록 생성된다. 즉, 독출 동작시에도 기록 동작시에도, 펄스 신호는 어드레스 신호의 유효 기간내에 수납되도록 HIGH가 되기 때문에, 펄스 신호는 원래의 펄스폭을 유지한채로 컬럼 선택선(16)에 공급된다.
도 9는 컬럼 디코더(21)의 회로 구성의 별도의 일예를 나타낸다. 도 9의 컬럼 디코더(21)는 종래 기술의 범위내이고, 공급되는 펄스 신호의 펄스폭이, 기록 동작시와 독출 동작시에 변화하는 점만이 종래와는 다르다.
도 9의 컬럼 디코더(21)는 NAND 회로(111-1 내지 111-n), 인버터(112-1 내지 112－n), NAND 회로(113－1 내지 113-8), 인버터(114－1 내지 114-8) 및 인버터(115 내지 118)를 포함한다. 인버터(115 내지 118)는 어드레스 신호(Y0 내지 Y3)를 수취하고, 그들의 신호를 반전한다. 어드레스 신호(Y0 내지 Y3)와 그들의 반전 신호와의 적당한 조합이, NAND 회로(113－1 내지 113－8)의 각각에 입력된다. 이것에 의해서 어드레스 신호(Y0 및 Y1)의 2비트의 디코드 결과가, NAND 회로(113－1 내지 113－4) 중의 하나를 선택하여, 어드레스 신호(Y2 및 Y3)의 2비트의 디코드 결과가, NAND 회로(113－5 내지 113－8) 중의 하나를 선택한다.
NAND 회로(113－1 내지 113－4)는 또, 컬럼 액세스 펄스 생성 유닛(24)(혹은24a)으로부터의 펄스 신호를 입력으로서 수취한다. 따라서 펄스 신호가 HIGH인 경우만, NAND 회로(113－1 내지 113－4) 중의 디코드 선택된 회로가 펄스 신호(의 반전)를 출력한다.
NAND 회로(113－1 내지 113－8)의 출력은, 인버터(114－1 내지 114－8)에 의해서 반전된다. 인버터(114－1 내지 114－8) 출력의 적당한 조합이, NAND 회로(111－1 내지 111－n)에 공급된다. 따라서, 어드레스 신호(Y0 내지 Y3)의 디코드 결과에 기초하여, NAND 회로(111－1 내지 111-n) 중의 하나가 선택된다. 이 선택된 NAND 회로의 출력은, 펄스 신호의 반전이 되어, 이것이 인버터(112-1 내지 112-n)의 하나에 의해서 또 반전되며, 펄스 신호로서 컬럼 선택선(16)(도 1)에 공급된다.
도 9의 회로에 있어서도, 도 8a에 도시된 바와 같이, 펄스 신호는 어드레스 신호가 유효한 기간내에 수납되도록 생성된다. 즉, 독출 동작시에도 기록 동작시에도, 펄스 신호는 어드레스 신호의 유효 기간내에 수납되도록 HIGH가 되기 때문에, 펄스 신호는 원래의 펄스폭을 유지한채로 컬럼 선택선(16)에 공급된다.
상술의 설명은 실시예에 기초하여 설명되었지만, 본 발명은 실시예에 한정되는 일없이, 특허 청구 범위에 표시되는 범위내에서, 여러가지 수정·변경을 가할 수 있다.
본 발명에 있어서는, 게이트의 도통 기간을 데이터 기록시 및 데이터 독출시에 변화시키는 제어 수단이 설치되기 때문에, 데이터 독출 동작 기간의 길이 및 데이터 기록 동작 기간의 길이에 대한 상반하는 요구를 해소하여, 높은 주파수에서의 고속 동작을 가능하게 할 수 있다.
즉, 기록를 위해 필요한 데이터 신호의 전압 파형은 큰 전압진폭을 갖기 때문에, 균등에 의해서 데이터 버스를 동일 전위로 하기 위해서는 비교적 긴 시간을 필요로 한다. 본 발명에 있어서는, 기록 동작시에는 비교적 짧은 게이트 도통 시간을 이용할 수 있기 때문에, 다음 사이클로 옮기기 전에 큰 전압진폭을 완전히 균등하게 할 수 있다.
또한 독출 동작시에는 데이터 신호의 전압진폭이 서서히 증폭되기 때문에, 충분한 전압진폭까지 증폭하기 위해서는 비교적 긴 시간을 필요로 하며, 또 긴 기간 데이터 신호가 유지된 쪽이, 충분한 동작 타이밍의 마진을 제공할 수 있기 때문에 바람직하다. 본 발명에 있어서는, 독출 동작시에는비교적 긴 게이트 도통 시간을 이용할 수 있기 때문에, 독출 동작에 대하여 충분히 긴 동작 시간을 설정할 수 있다.
만약 기록 동작시 및 독출 동작시의 펄스폭을 동일하게 하고자 하면, 기록 동작시에 충분한 균등 시간를 취하지 않거나, 독출 동작시에 충분한 독출 동작 시간을 취하지 않게 된다. 그러나 상기 본 발명에 있어서는, 기록 동작시의 게이트 도통 시간과 판독 동작시의 게이트 도통 시간을 변경시키는 것으로, 종래보다도 짧은 사이클에서의 동작을 가능하게 하여, 고속 독출 및 기록 동작을 실현된다.

Claims (12)

  1. 데이터 기록시 및 데이터 독출시에 도통하여 데이터를 통과시키는 게이트와,
    상기 게이트의 도통 기간을 데이터 기록시 및 데이터 독출시에 변화시키는 제어 수단을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제 1 항에 있어서, 복수의 메모리 셀에 대한 데이터 독출 및 데이터 기록을 행하는 복수의 센스 앰프를 추가로 포함하고, 상기 게이트는 컬럼 게이트 트랜지스터로서, 상기 게이트를 선택적으로 도통시킴으로써 상기 복수의 센스 앰프로부터 적어도 하나의 센스 앰프를 선택하며, 상기 적어도 하나의 센스 앰프와 외부와의 사이의 데이터 독출 및 데이터 기록을 상기 게이트를 통해 행하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제 2 항에 있어서, 상기 제어 수단은, 상기 컬럼 게이트 트랜지스터의 게이트 입력에 공급하는 펄스 신호를 생성하고, 데이터 기록시 및 데이터 독출시에 상기 펄스 신호의 펄스폭을 변화시키는 펄스 생성 수단을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  4. 제 3 항에 있어서, 상기 펄스 생성 수단은, 데이터 기록시의 상기 펄스폭을, 데이터 독출시의 상기 펄스폭보다도 짧게 하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제 3 항에 있어서, 상기 게이트를 통해 상기 센스 앰프에 접속된 데이터 버스를 또 포함하고, 상기 펄스 신호가 상기 게이트를 도통시키는 기간 이외의 기간에 상기 데이터 버스에 대한 프리차지 동작 및 균등 동작을 행하는 것을 특징으로 하는 반도체 기억 장치.
  6. 제 3 항에 있어서, 상기 펄스 생성 수단은,
    상기 펄스 신호를 유지하는 래치와,
    기록 동작시와 독출 동작시로 다른 타이밍으로 상기 래치를 리셋하는 리셋 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제 6 항에 있어서, 상기 리셋 회로는,
    상기 래치의 출력을 지연시키는 지연 회로와,
    기록 동작인지 독출 동작인지를 지정하는 식별 신호에 기초하여, 상기 지연 회로로부터 다른 지연 시간을 갖는 지연 신호를 취출하는 회로를 포함하며, 상기 지연 신호에 의해서 상기 래치를 리셋하는 것을 특징으로 하는 반도체 기억 장치.
  8. 제 3 항에 있어서, 상기 펄스 생성 수단은,
    상기 펄스 신호를 유지하는 제 1 래치와,
    제 1 소정 타이밍으로 상기 제 1 래치를 리셋하는 제 1 리셋 회로와,
    상기 펄스 신호를 유지하는 제 2 래치와,
    제 2 소정 타이밍으로 상기 제 2 래치를 리셋하는 제 2 리셋 회로와,
    기록 동작인지 독출 동작인지를 지정하는 식별 신호에 기초하여, 상기 제 1 래치 및 상기 제 1 리셋 회로 혹은 상기 제 2 래치 및 상기 제 2 리셋 회로 중 어느 하나를 동작시키는 수단을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  9. 제 8 항에 있어서, 제 1 리셋 회로와 제 2 리셋 회로의 각각은, 대응하는 래치의 출력을 지연시켜서 지연 신호를 출력하는 지연 회로를 포함하고, 상기 지연 신호에 의해서 상기 대응하는 래치를 리셋하는 것을 특징으로 하는 반도체 기억 장치.
  10. 반도체 기억 장치에서, 메모리 셀과 외부와의 사이에서 컬럼 게이트 트랜지스터를 통해 데이터 독출 및 데이터 기록을 행하는 방법에 있어서, 데이터 독출시에 상기 컬럼 게이트 트랜지스터를 제 1 소정 기간 도통시키는 단계와,
    데이터 기록시에 상기 컬럼 게이트 트랜지스터를 제 2 소정 기간 도통시키는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 제 10 항에 있어서, 상기 제 1 소정 기간은 상기 제 2 소정 기간보다 긴 것을 특징으로 하는 방법.
  12. 제 10 항에 있어서, 상기 제 1 소정 기간 및 상기 제 2 소정 기간 이외의 기간에 프리차지 동작 및 균등 동작을 행하는 것을 특징으로 하는 방법.
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