KR100403315B1 - 데이터 버스의 등화 및 프리차지 제어신호 발생 장치 - Google Patents
데이터 버스의 등화 및 프리차지 제어신호 발생 장치 Download PDFInfo
- Publication number
- KR100403315B1 KR100403315B1 KR10-2001-0039000A KR20010039000A KR100403315B1 KR 100403315 B1 KR100403315 B1 KR 100403315B1 KR 20010039000 A KR20010039000 A KR 20010039000A KR 100403315 B1 KR100403315 B1 KR 100403315B1
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- delay
- time
- data bus
- output
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/225—Clock input buffers
Landscapes
- Dram (AREA)
Abstract
본 발명은 데이터 버스의 등화 및 프리차지 제어신호 발생 장치에 관한 것으로서, 특히, 라이트시 컬럼 선택신호의 펄스폭 정보를 가진 프리펄스신호를 제 1지연시간만큼 지연하고, 리드시 프리펄스신호를 제 1지연시간보다 더 큰 제 2지연시간 만큼 지연하여 제 1신호로 출력하는 제 1펄스 발생수단과, 라이트시 제 1신호를 제 3지연시간 만큼 지연하고, 리드시 제 1신호를 제 3지연시간보다 더 큰 제 4지연시간 만큼 지연하여 제 2신호로 출력하는 제 2펄스 발생수단 및 제 2신호를 버퍼링하여 데이타버스 프리차지 제어신호로 출력하는 버퍼부로 구성됨으로써, 제 1신호에 의해 데이타버스 프리차지 제어신호의 라이징시간을 제어하고, 제 2신호에 의해 데이타버스 프리차지 제어신호의 폴링시간을 제어한다. 따라서, 고속동작시 동작 주파수의 마진을 극대화시킴으로써 메모리 장치의 고속동작을 가능하게 한다.
Description
본 발명은 데이터 버스의 등화 및 프리차지 제어신호 발생 장치에 관한 것으로서, 특히, 데이터 버스의 프리차지 및 등화 신호를 리드와 라이트시에 각기 다르게 제어하여 고속동작시 동작 주파수 마진을 극대화시킴으로써 메모리 장치의 고속동작을 가능하게 하는 데이터 버스의 등화 및 프리차지 제어신호 발생 장치에 관한 것이다.
제 1도는 종래의 데이터 버스의 등화 및 프리차지 제어신호 발생 장치에 관한 구성도이다.
도 1은 데이터 버스 프리차지 신호 dbeq의 타이밍을 제어하기 위한 회로도로서, 컬럼 선택 신호 yi의 펄스폭 정보를 가진 y프리펄스신호 yprep를 입력받아 일정 시간동안 지연하여 출력하는 제 1지연부(1)와, 제 1지연부(1)의 출력을 반전하여 y프리펄스신호 yprep의 폴링시 펄스발생부(2)로 출력하는 인버터 iv0와, 인버터 iv0의 출력을 입력받아 일정시간 지연 후에 펄스신호를 발생하는 펄스발생부(2)와, 펄스 발생부(2)로부터 인가되는 펄스신호를 버퍼링하여 데이터 버스 프리차지 신호 dbeq를 출력하는 버퍼부(4)로 구성된다.
상술된 펄스 발생부(2)는 제 2지연부(3)와 낸드게이트 nd0로 구성되며, 인버터 iv0의 출력은 제 2지연부(3)와 낸드게이트 nd0의 입력단에 각각 입력되고 제 2지연부(3)의 출력은 낸드게이트 nd0의 다른 입력단에 입력된다.
그리고, 버퍼부(4)는 짝수개의 비반전 인버터 iv1,iv2로 구성되어 펄스 발생부(2)로부터 인가되는 펄스신호를 버퍼링하여 데이터 버스 프리차지 신호 dbeq를 출력한다.
여기서, y프리펄스신호 yprep는 컬럼 동작시 컬럼 선택신호 yi의 펄스폭 정보를 가진 신호로서 제 1지연부(1)에 입력된다.
그리고, 데이터 버스 프리차지 신호 dbeq는 데이터 버스의 등화 및 프리차지를 제어하기 위해 사용되는 신호로써, 그 동작 타이밍은 컬럼 선택 신호 yi를 중심으로 이루어지기 때문에 펄스 발생부(2)의 제 2지연부(3)에 의해 y프리펄스신호 yprep를 일정시간 딜레이 시킨다.
이러한 구성을 갖는 종래의 데이터 버스의 등화 및 프리차지 제어신호 발생 장치에 관한 동작과정을 도 2의 타이밍도를 참조하여 설명하면 다음과 같다.
도 2를 보면, 동기식 디램은 클럭에 동기되어 동작하기 때문에 클럭신호 clk에 따라 라이트 명령 wt 또는 리드 명령 rd가 입력된다.
이어서, 복수개의 컬럼 어드레스 중에서 라이트 명령 wt 또는 리드 명령 rd와 함께 인가된 어드레스에 해당하는 컬럼 선택신호 yi가 펄스 형태로 인에이블되는데 컬럼 선택신호 yi가 하이인 구간 typw에서는 데이타 버스의 프리차지 pcg가 해제되고 데이타 버스에 데이타가 전송된다.
그리고, 컬럼 선택신호 yi가 로우인 구간 eq pcg 구간에서는 다음 데이타를 받아들이기 위한 준비구간으로서, 데이타 버스 프리차지 신호 dbeq에 의해 프리차지 및 등화 상태로 된다.
따라서, 데이타 버스 프리차지 신호 dbeq는 컬럼 선택신호 yi의 펄스를 중심으로 이루어지며, 이 컬럼 선택신호 yi와 데이타 버스 프리차지 신호 dbeq를 생성하기 위하여 컬럼 명령이 인가되면 컬럼 선택신호 yi의 펄스의 기준 펄스가 되는 y프리펄스신호 yprep가 인에이블되고 그 신호를 이용하여 각종 제어 신호를 생성한다.
이때, 데이타 버스 프리차지 신호 dbeq의 펄스가 인에이블되는 시점은 라이트 명령 wt에 의해 결정되고, 디스에이블 되는 시점은 리드 명령 rd에 의하여 결정된다.
즉, 라이트 명령 wt 시에는 컬럼 선택신호 yi가 인에이블되기 전에 데이타 버스에 데이타를 라이트 해야하기 때문에 라이트 드라이버 인에이블 신호인 bwen이 컬럼 선택신호 yi에 tbw시간만큼 앞서 인에이블되어야 한다.
따라서, 데이타버스 프리차지 신호 dbeq는 라이트 드라이버 인에이블 신호 bwen보다 tm0 시간 먼저 인에이블되어 프리차지 pcg가 해제되어야 하고, 컬럼 선택신호 yi의 인에이블 시점보다 tm0+tbw시간 먼저 인에이블되어야 하므로 y프리펄스신호 yprep의 인에이블 시점에서 작은 딜레이인 t0만큼의 딜레이 후 인에이블된다.
한편, 리드 명령 rd 시에는 데이타가 셀에서 출력된 후 데이타 버스에 전송된 미세한 전압량을 증폭하기 위하여 데이타버스 센스앰프에 인가되는데, 이 데이타버스 센스앰프를 인에이블시키기 위한 신호가 데이타버스 인에이블 신호 dbsastp이다.
이 데이타버스 인에이블 신호 dbsastp는 컬럼 선택신호 yi보다 tsa만큼 나중에 인에이블되기 때문에 데이타버스 프리차지 신호 dbeq도 상대적으로 tm1의 시간이후에 프리차지된다.
결국, 데이타버스 프리차지 신호 dbeq는 라이트 명령 wt와 리드 명령 rd에 따라 모두 인에이블되어야 하므로 라이트시에는 인에이블 시간에 의해 리드 시에는 디스에이블 시간에 의해 컬럼 선택신호 yi의 펄스폭보다 더 커지게 된다.
따라서, 반도체 메모리 소자의 고속동작시 데이타버스 프리차지 신호 dbeq가 로우인 구간 즉, 프리차지 및 등화 시간이 줄어들어 고속동작시 패일의 원인이 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 라이트시와 리드시에 데이타 버스의 등화 및 프리차지의 인에이블과 디스에이블 시간을 각각 다르게 제어하여 반도체 메모리 소자의 고속동작시 데이타 버스의 등화 및 프리차지 시간의 마진이 줄어드는 것을 개선하도록 하는데 그 목적이 있다.
도 1은 종래의 데이터 버스의 등화 및 프리차지 제어신호 발생 장치에 관한 구성도.
도 2는 종래의 데이터 버스의 등화 및 프리차지 제어신호 발생 장치의 동작 타이밍도.
도 3은 본 발명에 따른 데이터 버스의 등화 및 프리차지 제어신호 발생 장치의 구성도.
도 4는 본 발명에 따른 데이터 버스의 등화 및 프리차지 제어신호 발생 장치의 동작 타이밍도.
도 5는 본 발명에 따른 데이터 버스의 등화 및 프리차지 제어신호 발생 장치의 다른 실시예.
도 6은 본 발명의 또 다른 실시예.
〈 도면의 주요 부분에 대한 부호의 설명 〉
10 : 제 1펄스발생부 20 : 제 2펄스발생부
30,70 : 버퍼부 40 : 라이트 딜레이부
50 : 리드 딜레이부 60 : 논리연산부
상기한 목적을 달성하기 위한 본 발명의 데이타 버스의 등화 및 프리차지 제어신호 발생 장치는, 라이트시 컬럼 선택신호의 펄스폭 정보를 가진 프리펄스신호를 제 1지연시간만큼 지연하고, 리드시 프리펄스신호를 제 1지연시간보다 더 큰 제 2지연시간 만큼 지연하여 제 1신호로 출력하는 제 1펄스 발생수단과, 라이트시 제 1신호를 제 3지연시간 만큼 지연하고, 리드시 제 1신호를 제 3지연시간보다 더 큰 제 4지연시간 만큼 지연하여 제 2신호로 출력하는 제 2펄스 발생수단 및 제 2신호를 버퍼링하여 데이타버스 프리차지 제어신호로 출력하는 버퍼부로 구성됨으로써, 제 1신호에 의해 데이타버스 프리차지 제어신호의 라이징시간을 제어하고, 제 2신호에 의해 데이타버스 프리차지 제어신호의 폴링시간을 제어하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
제 3도는 본 발명에 따른 데이타 버스의 등화 및 프리차지 제어신호 발생 장치에 관한 구성도이다.
도 3은 데이타버스 프리차지 제어신호 dbeq의 타이밍을 제어하기 위한 회로로서, y프리펄스신호 yprep와 리드신호 rd의 입력여부에 따라 데이타버스 프리차지 제어신호 dbeq의 라이징 시간을 제어하는 제 1펄스 발생부(10)와, 제 1펄스 발생부(10)의 출력과 리드신호 rd의 입력여부에 따라 데이타버스 프리차지 제어신호 dbeq의 폴링시간을 제어하는 제 2펄스 발생부(20)로 구성되어, 라이트시에는 데이타버스 프리차지 제어신호 dbeq의 폴링시간을 빠르게 제어하고, 리드시에는 데이타버스 프리차지 제어신호 dbeq의 라이징 시간을 느리게 제어하게 된다.
상술된 제 1펄스 발생부(10)는 y프리펄스신호 yprep가 입력되는 낸드게이트 nd1 및 지연부 D1과, 지연부 D1의 지연신호가 입력되는 앤드게이트 ad1 및 지연부 D2와, 지연부 D2의 지연신호를 반전하여 낸드게이트 nd2로 출력하는 인버터 iv3와, 인버터 iv3의 반전신호와 리드 신호 rd를 입력받아 낸드연산하여 앤드게이트 ad1의 일단으로 출력하는 낸드게이트 nd2로 구성되며, 낸드게이트 nd1은 y프리펄스신호yprep와 앤드게이트 ad1의 출력을 낸드연산하여 그 출력을 제 2펄스발생부(20)로 출력한다.
또한, 제 2펄스발생부(20)는 제 1펄스발생부(10)의 낸드게이트 nd1의 출력이 입력되는 낸드게이트 nd3 및 지연부 D3과, 지연부 D3의 지연신호가 입력되는 앤드게이트 ad2 및 지연부 D4와, 지연부 D4의 지연신호를 반전하여 낸드게이트 nd4로 출력하는 인버터 iv4와, 인버터 iv4의 반전신호와 리드 신호를 입력받아 낸드연산하여 앤드게이트 ad2의 일단으로 출력하는 낸드게이트 nd4로 구성되며, 낸드게이트 nd3은 제 1펄스발생부(10)의 낸드게이트 nd1의 출력과 앤드게이트 ad2의 출력을 낸드연산하여 그 출력을 버퍼부(30)로 출력한다.
버퍼부(30)는 복수개의 비반전 인버터 iv5,iv6으로 구성되어 제 2펄스발생부(20)의 낸드게이트 nd3의 출력을 버퍼링하여 데이타버스 프리차지 신호 dbeq를 출력한다.
이러한 구성을 갖는 본 발명의 제 1펄스발생부(10)는 y프리펄스신호 yprep에 따라 데이타 버스 프치차지 제어신호 dbeq의 라이징 시간의 지연을 제어하는 회로이다.
먼저, y프리펄스신호 yprep가 하이로 천이하면 라이트시에는 리드신호 rd가 로우 상태에 있으므로 낸드게이트 nd1의 출력은 하이 상태이고, 낸드게이트 nd1은 지연부 D1의 지연시간 t0 이후 로우가 된다.
그리고, 제 2펄스발생부(20)는 y프리펄스신호 yprep에 따라 데이타 버스 프치차지 제어신호 dbeq의 폴링시간의 지연을 제어하는 회로이다.
먼저, 제 1펄스발생부(10)로부터 로우의 신호가 입력되면 앤드게이트 ad2의 출력에 관계없이 낸드게이트 nd3을 통해 하이의 신호가 출력된다.
이어서, 제 2펄스발생부(20)의 낸드게이트 nd3을 통해 하이의 신호가 버퍼부(30)에 입력되면 비반전 인버터 iv5,iv6을 통하여 t0 시간 이후에 하이의 신호가 출력된다.
그리고, y프리펄스신호 yprep가 로우로 천이할 때는 제 1펄스발생부(10)에서 앤드게이트 ad1의 출력에 관계없이 지연부 D1,D2를 거치지 않고 낸드게이트 nd1의 출력이 하이가 된다.
이어서, 제 2펄스발생부(20)에 하이의 신호가 입력되면 리드 신호가 로우인 상태이므로 낸드게이트 nd2의 출력은 하이 상태가 되고, 낸드게이트 nd3의 출력은 지연부 D3의 지연시간 t2시간 이후 로우 상태가 된다.
다음에, 제 2펄스발생부(20)의 낸드게이트 nd3에 의해 버퍼부(30)에 로우의 신호가 입력되면 비반전 인버터 iv5,iv6을 통해 최종적으로 로우의 신호가 출력된다.
따라서, 제 4도에서와 같이 라이트시에는 데이타버스 프리차지 신호 dbeq의 지연시간은 라이징시 t0, 폴링시 t2가 된다.
한편, 리드시에는 제 1펄스발생부(10)에 입력되는 y프리펄스신호 yprep가 하이로 천이하면, 리드신호 rd가 하이 상태에 있으므로 제 1펄스발생부(10)의 앤드게이트 ad1의 출력은 y프리펄스신호 yprep의 라이징 이후 지연부 D1,D2의 지연시간 t0+t1 이후에 하이 상태가 된다.
이어서, 제 1펄스발생부(10)의 낸드게이트 nd1은 t0+t1의 시간 이후에 로우의 신호를 제 2펄스발생부(20)에 출력한다.
제 2펄스발생부(20)는 제 1펄스발생부(10)의 낸드게이트 nd1로부터 인가되는 로우의 신호에 따라 앤드게이트 ad2의 출력에 관계없이 낸드게이트 nd3을 통하여 t0+t1의 시간 이후에 하이의 신호를 출력한다.
하이의 신호를 입력받은 버퍼(30)는 비반전 인버터 iv5,iv6을 통하여 데이타버스 프리차지 신호 dbeq를 하이로 출력한다.
반대로, y프리펄스신호 yprep가 로우로 천이할 때는 제 1펄스발생부(10)의 앤드게이트 ad1의 출력에 관계없이 지연부 D1,D2를 거치지 않고 낸드게이트 nd1의 출력은 하이가 된다.
이어서, 제 2펄스발생부(20)에 하이의 신호가 입력되고, 리드신호 rd가 하이의 상태에 있으므로 제 2펄스발생부(20)의 앤드게이트 ad2의 출력은 y프리펄스신호 yprep의 폴링 후 지연부 D3,D4의 지연시간 t2+t3의 이후에 하이의 상태가 되므로, 낸드게이트 nd3은 t2+t3의 시간 후에 로우가 된다.
버퍼부(30)의 출력은 비반전 인버터 iv5,iv6을 통해 최종 로우의 신호가 출력된다.
따라서, 리드시에는 데이타버스 프리차지 신호 dbeq의 지연시간은 라이징시 to+t1, 폴링시 t2+t3이 된다.
한편, 이러한 본 발명의 데이타 버스의 등화 및 프리차지 제어신호 발생 장치에 관한 동작과정을 도 4의 타이밍도를 참조하여 설명하면 다음과 같다.
도 4를 보면, 본 발명은 라이트와 리드시의 명령을 구분하는 플래그 신호를 이용하여 라이트 명령 wt 시에는 데이타버스 프리차지 신호 dbeq의 인에이블 시점을 빠르게 제어하고, 디스에이블 시점은 컬럼 선택신호 yi의 디스에이블 이후 최소 시간 안에 디스에이블 되도록 빠르게 제어한다.
또한, 리드 명령 rd 시에는 데이타버스 프리차지 신호 dbeq의 인에이블 시점은 컬럼 선택신호 yi의 인에이블 시간 전에 인에이블되도록 최소 시간으로 제어하고, 디스에이블 시점은 데이타버스 인에이블 신호 dbsastp의 디스에이블 이후 최소 시간 안에 디스에이블 되도록 제어한다.
따라서, 본 발명은 라이트시와 리드시에 데이타버스 프리차지 신호 dbeq의 인에이블 시점 및 디스에이블 시점을 각각 다르게 제어하여 고속동작시 등화 eq 및 프리차지 pcg 시간의 마진을 더 확보할 수 있게 된다.
결국, 데이타버스 프리차지 신호 dbeq는 라이트와 리드 명령시에 각각 인에이블 시간과 펄스폭에 차이가 있게 된다.
제 4도에서의 파형에서 보는 것과 같이 라이트 및 리드의 연속 동작에서 점선으로 표시된 종래 기술의 등화 시간보다 실선으로 표시된 본 발명의 등화 시간이 상대적으로 더 많이 확보됨을 알 수 있다.
한편, 도 5는 본 발명의 다른 실시예를 보여준다.
도 5를 보면, 본 발명의 도 3의 구성에서 제 1펄스발생부(10) 및 제 2펄스발생부(20)의 리드신호 rd 입력부에 각각 지연부 D7,D10을 추가로 구비하게 된다.
지연부 D7,D10은 리드신호 rd가 인가될 때 y프리펄스신호 yprep를 지연시키는 회로의 타이밍을 제어할 수 있게 된다.
한편, 도 6은 본 발명은 또 다른 실시예를 보여준다.
도 6을 보면, 도 6의 장치는 라이트 딜레이부(40)와 리드 딜레이부(50)를 각각 별도로 구성하고, y프리펄스신호 yprep와 리드신호 rd를 각각 입력받는다.
그리고, 라이트/리드 플래그 신호의 제어에 따라 두 딜레이부(40,50)의 출력을 오아게이트(60)를 통하여 논리연산하고, 비반전 인버터 iv7,iv8로 구성된 버퍼부(70)를 통해 데이타버스 프리차지 신호 dbeq를 출력한다.
즉, 라이트 명령시에 동작하는 라이트 딜레이부(40)는 라이트시 라이트 딜레이 장치를 통하여 지연시간을 결정하는데, 이때 리드 딜레이부(50)는 디스에이블된다.
반대로, 리드 명령시에는 리드 딜레이부(50)를 통하여 지연시간이 결정되고, 오아게이트(60)를 통해 각각의 딜레이부(40,50)를 통해 출력된 두 신호를 서로 논리연산을 하면 라이트 및 리드시에 데이타버스 프리차지 신호 dbeq를 서로 다르게 제어할 수 있다.
이상에서 설명한 바와 같이, 본 발명의 데이타 버스의 등화 및 프리차지 제어신호 발생 장치는 고속동작시 패일의 문제를 개선하여 고속 동작의 주파수 범위를 증대시키며 등화 및 프리차지 트랜지스터의 크기를 줄일 수 있어 레이아웃 사이즈를 줄일 수 있는 장점이 있다.
Claims (11)
- 라이트시 컬럼 선택신호의 펄스폭 정보를 가진 프리펄스신호를 제 1지연시간만큼 지연하고, 리드시 상기 프리펄스신호를 상기 제 1지연시간보다 더 큰 제 2지연시간 만큼 지연하여 제 1신호로 출력하는 제 1펄스 발생수단;라이트시 상기 제 1신호를 제 3지연시간 만큼 지연하고, 리드시 상기 제 1신호를 상기 제 3지연시간보다 더 큰 제 4지연시간 만큼 지연하여 제 2신호로 출력하는 제 2펄스 발생수단; 및상기 제 2신호를 버퍼링하여 데이타버스 프리차지 제어신호로 출력하는 버퍼부로 구성됨으로써,상기 제 1신호에 의해 상기 데이타버스 프리차지 제어신호의 라이징시간을 제어하고, 상기 제 2신호에 의해 상기 데이타버스 프리차지 제어신호의 폴링시간을 제어하는 것을 특징으로 하는 데이타 버스의 등화 및 프리차지 제어신호 발생 장치.
- 제 1 항에 있어, 상기 제 1펄스발생수단은라이트시 상기 프리펄스신호를 상기 제 1지연시간만큼 지연하고, 리드시 상기 프리펄스신호를 상기 제 2지연시간만큼 지연하여 출력하는 지연수단; 및리드신호의 입력상태에 따라 상기 프리펄스신호와 상기 지연수단에 의하여 지연된 출력신호를 논리연산하여 상기 제 1신호를 출력하는 논리연산수단으로 구성됨을 특징으로 하는 데이타 버스의 등화 및 프리차지 제어신호 발생 장치.
- 제 2 항에 있어서, 상기 지연수단은라이트시 상기 프리펄스신호의 라이징시간을 상기 제 1지연시간만큼 지연하여 출력하는 제 1지연부;리드시에 상기 프리펄스신호의 라이징시간을 상기 제 5지연시간만큼 지연하여 출력하는 제 2지연부; 및상기 제 2지연부의 지연신호를 반전하여 출력하는 인버터로 구성되며,상기 프리펄스신호의 폴링시 상기 제 1지연부 및 제 2지연부를 경유하지 않도록 구성됨을 특징으로 하는 데이타 버스의 등화 및 프리차지 제어신호 발생 장치.
- 제 3 항에 있어서, 상기 논리연산수단은상기 인버터의 출력과 상기 리드신호를 입력받아 논리연산하는 제 1낸드게이트;상기 제 1지연부의 출력과 상기 제 1낸드게이트의 출력신호를 입력받아 논리연산하는 제 1앤드게이트;상기 프리펄스신호와 상기 제 1앤드게이트의 출력신호를 입력받아 논리연산하는 제 2낸드게이트로 구성됨을 특징으로 하는 데이타 버스의 등화 및 프리차지 제어신호 발생 장치.
- 제 2 항에 있어서, 상기 제 1펄스발생수단은리드신호의 입력단에 리드시간의 지연을 제어하기 위한 지연부를 더 구비함을 특징으로 하는 데이타 버스의 등화 및 프리차지 제어신호 발생 장치.
- 제 1 항에 있어서, 상기 제 2펄스발생수단은라이트시 상기 제 1신호를 상기 제 3지연시간만큼 지연하고, 리드시 상기 제 1신호를 상기 제 4지연시간만큼 지연하여 출력하는 지연수단; 및리드신호의 입력상태에 따라 상기 제 1신호와 상기 지연수단에 의하여 지연된 출력신호를 논리연산하여 상기 제 2신호를 출력하는 논리연산수단으로 구성됨을 특징으로 하는 데이타 버스의 등화 및 프리차지 제어신호 발생 장치.
- 제 6 항에 있어서, 상기 지연수단은라이트시 상기 제 1신호의 폴링시간을 상기 제 3지연시간만큼 지연하여 출력하는 제 1지연부;리드시 상기 제 1신호의 폴링시간을 상기 6지연시간만큼 지연하여 출력하는 제 2지연부; 및상기 제 2지연부의 지연신호를 반전하여 출력하는 인버터로 구성되며,상기 프리펄스신호의 라이징시 상기 제 1지연부 및 제 2지연부를 경유하지 않도록 구성됨을 특징으로 하는 데이타 버스의 등화 및 프리차지 제어신호 발생 장치.
- 제 6 항에 있어서, 상기 논리연산수단은상기 인버터의 출력과 상기 리드신호를 입력받아 논리연산하는 제 3낸드게이트;상기 제 1지연부의 출력과 상기 제 3낸드게이트의 출력신호를 입력받아 논리연산하는 제 2앤드게이트;상기 제 1신호와 상기 제 2앤드게이트의 출력신호를 입력받아 논리연산하는 제 4낸드게이트로 구성됨을 특징으로 하는 데이타 버스의 등화 및 프리차지 제어신호 발생 장치.
- 제 6 항에 있어서, 상기 제 2펄스발생수단은리드신호의 입력단에 리드시간의 지연을 제어하기 위한 지연부를 더 구비함을 특징으로 하는 데이타 버스의 등화 및 프리차지 제어신호 발생 장치.
- 라이트 신호의 인에이블시 제어신호의 지연시간을 제어하여 출력하는 라이트 딜레이부;리드 신호의 인에이블시 상기 제어신호의 지연시간을 제어하여 출력하는 리드 딜레이부;상기 라이트 딜레이부 및 상기 리드 딜레이부의 출력을 논리연산하여 출력하는 논리연산부; 및상기 논리연산부의 출력펄스를 버퍼링하여 데이타버스 프리차지 신호를 출력하는 버퍼부로 구성됨을 특징으로 하는 데이타 버스의 등화 및 프리차지 제어신호 발생 장치.
- 제 10 항에 있어서,상기 라이트 딜레이부 및 리드 딜레이부는 서로 상대적으로 동작함을 특징으로 하는 데이타 버스의 등화 및 프리차지 제어신호 발생 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0039000A KR100403315B1 (ko) | 2001-06-30 | 2001-06-30 | 데이터 버스의 등화 및 프리차지 제어신호 발생 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0039000A KR100403315B1 (ko) | 2001-06-30 | 2001-06-30 | 데이터 버스의 등화 및 프리차지 제어신호 발생 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030002236A KR20030002236A (ko) | 2003-01-08 |
| KR100403315B1 true KR100403315B1 (ko) | 2003-10-30 |
Family
ID=27712867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0039000A KR100403315B1 (ko) | 2001-06-30 | 2001-06-30 | 데이터 버스의 등화 및 프리차지 제어신호 발생 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100403315B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100849772B1 (ko) | 2008-04-28 | 2008-07-31 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| KR20170022473A (ko) | 2015-08-20 | 2017-03-02 | 황만석 | 전동 칫솔 |
| KR20170022478A (ko) | 2015-08-20 | 2017-03-02 | 황만석 | 전동 칫솔 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9064555B2 (en) | 2012-11-26 | 2015-06-23 | Oracle International Corporation | Secondary bit line equalizer |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970029803A (ko) * | 1995-11-03 | 1997-06-26 | 김광호 | 반도체 메모리장치의 프리차지 회로 |
| KR19980063313A (ko) * | 1996-12-17 | 1998-10-07 | 세키자와다다시 | 반도체 기억 장치와 데이터 독출 및 기록 방법 |
| KR19980067513A (ko) * | 1997-02-05 | 1998-10-15 | 김광호 | 반도체 메모리장치의 로우 프리차아지 지연회로 |
-
2001
- 2001-06-30 KR KR10-2001-0039000A patent/KR100403315B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970029803A (ko) * | 1995-11-03 | 1997-06-26 | 김광호 | 반도체 메모리장치의 프리차지 회로 |
| KR19980063313A (ko) * | 1996-12-17 | 1998-10-07 | 세키자와다다시 | 반도체 기억 장치와 데이터 독출 및 기록 방법 |
| KR19980067513A (ko) * | 1997-02-05 | 1998-10-15 | 김광호 | 반도체 메모리장치의 로우 프리차아지 지연회로 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100849772B1 (ko) | 2008-04-28 | 2008-07-31 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| KR20170022473A (ko) | 2015-08-20 | 2017-03-02 | 황만석 | 전동 칫솔 |
| KR20170022478A (ko) | 2015-08-20 | 2017-03-02 | 황만석 | 전동 칫솔 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030002236A (ko) | 2003-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100518397B1 (ko) | 반도체 메모리 장치 및 제어 방법 | |
| US7327613B2 (en) | Input circuit for a memory device | |
| KR20000023132A (ko) | 반도체 기억 장치 | |
| JP2002025261A (ja) | データ入出力方法及びデータ入出力回路、並びにこれを備える半導体メモリ装置を採用するシステム | |
| KR20020004859A (ko) | 반도체기억장치 | |
| US6208582B1 (en) | Memory device including a double-rate input/output circuit | |
| US6185151B1 (en) | Synchronous memory device with programmable write cycle and data write method using the same | |
| JP4618758B2 (ja) | クワッドデータレートシンクロナス半導体メモリ装置の駆動方法 | |
| KR20000029407A (ko) | 반도체 메모리 디바이스 | |
| JP3789173B2 (ja) | 半導体記憶装置及び半導体記憶装置のアクセス方法 | |
| US6172938B1 (en) | Electronic instrument and semiconductor memory device | |
| US20020071328A1 (en) | Semiconductor device | |
| JP2000030456A (ja) | メモリデバイス | |
| KR100676425B1 (ko) | 동기형 반도체 기억 장치 및 그 입력 회로의 제어 방법 | |
| JP2003059267A (ja) | 半導体記憶装置 | |
| JP4024972B2 (ja) | 半導体記憶装置 | |
| KR100403315B1 (ko) | 데이터 버스의 등화 및 프리차지 제어신호 발생 장치 | |
| KR20050112500A (ko) | 반도체 기억 장치 및 이 반도체 기억 장치의 제어 방법 | |
| JP2734957B2 (ja) | 半導体記憶回路の制御方法 | |
| US7023746B2 (en) | High-speed synchronous memory device | |
| US7522458B2 (en) | Memory and method of controlling access to memory | |
| KR100911199B1 (ko) | 반도체 메모리 장치의 프리차지 제어 회로 | |
| KR100318323B1 (ko) | 반도체 메모리의 어드레스 신호 발생회로 | |
| KR100668830B1 (ko) | 메모리 장치의 컬럼 어드레스 제어장치 | |
| KR20090002489A (ko) | 프리차지 제어 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100920 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |