KR19980067513A - 반도체 메모리장치의 로우 프리차아지 지연회로 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 리프레쉬 모드와 기입/독출 모드에서 서로 상이한 로우 프리차아지 지연 시간을 가지는 반도체 메모리 장치의 로우 프리차아지 지연 회로에 관한 것이다.
본 발명의 반도체 메모리 장치는 로우 프리차아지 명령이 입력되어 비트라인 프리차아지 동작이 인에이블되는 싯점까지의 지연 시간이 2 이상인 지연 장치를 구비하는 것을 특징으로 하여, 동작 모드에 따라 로우 프리차아지 명령의 지연 시간을 달리함으로써 전체적으로 메모리 칩의 동작 속도를 향상시킬 수 있다.

Description

반도체 메모리 장치의 로우 프리차아지 지연 회로
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 리프레쉬 모드와 기입/독출 모드에서 서로 상이한 로우 프리차아지 지연 시간을 가지는 반도체 메모리 장치의 로우 프리차아지 지연 회로에 관한 것이다.
반도체 메모리 장치가 개발되기 시작한 이후 메모리 칩 설계자의 목표는 고집적도와 고속 동작을 하는 반도체 메모리 칩을 설계하는 것이다. 그리고 실제로 집적도 및 동작 속도 측면에서 상당한 발전이 있었다. 현재에는 컴퓨터 컨트롤러 (COMPUTER CONTROLLER)에서 사용하는 클럭(CLOCK)을 CPU 뿐만 아니라 반도체 메모리 장치에 까지 사용 범위를 확대시켜 사용함으로써 반도체 메모리 장치의 성능을 더욱 향상시키고 있다. 이와 같이 외부의 시스템 클락에 동기되어 동작하는 반도체 메모리 장치를 이전의 반도체 메모리 장치와 구분하여 동기식 디램(SYNCHRONOUS DRAM)이라고 한다.
한편 반도체 메모리 장치, 특히 DRAM의 경우는 메모리 셀에 저장된 데이터에서 누설 전류가 발생한다. 그리고 이와 같은 누설 전류로 인하여 저장된 데이터가 소실되는 경우도 발생한다. 따라서 DRAM(DYNAMIC RANDOM ACCESS MEMORY)과 같은 반도체 메모리 장치는 주기적으로 셀의 데이터를 감지하여 증폭하고 이를 다시 셀에 재저장하는 리프레쉬 동작이 필요하게 된다.
이와 같은 DRAM의 리프레쉬 동작을 자세히 살펴보면, 다음과 같다. DRAM의 리프레쉬 동작은 크게 기입/독출 동작(NORMAL OPERATION) 모드와 리프레쉬(REFRESH) 동작 모드에서 수행된다.
즉, 기입/독출 동작(NORMAL OPERATION) 모드와 리프레쉬(REFRESH) 동작 모드에서, 로우 액티브 신호가 인에이블되면 로우 어드레스 신호에 선택된 워드라인이 활성화된다. 그리고 메모리 셀에 저장된 정보는 비트 라인에 전달되게 된다. 그리고 이 셀에서 전달된 비트 라인의 정보는 센스 앰프(SENSE AMP.)의 동작에 의하여 비트 라인이 전개(DEVELOP)된다. 그리고 이 정보는 다시 메모리 셀에 저장되게 된다.
이와 같은 메모리 셀에 재저장된 정보는 로우 프리차아지 명령에 의하여 선택되었던 워드라인이 디스에이블되고, 메모리 셀은 저장된 정보를 일정 기간 유지하게 된다.
이와 같이 DRAM은 로우 액티브 동작과 로우 프리차아지 동작을 반복하면서 일반적인 동작이 수행되게 된다. 이러한 DRAM의 동작 중에서 로우 액티브 신호가 활성화되어 로우 액티브 동작이 일어나는 구간을 tRAS라 정의하고, 로우 프리 차아지 동작이 일어나는 구간을 tRP라고 정의한다.
상기 tRAS는 최소한의 필요 시간 tRAS(min)보다는 길어야 한다. 즉 로우 액티브 명령에 의해 로우 액티브 신호가 활성화되고, 로우 어드레스가 입력되어서 리프레쉬된 데이터가 다시 셀에 저장되는 시간이 필요하게 된다. 상기 tRAS가 tRAS(min)보다 짧은 경우에는 센스 앰프에 의해 증폭된 정보가 셀에 제대로 전달되지 않는다. 따라서 다음 동작시 셀에 저장된 정보가 비트 라인에 전달도더라도 충분한 폭의 비트라인의 증폭값(△Vbl)을 얻지 못하게 되는 경우도 발생된다. 이로 인하여 메모리 소자의 특성이 저하되거나 셀의 정보를 유지하고 있는 시간이 짧아져 불량이 발생할 수도 있다.
그리고 상기 tRP는 로우 프리차아지 신호에 의하여 워드라인과 센스 앰프의 동작이 디스에이블되고 다음 동작을 수행하기 위하여 비트라인을 프리차아지 시키는데 소요되는 시간을 의미한다. 상기 tRP 또한 최소한의 필요 시간 tRP(min)보다는 길어야 한다. 상기 tRP가 tRP(min)보다 짧은 경우에는 비트 라인이 완전히 동일한 레벨이 되지 않게 된다. 이와 같이 완전히 동일하지 않는 비트 라인 쌍에 셀에 저장된 데이터가 전달되는 경우에는, 부정확한 데이터가 셀에 저장되게 되어 메모리 소자는 오동작하게 된다.
도 1은 동기식 DRAM의 tRAS와 tRP의 타이밍을 개략적으로 나타낸 도면이다. 이를 참조하면, /RAS가 인에이블된 후 로우 프리차아지 명령이 입력되기 위한 tRAS는 tRAS(min.)보다는 길어야 한다. 그리고 로우 프리차아지 명령이 입력되고 난 뒤에 같은 뱅크의 로우 액티브 명령을 입력시키기 위한 tRP 또한 tRP(min.) 보다는 길어야 한다. 그러나 상기 tRAS(min) 및 tRP(min)를 만족할 경우에는 언제든지 로우 액티브 명령 또는 로우 프리 차아지 명령을 입력할 수 있다. 즉 tRAS와 tRP를 짧게 할 수 있다.
도 2는 반도체 메모리 장치의 내부의 동작을 나타낸 도면이다. 이를 참조하면, tRP는 tRAS 구간에서 액티브될 수 있음을 나타낸다. 즉 로우 프리차아지 명령에 의한 비트 라인의 프리차아지는 워드라인이 인에이블되어 셀에 저장된 정보가 비트라인에 실리기 전에만 완료하면 된다. 따라서 실질적으로 비트라인을 프리차아지 하는데 필요한 시간에는 tRAS 구간을 일부 사용할 수 있다.
따라서 셀의 데이터를 다시 재저장(restore)하기 위해 필요한 tRAS(min.)은 tRP(min.) 비해 커지게 된다. 따라서 대부분의 반도체 메모리 장치는 tRAS(min.)의 값을 줄이기 위해 노력하고 있다. 이러한 노력으로 나온 것이 로우 프리차아지 명령이 입력된 후에 워드라인 디스에이블 및 비트 라인의 프리차아지 시작 시점을 센스 앰프에 의해 리프레쉬된 데이터가 메모리 셀에 충분히 재저장이 이루어지도록 일정 지연 시간을 가지는 지연 수단을 사용한다. 그러나 이러한 지연 수단은 tRP의 마진을 감소시키는 결과를 가져온다.
도 3은 종래 기술의 로우 프리차아지 지연 시간을 가지는 반도체 메모리 장치의 실시예를 나타낸 도면이다.
지금까지 살펴본 종래기술의 문제점을 요약하면 다음과 같다. 대부분의 반도체 메모리 장치는 리프레쉬 동작을 제외하고는 대다수의 경우 로우 액티브 후에 기입 또는 독출 동작이 수행되어 진다. 그런데, 이러한 기입/독출 동작을 수행하는 tRAS는 상당한 시간이 존재함으로 인하여 상기 tRAS(min) 보다 크게 된다.
따라서 이러한 경우에 있어서는 로우 프리차아지 지연 시간을 필요치 않게 된다. 그런데 종래 기술은 동작 모드에 관계없이 로우 프리차아지 명령이 입력된 후, 일정 지연 시간 후에 프리차아지 동작이 이루어지게 함으로써 불필요한 tRP의 마진을 손해보게 된다.
따라서 본 발명의 목적은 동작 모드에 따라 지연 시간을 달리하여 동작 속도를 개선하는 로우 프리차아지 지연 회로를 제공하는데 있다.
도 1은 동기식 DRAM의 tRAS와 tRP의 타이밍을 개략적으로 나타낸 도면이다.
도 2는 반도체 메모리 장치의 내부의 동작을 나타낸 도면이다.
도 3은 종래 기술의 로우 프리차아지 지연 시간을 가지는 반도체 메모리 장치의 실시예를 나타낸 도면이다.
도 4는 본 발명의 로우 프리차아지 지연 시간을 가지는 반도체 메모리 장치의 실시예를 나타낸 도면이다.
도 5는 본 발명의 반도체 메모리 장치의 로우 프리차아지 지연 회로의 실시예에 따른 주요 신호의 타이밍도를 나타낸 도면이다.
상기와 같은 목적을 달성하기 위하여 본 발명은 다음과 같은 특징을 가진다.
첫째 특징은 본 발명의 반도체 메모리 장치는 로우 프리차아지 명령이 입력되어 비트라인 프리차아지 동작이 인에이블되는 싯점까지의 지연 시간이 2 이상인 지연 장치를 구비하는 것이다.
둘째 특징은 본 발명의 반도체 메모리 장치의 로우 프리차아지 동작의 수행 방법은리프레쉬 동작 모드에서 로우 프리차아지 명령의 입력 싯점으로 부터 비트라인 프리차아지 동작이 인에이블되는 싯점까지의 제1 지연 시간을 가지는 리프레쉬 동작 모드의 지연 단계; 및 기입/독출 모드에서 로우 프리차아지 명령이 입력되어 비트라인 프리차아지 동작이 인에이블되는 싯점까지의 제2 지연 시간을 가지는 기입/독출 모드의 지연 단계를 구비하며, 상기 제2 지연 시간이 상기 제1 지연 시간 보다 짧은 것이다.
이어서, 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다. 여기서 각 도면에 대하여 부호와 숫자가 같은 것은 동일한 회로임을 나타낸다.
도 4는 본 발명의 로우 프리차아지 지연 시간을 가지는 반도체 메모리 장치의 실시예를 나타낸 도면이다. 이를 참조하면, 본 발명의 반도체 메모리 장치는 로우 프리차아지 명령이 입력되어 비트라인 프리차아지 동작이 인에이블되는 싯점까지의 지연 시간이 2 이상인 지연 장치(401)를 구비한다.
그리고 상기 지연 장치(401)는 제1 지연부(403) 및 제2 지연부(405)를 구비한다. 상기 제1 지연부(403)는 리프레쉬(REFRESH) 모드일 때, 즉 도 4의 신호 PRAS의 논리 상태가 로우 일 때, 로우 프리차아지 동작에서 인에이블되는 프리차아지 명령 신호, 즉 하강하는 PR을 지연시켜 출력한다. 그리고 상기 제2 지연부(405)는 기입/독출(WRITE/READ) 모드일 때, 즉 도 4의 신호 PRAS의 논리 상태가 하이 일 때, 상기 프리차아지 명령 신호, 즉 하강하는 PR을 지연시켜 출력하며, 상기 제1 지연부(403)에 의한 지연 시간보다 짧은 지연 시간을 가진다.
그리고 상기 제1 지연부(403)는 제1 지연 수단(407) 및 제1 전송 게이트(409)를 구비한다. 그리고 상기 제1 지연 수단(407)은 상기 프리차아지 신호 PR을 지연시킨다. 그리고 상기 제1 전송 게이트(409)는 리프레쉬(REFRESH) 모드에서, 즉 즉 도 4의 신호 PRAS의 논리 상태가 로우 일 때, 게이팅된다.
그리고 상기 제2 지연부(405)는 제2 지연 수단(411) 및 제2 전송 게이트(413)를 구비한다. 그리고 상기 제2 지연 수단(411)은 상기 프리차아지 신호 PR을 지연시킨다. 그리고 상기 제2 전송 게이트(413)는 기입/독출(WRITE/READ) 모드일 때, 즉 도 4의 신호 PRAS의 논리 상태가 하이 일 때, 게이팅된다.
따라서, 상기 로우 프리차아지 명령 신호, 즉 하강하는 PR을 크게 지연시킬 필요가 있는 경우에는 즉, 리프레쉬 동작 모드에서는 도 4의 지연 조절 신호 PRAS가 로우로 되어 지연 시간이 큰 제1 지연부(403)를 사용한다. 그러므로 리프레쉬 동작 모드에서는 상기 로우 프리차아지 명령 신호, 즉 하강하는 PR은 크게 지연되어 PXR로 출력된다. 그리고 상기 로우 프리차아지 명령 신호, 즉 하강하는 PR을 크게 지연시킬 필요가 없을 경우에는 즉, 기입/독출(WRITE/READ) 모드에서는 즉 도 4의 지연 조절 신호 PRAS의 논리 상태가 하이로 되어 지연 시간이 짧은 제2 지연부(405)를 사용한다. 그러므로 기입/독출(WRITE/READ) 모드에서는 상기 로우 프리차아지 명령 신호, 즉 하강하는 PR이 짧은 지연되어 PXR로 출력된다.
도 5는 본 발명의 반도체 메모리 장치의 로우 프리차아지 지연 회로의 실시예에 따른 주요 신호의 타이밍도를 나타낸 도면이다. 도 5에 나타난 바와 같이 기입/독출 모드에서는 리프레쉬 모드에 비하여 짧은 지연 시간을 가짐을 알 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
상기와 같은 본 발명의 반도체 메모리 장치의 로우 프리차아지 지연 회로에 의하여 동작 모드에 따라 로우 프리차아지 명령의 지연 시간을 달리함으로써 전체적으로 메모리 칩의 동작 속도를 향상시킬 수 있다.

Claims (5)

  1. 복수의 동작 모드를 가지는 반도체 메모리 장치에 있어서,
    로우 프리차아지 명령이 입력되어 비트라인 프리차아지 동작이 인에이블되는 싯점까지의 지연 시간이 2 이상인 지연 장치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 지연 장치는
    리프레쉬 모드일 때, 로우 프리차아지 동작에서 인에이블되는 프리차아지 명령 신호를 지연시켜 출력하는 제1 지연부; 및
    기입/독출 모드일 때, 상기 프리차아지 명령 신호를 지연시켜 출력하며, 상기 제1 지연부에 의한 지연 시간보다 짧은 지연 시간을 가지는 제2 지연부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 제1 지연부는
    상기 프리차아지 명령 신호를 지연시키는 제1 지연 수단; 및
    리프레쉬 모드에서 게이팅되는 제1 전송 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제2 항에 있어서, 상기 제2 지연부는
    상기 프리차아지 명령 신호를 지연시키는 제2 지연 수단; 및
    기입/독출 모드에서 게이팅되는 제2 전송 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 반도체 메모리 장치의 로우 프리차아지 동작의 수행 방법에 있어서,
    리프레쉬 동작 모드에서 로우 프리차아지 명령의 입력 싯점으로 부터 비트라인 프리차아지 동작이 인에이블되는 싯점까지의 제1 지연 시간을 가지는 리프레쉬 동작 모드의 지연 단계; 및
    기입/독출 모드에서 로우 프리차아지 명령이 입력되어 비트라인 프리차아지 동작이 인에이블되는 싯점까지의 제2 지연 시간을 가지는 기입/독출 모드의 지연 단계를 구비하며,
    상기 제2 지연 시간이 상기 제1 지연 시간 보다 짧은 것을 특징으로 하는 반도체 메모리 장치의 로우 프리차아지 동작의 수행 방법.
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