KR20010085667A

KR20010085667A - 반도체 기억 장치

Info

Publication number: KR20010085667A
Application number: KR1020010010024A
Authority: KR
Inventors: 이케다히토시
Original assignee: 아끼구사 나오유끼; 후지쯔 가부시끼가이샤
Priority date: 2000-02-29
Filing date: 2001-02-27
Publication date: 2001-09-07
Anticipated expiration: 2021-02-27
Also published as: JP4209064B2; US20020034102A1; US6396746B2; KR100587873B1; US20010017787A1; JP2001243764A; US6414879B1

Abstract

본 발명은 출력 디스에이블 상태로부터의 판독 동작을 고속으로 수행하는 반도체 기억 장치를 제공하는 것을 목적으로 한다.

기록 또는 판독 동작이 외부로부터 지시되기 전에 외부로부터의 소정 신호를 받아 판독 동작을 개시한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 기억 장치에 관한 것으로, 특히 비동기(명령을 수신하여동작이 개시됨)의 SRAM형 인터페이스로 동작하는 DRAM형의 반도체 기억 장치에 관한 것이다.

최근, 인터넷과의 연계 등에 의해 휴대 전화 등의 소형 이동 단말로 다루는 데이터량이 많아짐에 따라 대용량의 메모리가 필요로 되고 있다. 현재, 휴대 전화에는 소비 전력이 적은 SRAM이 사용되고 있다. 그러나, SRAM은 집적도가 낮고 용량을 크게 하면 비용이 대폭 증가해 버린다고 하는 문제점이 있다. 이에 대하여, DRAM은 저비용으로 대용량의 메모리를 만들 수 있다. 그러나, DRAM과 SRAM에서는 명령 체계가 다르기 때문에 단순히 SRAM을 DRAM으로 대체할 수 없다. 이 경우, 큰 문제가 되는 것이 기록시의 데이터 입력 타이밍이다. DRAM에서는 기록 사이클 개시시[칩 인에이블 신호(/CE), 기록 인에이블 신호(/WE)의 하강]를 기준으로 데이터가 입력되는 데 반하여, SRAM에서는 기록 사이클 종료시[칩 인에이블 신호(/CE), 기록 인에이블 신호(/WE)의 상승]를 기준으로 데이터가 입력된다.

도 1에 SRAM으로 데이터를 기록하는 타이밍을 나타낸다. 도시하지 않은 칩 인에이블 신호(/CE)가 하강한 후, 기록 인에이블 신호(/WE)의 하강으로 어드레스(add)를 수신하고, /WE의 상승으로 기록 데이터(DQ)를 수신한다. 이 타이밍에 의해 DRAM을 동작시키면, 즉, 기록 인에이블 신호(/WE)나 칩 인에이블 신호(/CE)의 상승으로 기록 데이터를 수신하여 기록 동작을 하면, 이 기록 동작이 다음 명령 사이클로 들어가 버린다. 이 때문에, 기록 명령 다음에 판독 명령이 입력된 경우, 판독 동작의 개시가 지연되고, 데이터 출력이 지연된다. 이 문제를 해결하기 위해서 레이트 라이트 방식이 제안되고 있다.

도 2a 내지 도 2c는 레이트 라이트(late-write) 방식을 설명하기 위한 도면으로, 도 2a는 레이트 라이트 방식의 타이밍도, 도 2b는 DRAM내의 어드레스 래치 회로, 도 2c는 DRAM내의 데이터 래치 회로를 나타낸다. 도 2b에 도시된 어드레스 래치 회로는 외부로부터의 어드레스(ADD)를 래치하는 것으로, 버퍼(10), 트랜스퍼 게이트와 인버터로 구성되는 게이트(11, 12, 13), 래치(14) 및 인버터(15)를 갖는다. 버퍼(10)는 래치(10a)와 인버터(10b)를 갖는다. 도 2c에 도시된 데이터 래치 회로는 외부로부터의 기록 데이터(DQ)를 래치하는 것으로, 버퍼(16), 게이트(17, 18) 및 인버터(19)를 갖는다. 버퍼(16)는 인버터(16a)를 갖는다.

기록 인에이블 신호(/WE)의 하강으로 기록 동작을 개시하고, 도시를 생략한 명령 디코더에 의해 생성된 기록 명령(wrpz)이 출력된다. 기록 명령(wrpz)을 받아 이전의 기록 사이클에 의해 버퍼(10, 16)에 각각 수신되고 있던 어드레스(A0)와 데이터(D0)가 대응하는 게이트(12, 18) 및 래치(14)를 통해 각각 내부 어드레스(iaz) 및 내부 기록 신호(wdbz)로서 출력된다. 다음에, 기록 어드레스 수신 신호(walz)가 출력되고, 어드레스(A1)가 게이트(11)를 통해 버퍼(10)에 수신된다. 기록 인에이블 신호(/WE)의 상승으로부터 기록 데이터 수신 신호(wdlz)가 생성되고, 기록 데이터(D1)를 버퍼(16)에 수신한다. 즉, 이 기록 사이클에서는, 기록 어드레스(A0)로 지정되는 셀에 기록 데이터(D0)를 기록하고, 동시에 기록 어드레스(A1)와 기록 데이터(D1)를 각각 버퍼(10)와 버퍼(16)에 수신하는 동작이 행해진다. 버퍼(10)내에서 래치되는 기록 어드레스(waz)는 A0에서 A1로 변하고, 버퍼(16)내에서 래치되는 기록 데이터(wdz)는 D0에서 D1로 변한다. 마찬가지로, 다음 기록 사이클에서는,어드레스(A1)의 셀에 기록 데이터(D1)를 기록하고, 다음 기록 어드레스(A2)와 기록 데이터(D2)를 각각 버퍼(10)와 버퍼(16)에 수신하는 동작이 행해진다.

판독 동작시에 어드레스 래치 회로는 판독 명령(rdpz)으로 수신한 어드레스(ADD)를 그대로 iaz로서 출력한다. 즉, 판독 어드레스는 버퍼(10)에 수신되지 않는다.

상기한 바와 같이, 레이트 라이트 방식에서는 입력된 기록 데이터는 다음 기록 사이클에 의해 기록되고, 기록 명령 다음에 판독 명령이 입력된 경우에도, 판독 동작의 개시가 지연되어 데이터 출력이 지연된다고 하는 문제점을 해결할 수 있다.

SRAM에서는, /CE=L(로우 레벨), /WE=H, /OE(출력 인에이블 신호)=H의 상태가 존재한다. 이 상태는 출력 디스에이블(불활성) 상태(Output-Disable State)라 칭해진다. 도 3의 타이밍도에 도시된 바와 같이, 출력 디스에이블 상태로 기록 인에이블 신호(/WE)가 하강하면 기록 상태가 되고(도 3b), 출력 인에이블 신호(/OE)가 하강하면 판독 상태가 된다(도 3a). 상술한 바와 같이, 레이트 라이트 방식의 경우, 판독 동작과 기록 동작에서는 어드레스가 다르다. 즉, 판독 동작에서는 수신한 판독 어드레스가 그대로 이용되는 데 반하여, 기록 동작에서는 1개 전의 기록 사이클에 의해 수신한 기록 어드레스가 이용된다. 따라서, 출력 디스에이블 상태로부터 기록 인에이블 신호(/WE)가 하강하면 기록 상태가 되고, 출력 인에이블 신호(/OE)가 하강하면 판독 상태가 된다.

일반적으로, 출력 디스에이블 상태로부터의 판독은 통상의 판독, 즉, 출력인에이블 신호(/OE)가 L로 칩 인에이블 신호(/CE)가 하강하는 경우의 판독에 비하여 접근 시간이 짧게 규정되어 있다. 따라서, 출력 인에이블 신호(/OE)가 L이 되고 나서 판독 동작을 개시했다면 데이터 출력이 시간에 맞지 않는다고 하는 문제점이 있다.

따라서, 본 발명은 상기 문제점을 해결하고, 소정의 상태, 구체적으로는 출력 디스에이블 상태로부터의 판독 동작을 고속으로 한 반도체 기억 장치를 제공하는 것을 목적으로 한다.

도 1은 SRAM의 기록 타이밍을 도시한 도면.

도 2a 내지 도 2c는 레이트 라이트(late-write) 방식을 설명하기 위한 도면.

도 3a 및 도 2b는 출력 디스에이블 상태로부터의 통상의 판독 및 기록 동작을 도시한 도면.

도 4a 및 도 4b는 는 출력 디스에이블 상태로부터의 본 발명의 판독 및 기록 동작을 도시한 도면.

도 5는 도 4a 및 도 4b의 동작을 실현하기 위한 어드레스 래치 회로의 구성을 도시한 회로도.

도 6a 내지 도 6c는 코어 주변의 회로 구성예를 도시한 도면.

도 7a 및 도 7b는 도 6a 내지 도 6c의 구성에 있어서 코어를 제어하는 타이밍을 도시한 도면.

도 8은 도 6a 내지 도 6c의 구성에 있어서 코어의 활성화 동작을 도시한 타이밍도.

도 9는 코어의 일 구성예를 도시한 도면.

도 10a 및 도 10b는 본 발명의 제1 실시예를 도시한 도면.

도 11a 및 도 11b는 도 10a 및 도 10b에 도시된 구성의 동작을 도시한 타이밍도.

도 12a 내지 도 12c는 본 발명의 제2 실시예를 도시한 도면.

도 13a 및 도 13b은 도 12에 도시된 구성의 동작을 도시한 타이밍도.

도 14는 본 발명의 반도체 기억 장치의 전체 구성예를 도시한 블록도.

〈도면의 주요부분에 대한 부호의 설명〉

21, 21A : 명령 디코더

22 : 코어 제어 회로

23, 23A, 23B : 비트선 제어 회로

24, 24B : 워드 라인 제어 회로

25 : 감지 증폭기 제어 회로

26 : 어드레스 래치 회로

27 : 어드레스 디코더

28 : 중복 결정 회로

29 : 블록 선택기

30 : 워드 라인 선택기

31 : 감지 증폭기 선택기

청구범위 제1항에 기재된 발명은, 정적 반도체 기억 장치(Static-Type Semiconductor Memory Device)의 인터페이스로 동작하는 동적 반도체 기억 장치(Dynamic-Type Semiconductor Memory Device)에 있어서, 기록 또는 판독 동작이 외부로부터 지시되기 전에 외부로부터의 소정 신호를 받아 판독 동작을 개시하는 것을 특징으로 하는 반도체 기억 장치이다. 따라서, 판독 동작을 고속으로 할 수 있다.

청구범위 제2항에 기재된 발명은, 상기 외부로부터의 소정 신호를 받아 외부로부터의 어드레스를 수신하는 것을 특징으로 하는 청구범위 제1항에 기재된 반도체 기억 장치이다. 외부로부터의 어드레스를 수신할 때까지 판독 동작을 진행시킨다.

청구범위 제3항에 기재된 발명은, 상기 외부로부터의 소정 신호를 받아 판독 동작을 개시한 후에 기록 동작이 지시된 경우에는, 그 판독 동작을 중지하고, 기록동작을 개시하는 것을 특징으로 하는 청구범위 제1항에 기재된 반도체 기억 장치이다. 기록이 지시된 경우에는, 이미 개시되어 있는 판독 동작을 중지하고, 기록 동작을 개시한다.

청구범위 제4항에 기재된 발명은, 상기 외부로부터의 소정 신호를 받아 판독 동작을 개시한 후에 기록 동작이 지시된 경우에는, 한 쌍의 비트선을 쇼트한 후에 다시 비트선 쇼트를 해제하는 것을 특징으로 하는 청구범위 제1항에 기재된 반도체 기억 장치이다. 판독 동작을 개시함으로써 비트선 쇼트를 해제하고 있기 때문에, 기록 동작이 지시된 경우에는, 다시 비트선을 쇼트해야만 한다.

청구범위 제5항에 기재된 발명은, 정적 반도체 기억 장치의 인터페이스로 동작하는 동적 반도체 기억 장치에 있어서, 외부 어드레스를 래치하는 어드레스 래치 회로와, 기록 또는 판독 동작이 외부로부터 지시되기 전에 외부로부터의 소정 신호를 받으면, 어드레스 래치 회로를 제어하여 외부 어드레스를 래치시키는 명령 디코더를 구비하는 것을 특징으로 하는 반도체 기억 장치이다. 기록 또는 판독 동작이 외부로부터 지시되기 전에 외부로부터의 소정 신호를 받으면, 어드레스 래치 회로를 제어하여 외부 어드레스를 래치시키기 때문에, 어드레스가 결정되어 판독 동작을 개시할 수 있다.

청구범위 제6항에 기재된 발명은, 상기 소정 신호에 응답하여 생성되는 활성화 신호로 세트되는 제1 플립플롭과, 기록 또는 판독 동작이 외부로부터 지시되어 세트되는 제2 플립플롭과, 제1 및 제2 플립플롭의 논리를 취하여 비트선 쇼트의 해제를 지시하는 신호를 생성하는 논리 회로를 구비하는 비트선 제어 회로를 갖는 것을 특징으로 하는 청구범위 제5항에 기재된 반도체 기억 장치이다. 기록 또는 판독 동작이 실제로 외부로부터 지시된 시점에서 비트선 쇼트의 해제를 지시한다.

청구범위 제7항에 기재된 발명은, 상기 소정 신호에 응답하여 생성되는 활성화 신호에 응답하여 비트선 쇼트의 해제를 지시하는 제1 신호를 생성하는 회로를 구비하는 비트선 제어 회로와, 제1 신호로 세트되는 제1 플립플롭과, 기록 또는 판독 동작이 외부로부터 지시되어 세트되는 제2 플립플롭과, 제1 및 제2 플립플롭의 논리를 취하여 워드 라인을 구동하는 신호를 생성하는 논리 회로를 구비하는 워드 라인 제어 회로를 구비하는 것을 특징으로 하는 청구범위 제5항에 기재된 반도체 기억 장치이다. 비트선 쇼트의 해제가 지시되고, 그 후 기록 또는 판독이 지시된 시점에서 워드 라인을 구동한다.

청구범위 제8항에 기재된 발명은, 기록 동작은 이전의 사이클에 의해 수신한 어드레스와 데이터를 이용하여 행해지는 것을 특징으로 하는 청구범위 제1항 또는 제5항에 기재된 반도체 기억 장치이다. 후술하는 레이트 라이트 방식으로 동작하는 기능을 갖는 반도체 기억 장치인 것을 특정한 것이다.

이하, 도면을 참조하여 본 발명의 실시예를 설명한다.

도 3을 참조하여 설명한 바와 같이, 종래의 SRAM의 인터페이스로 동작하는 DRAM에서는, 출력 디스에이블 상태에서는 어떤 동작도 행해지지 않고, 기록 인에이블 신호(/WE) 또는 출력 인에이블 신호(/OE)가 L로 변화되고 나서 동작이 개시된다.

이것에 대하여, 본 발명에서는, 도 4에 도시된 바와 같이 동작한다. 도 4a는출력 디스에이블 상태로부터의 판독 동작을 나타내고, 도 4b는 출력 디스에이블 상태로부터의 기록 동작을 나타낸다. 본 발명에서는, 칩 인에이블 신호(/CE)가 L이 되면 상승하는 출력 디스에이블 명령(odpz)을 새롭게 설치하고 있다. 출력 디스에이블 명령(odpz)은 출력 디스에이블 상태로 외부로부터의 어드레스를 어드레스 래치 회로내에 수신할 수 있도록 하기 위해서 설치한 것이다.

도 5는 본 발명에서 이용되는 어드레스 래치 회로의 회로예이다. 도 2b와 동일한 구성 요소에는 동일 참조 번호를 붙이고 있다. NOR 게이트(20)를 게이트(13)의 전단에 설치한다. NOR 게이트(20)는 전술한 판독 명령(rdpz)과 상기 출력 디스에이블 명령(odpz)과의 NOR 논리를 취한다. 즉, NOR 게이트(20)는 어느 쪽이든 한쪽 신호를 수취하면, 게이트(13)를 오픈으로 한다. 이에 따라, 외부 어드레스(ADD)는 게이트(13)를 통과하고, 래치(14)에 의해 래치된다.

도 4a에 도시된 바와 같이, 칩 인에이블 신호(/CE)가 L이 되어 출력 디스에이블 상태가 되면, 출력 디스에이블 명령(odpz)이 NOR 게이트(20)에 부여된다. 따라서, 어드레스(ADD)는 게이트(13)를 통과하고, 래치(14)에 의해 래치되며, 내부 어드레스(iaz)가 된다. 즉, 출력 디스에이블 명령(odpz)에 응답하여 출력 디스에이블 상태로 어드레스(ADD)가 어드레스 래치 회로에 수신되는 것이다. 그리고, 후에 상세히 설명하는 바와 같이, 판독 동작을 도중까지 행한다. 그 후, 출력 인에이블 신호(/OE)가 L이 되면, 판독 명령(rdpz)이 H가 되어 판독 동작이 계속해서 행해진다.

도 4b에서는, 도 4a와 마찬가지로 외부 어드레스(ADD)를 어드레스 래치회로(4)에 수신한다. 그리고, 기록 인에이블 신호(/WE)가 L이 되면, 기록 명령(wrpz)이 H가 되기 때문에, 도 5에 도시된 게이트(12)가 개방되고, 버퍼(10)에 래치되어 있던 어드레스가 래치(14)에 래치된다. 이에 따라, 출력 디스에이블 명령(odpz)에 의해 수신된 어드레스(도 4b의 망쳐진 부분)는 버퍼(10)에 래치되어 있던 어드레스 대신에 내부 어드레스(iaz)가 된다.

도 3a와 도 4a를 비교하면 명백한 바와 같이, 본 발명은 출력 디스에이블 상태로부터의 판독 동작을 고속으로 행할 수 있다.

여기서, 출력 디스에이블 상태가 되었을 때에 생성되는 출력 디스에이블 명령(odpz)에 응답하여 수신한 외부 어드레스를 이용하여 판독 동작을 어디까지 행할지, 즉, 코어를 어디까지 활성화시킬지를 결정해야만 한다. 이것은, 출력 디스에이블 상태로 판독 동작을 개시한 후에 기록 인에이블 신호(/WE)가 L이 되어 기록 동작이 지시된 경우(도 4b의 경우)에, 판독 동작을 중지하여 신속하게 기록 동작을 행할 수 있도록 하기 위함이다. 이 점에 대해서는 뒤에 상세히 설명한다.

이하, 코어의 활성화에 대해서 설명하지만, 본 발명의 코어의 활성화의 이해를 돕기 위해 우선 일반적인 코어의 활성화에 대해서 도 6, 도 7, 도 8 및 도 9를 참조하여 설명하고, 그 후에 본 발명의 코어의 활성화에 대해서 설명한다.

도 6a는 DRAM의 코어의 주변 회로 구성을 도시한 블록도이다. 도시된 DRAM은 명령 디코더(21), 코어 제어 회로(22), 비트선 제어 회로(23), 워드 라인 제어 회로(24), 감지 증폭기 제어 회로(25), 어드레스 래치 회로(26), 어드레스 디코더(27), 중복 결정 회로(28), 블록 선택기(29), 워드 라인 선택기(30) 및 감지증폭기 선택기(31)이다. 이들 주변 회로는, 도 9를 참조하여 후술하는 코어를 제어한다. 도 6b는 비트선 제어 회로(23)의 구성을 도시한 블록도로서 지연 회로(32)와 펄스 발생 회로(33)로 구성되어 있다. 도 6c는 워드 라인 제어 회로(24)의 구성을 도시한 도면으로서 지연 회로(34)로 구성되어 있다.

도 7a 및 도 7b는 코어 활성화의 시퀀스를 나타낸 타이밍도로서 도 7a는 판독 동작, 도 7b는 기록 동작을 나타낸다.

또한, 도 8은 도 9에 도시된 코어의 동작을 나타내는 타이밍도이다. 도 9는 코어의 일부를 도시하고 있다. 코어는 매트릭스형으로 배열된 다수의 메모리 셀을 갖는다. 이러한 2차원 배열이 복수의 블록으로 분할되어 있다. 도 9에 도시된 코어는 메모리 셀(61), 비트선 프리차지용 트랜지스터(62, 63), 비트선 쇼트용 트랜지스터(64), 감지 증폭기(66), 감지 증폭기를 제어하는 트랜지스터(65, 67), 트랜스퍼 게이트를 구성하는 트랜지스터(68, 69)를 갖는다. 메모리 셀(61)은 셀 트랜지스터(61a)와 셀 커패시터(61b)로 구성되어 있고, 한 쌍의 비트선(BL, /BL)의 한쪽(도 9에서는 BL)에 접속되어 있다. 이 한 쌍의 비트선(BL, /BL)은 트랜스퍼 게이트(68, 69)를 통해 내부 데이터 버스(DB, /DB)에 각각 접속되어 있다. vpr은 비트선 프리차지 전압이다.

다음에, 도 6 내지 도 9를 참조하여 코어의 활성화와 활성화된 코어의 동작을 설명한다. 외부로부터의 명령은 /CE, /WE 및 /OE의 조합으로 정의된다. 도 7a에 있어서, 출력 디스에이블 상태로부터 출력 인에이블 신호(/OE)가 L이 되면, 명령 디코더(21)는 액티브 명령(actpz)을 코어 제어 회로(22)로 출력하고, 판독명령(rdpz)을 어드레스 래치 회로(26)로 출력한다. 판독 명령(rdpz)을 받은 어드레스 래치 회로(26)는 래치하고 있는 외부 어드레스(ADD), 이 경우는 판독 어드레스를 어드레스 디코더(27)와 중복 결정 회로(28)로 출력한다. 중복 결정 회로(28)는 판독 어드레스가 불량 비트를 지정하고 있을 때(중복시)에는 중복 워드 라인을 선택하는 신호(romz)를 워드 라인 선택기(30)로 출력한다.

액티브 명령(actpz)을 받은 코어 제어 회로(22)는 코어 활성화 신호(rasz)를 비트선 제어 회로(23)로 출력한다. 비트선 제어 회로(23)의 지연 회로(32: 도 6b)는 상기 어드레스로 코드 및 중복 판정에 요하는 시간 등을 고려하여 설정한 시간만큼 코어 활성화 신호(rasz)를 지연시켜 펄스 발생 회로(33)로 출력한다. 그리고, 펄스 발생 회로(33)는 비트선 쇼트를 해제하는 타이밍 신호(blspz)를 워드 라인 제어 회로(24) 및 블록 선택기(29)로 출력한다. 블록 선택기(29)는 타이밍 신호(blspz)와 어드레스 디코더로부터의 관련된 어드레스 비트와의 논리를 취하고, 선택된 블록의 비트선 쇼트 제어 신호(brsx)를 L로 하여, 도 9에 도시된 트랜지스터(62∼64)를 OFF로 한다. 이에 따라, 비트선 쇼트가 해제된다. 워드 라인 제어 회로(24)의 지연 회로(34: 도 6c)는 타이밍 신호(blspz)를 소정 시간만큼 지연시켜 워드 라인 구동 타이밍 신호(wlspz)를 감지 증폭기 제어 회로(25)와 워드 라인 선택기(30)로 출력한다.

블록 선택기(29)는 선택된 블록을 나타내는 신호(rblkz)를 워드 라인 선택기(30)와 감지 증폭기 선택기(31)로 출력한다. 워드 라인 선택기(30)는 블록 선택 신호(rblkz)와 워드 라인 선택 어드레스 및 중복 워드 라인 선택 신호(romz)의 논리를 취하고, 타이밍 신호(wlspz)를 받아 워드 라인(WL)을 상승시킨다(H로 함). 워드 라인(WL)이 상승하면 셀(61)의 데이터가 비트선(BL, /BL)에 판독된다.

감지 증폭기 제어 회로(25)는 워드 라인 구동 타이밍 신호(wlspz)로부터 소정 시간 경과한 후에, 감지 증폭기를 활성화하는 타이밍 신호(mlez)를 감지 증폭기 선택기(31)로 출력한다. 감지 증폭기 활성화 타이밍 신호(mlez)를 받아 감지 증폭기 선택기(31)는 감지 증폭기 구동 신호(lex, lez)를 트랜지스터(67, 65)로 출력하여 이들을 ON한다. 감지 증폭기(66)는 활성화되고, 비트선(BL, /BL)의 전위차를 증폭한다. 그리고, 칼럼계의 어드레스 디코더(27)로부터의 칼럼 선택 신호(CL: 도 6상의 도시를 생략하고 있음)를 받아 트랜지스터(68, 69)가 ON하고, 비트선(BL, /BL)에 판독되어 증폭된 데이터가 내부 데이터 버스(DB, /DB)로 출력된다.

비트선(BL, /BL)의 데이터가 증폭되고, 다시 셀에 기록된(restore) 후, 비트선의 프리차지 동작이 시작된다. 명령 디코더(21)로부터의 프리차지 명령(prepz: 도 6상의 도시를 생략하고 있음)을 받은 코어 제어 회로(22)는 활성화 신호(rasz)를 하강시킨다. 워드 라인 제어 회로(24)는 활성화 신호(rasz)의 하강으로부터 워드 라인을 리셋하기 위한 타이밍 신호(wlrpz)를 생성하고, 워드 라인 선택기(30)로 출력한다. 이것을 받은 워드 라인 선택기(30)는 선택하고 있는 워드 라인(WL)을 하강시킨다. 타이밍 신호(wlrpz)는 활성화 신호(rasz)의 하강에 응답하여 펄스를 발생하는 펄스 발생 회로에 의해 생성된다.

감지 증폭기 제어 회로(25)는 타이밍 신호(wlrpz)에 응답하여 소정 시간 경과한 후에, 감지 증폭기 활성화 타이밍 신호(mlez)를 하강시킨다. 타이밍신호(mlez)의 하강에 응답하여 비트선 제어 회로(23)는 내부에서 비트선 쇼트의 타이밍 신호(blrpz)를 생성하고, 블록 선택기(29)로 출력한다. 이것을 받은 블록 선택기(29)는 비트선 쇼트 제어 신호(brsx)를 H로 하여 비트선(BL, /BL)을 쇼트한다. 타이밍 신호(blrpz)는 타이밍 신호(mlez)의 하강에 응답하여 펄스를 발생하는 펄스 발생 회로에 의해 생성된다.

이상은 판독 동작의 경우의 코어의 활성화 순서이지만, 도 7b에 도시된 기록 동작의 경우도 거의 마찬가지이다. 기록 동작은 기록 인에이블 신호(/WE)가 L이 됨으로써 개시하고, 이것을 받아 기록 명령(wrpz)이 명령 디코더(21)로부터 어드레스 래치 회로(26)로 출력되는 점에서 판독 동작과 다르다.

다음에, 본 발명의 실시예에 대해서 설명한다. 전술한 바와 같이, 본 발명에서는 출력 디스에이블 상태가 되었을 때에 판독 동작을 개시하여 도중까지 진행시켜 둔다. 이 경우, 워드 라인을 상승시키게 되면, 출력 디스에이블 후에 기록을 행하는 경우, 감지 증폭기의 활성화, 리스토아, 워드 라인 리셋, 비트선 쇼트를 행하고 나서 기록 동작을 개시해야만 하며, 기록 동작의 개시가 대폭 지연되어 버린다. 이 점을 고려하여 판독 동작을 어디까지 진행시켜 둘지를 결정한다. 구체적으로는, 외부 어드레스를 수신하여 중복 판정까지 행한 시점까지 판독 동작을 진행시켜 두거나 또는 워드 라인을 상승시키기 직전까지 판독 동작을 진행시켜 두는 것을 생각할 수 있다.

이하, 외부 어드레스를 수신하여 중복 판정까지 행한 시점까지 판독 동작을 진행시켜 두는 경우의 구성을 본 발명의 제1 실시예로 하고, 워드 라인을 상승시키기 직전까지 판독 동작을 진행시켜 두는 경우의 구성을 본 발명의 제2 실시예로 하여 설명한다.

도 10a는 본 발명의 반도체 기억 장치의 제1 실시예를 도시한 블록도이다. 도 10a에 있어서, 도 6에 도시된 구성 요소와 동일한 것에는 동일한 참조 번호를 붙이고 있다. 또한, 도 10b는 도 10a에 도시된 비트선 제어 회로(23A)의 구성예를 나타낸 블록도이다.

도 10a에 있어서, 제1 실시예는 명령 디코더(21A)와 비트선 제어 회로(23A)가 도 6a에 도시된 구성과 다르다. 명령 디코더(21A)는 판독 명령(rdpz) 및 기록 명령(wrpz)을 어드레스 래치 회로(26)뿐만 아니라 비트선 제어 회로(23A)로 출력하는 동시에 전술한 출력 디스에이블 명령(odpz)을 생성하여 어드레스 래치 회로(26)로 출력한다. 또한, 명령 디코더(21A)는 출력 디스에이블 명령(odpz)과 동시에 액티브 명령(actpz)을 코어 제어 회로(22)로 출력한다. 어드레스 래치 회로(26)는 통상의 판독 명령(rdpz), 기록 명령(wrpz)을 수취한 경우와 마찬가지로 출력 디스에이블 상태가 되었을 때에도 외부 어드레스(ADD)를 수신한다. 비트선 제어 회로(23A)는 활성화 신호(rasz)와 판독 명령(rdpz) 또는 기록 명령(wrpz) 중 어느 한쪽의 2개의 신호를 수취한 경우에, 비트선 쇼트를 해제하는 타이밍 신호(blspz)를 생성하도록 구성되어 있다. 즉, 판독 또는 기록 중 어느 하나가 결정되고 나서 비트선(BL, /BL)을 쇼트하도록 한다.

도 10b에 도시된 바와 같이, 비트선 제어 회로(23A)는 전술한 지연 회로(32) 및 펄스 발생 회로(33)에 부가하여 인버터(35, 37), 지연 회로(36), NAND게이트(38), RS 플립플롭(39, 40), NAND 게이트(41), 인버터(42) 및 지연 회로(43)를 구비하여 구성된다.

다음에, 도 10a 및 도 10b에 있어서, 외부 어드레스를 수신하여 중복 판정까지 판독 동작을 행하는 경우를 도 11의 타이밍도를 참조하여 설명한다. 또, 도 11a는 출력 디스에이블 상태로부터 출력 인에이블 신호(/OE)가 L이 되는 경우(판독 동작), 도 11b는 출력 디스에이블 상태로부터 기록 인에이블 신호(/WE)가 L이 되는 경우(기록 동작)를 나타낸다.

도 11a 및 도 11b에 도시된 바와 같이, /OE=H, /WE=H의 상태로 /CE가 L이 되어 출력 디스에이블 상태가 되면, 명령 디코더(21A)는 출력 디스에이블 명령(odpz)을 생성한다. 이것을 받아 어드레스 래치 회로(26)는 외부 어드레스(ADD)를 수신하여 어드레스 디코더(27) 및 중복 결정 회로(28)로 출력한다. 어드레스 디코더(27)는 외부 어드레스(ADD)를 디코드하고, 중복 결정 회로(29)는 중복 판정을 행한다. 또한, 명령 디코더(21A)는 칩 선택 신호(/CE)가 L이 되면 액티브 명령(actpz)을 생성하여 코어 제어 회로(22)로 출력한다. 코어 제어 회로(22)는 액티브 명령(actpz)에 응답하여 코어 활성화 신호(rasz)를 출력한다.

코어 활성화 신호(rasz)는 도 10b에 도시된 지연 회로(32) 및 펄스 발생 회로(33)를 통과하고, 플립플롭(39)을 세트하여 그 출력(n1)을 H로 한다. 전술한 바와 같이, 지연 회로(32)는 어드레스의 디코드 및 중복 판정을 대기하기 위함이다. 코어 활성화 신호(rasz)에 의해 출력(n1)이 H가 되었을 때에는 아직 /OE도 /WE도 H이므로 플립플롭(38)은 리셋된 상태이다.

비트선 쇼트를 해제하는 타이밍 신호(blspz)는 도 7a에 도시된 동작과 마찬가지로 출력 인에이블 신호(/OE)가 L이 되었을 경우(판독) 또는 도 7b에 도시된 바와 같이 기록 인에이블 신호(/WE)가 L이 되었을 경우(기록)에 출력된다. 도 10b에 있어서, 판독 명령(rdpz)은 인버터(37) 및 NAND 게이트(38)를 통과하여 플립플롭(40)을 세트한다. 기록 명령(wrpz)은 인버터(35), 지연 회로(36) 및 NAND 게이트(40)를 통과하여 플립플롭(40)을 세트한다. 지연 회로(36)는 기록 동작의 경우에는 도중까지 진행하고 있었던 판독 동작의 어드레스와는 다른 어드레스가 되기 때문에(도 4b를 참조하여 설명한 바와 같음), 어드레스 디코드 및 중복 판정에 요하는 시간만큼 기록 명령(wrpz)은 지연시키기 위해 설치되어 있다. 플립플롭(40)이 세트되면, 그 출력(n2)은 H가 된다. 이에 따라, n1=n2=H가 되기 때문에 NAND 게이트(41)의 출력은 L이 되고, 비트선 쇼트 해제 타이밍 신호(blspz)는 H가 되며, 지연 회로(43)에 의해 결정되는 지연 시간만큼 H가 유지된다. 즉, 지연 회로(43)는 타이밍 신호(blspz)를 소정 시간만큼 지연시켜 플립플롭(39, 40)을 리셋한다. 이 이후의 코어 동작은 도 8에 도시된 동작과 마찬가지이다.

또, 출력 디스에이블 명령(odpz)은 /WE 또는 /OE가 L이 되면 하강한다.

도 12a는 본 발명의 반도체 기억 장치의 제2 실시예를 도시한 블록도이다. 도 12a에 있어서, 도 6 및 도 10에 도시된 구성 요소와 동일한 것에는 동일한 참조 번호를 붙이고 있다. 또한, 도 12b는 도 12a에 도시된 비트선 제어 회로(23B)의 구성예를 나타낸 블록도이다. 더욱이, 도 12c는 도 12a에 도시된 워드 라인 제어 회로(24B)의 구성예를 나타낸 블록도이다.

제2 실시예는 워드 라인을 상승시키기 바로 전까지 판독 동작을 행한다. 이 때문에, 비트선 제어 회로(23B)를 도 12b에 도시된 바와 같이 구성하고, 워드 라인 제어 회로(24B)를 도 12c에 도시된 바와 같이 구성한다.

도 12b에 도시된 비트선 제어 회로(23B)는 지연 회로(32), 펄스 발생 회로(33), 지연 회로(44), NOR 게이트(45) 및 인버터(46)를 갖는다. 더욱이, 비트선 제어 회로(23B)는 기록 명령(wrpz)으로부터 비트선 쇼트 타이밍 신호(blrpz)를 생성하는 인버터(47, 48)를 갖는다.

도 13에 도시된 워드 라인 제어 회로(24B)는 전술한 플립플롭(39, 40), NAND 게이트(41), 인버터(42) 및 지연 회로(43)에 부가하여 지연 회로(49), NOR 게이트(50, 52) 및 인버터(51, 53)를 갖는다.

다음에, 도 12a 내지 도 12c에 있어서, 외부 어드레스를 수신하여 워드 라인을 상승시킬 때까지 판독 동작을 행하는 경우를 도 13의 타이밍도를 참조하여 설명한다. 또, 도 13a는 출력 디스에이블 상태로부터 출력 인에이블 신호(/OE)가 L이 되는 경우(판독 동작), 도 13b는 출력 디스에이블 상태로부터 기록 인에이블 신호(/WE)가 L이 되는 경우(기록 동작)를 나타낸다.

도 12a 및 도 12b에 있어서, 칩 인에이블 신호(/CE)가 L이 되고 나서 활성화 신호(rasz)가 상승할 때까지의 동작은 도 11a 및 도 11b에 도시된 본 발명의 제1 실시예의 동작과 동일하다. 활성화 신호(rasz)는 도 12b의 지연 회로(32), 펄스 발생 회로(33), NOR 게이트(45) 및 인버터(46)를 통과하여 비트선 쇼트를 해제하는 타이밍 신호(blspz)로서 출력된다. 이것을 받아 비트선 쇼트 제어 신호(brsx)가 L이 되고, 도 9에 도시된 트랜지스터(62∼64)가 OFF하여 비트선(BL, /BL)의 쇼트가 해제된다. 이와 같이, 활성화 신호(rasz)에 응답하여 비트선 쇼트를 해제하는 동작은 도 11a에 도시된 동작, 즉, 판독 명령(rdpz)에 응답하여 비트선 쇼트를 해제하는 동작과 다르다. 비트선 쇼트 해제 타이밍 신호(blspz)는 도 12b에 도시된 지연 회로(49)를 통과하여 플립플롭(39)을 세트하고, n1=H가 된다. 이 지연 회로(49)는 비트선 쇼트를 해제하고 나서 워드 라인을 상승시킬 때까지의 타이밍을 취하기 위한 것이다.

도 12a에 있어서, 출력 인에이블 신호(/OE)의 하강에 응답하여 생성되는 판독 명령(rdpz)에 응답하여, 도 12b에 도시된 워드 라인 제어 회로가 워드 라인 구동 타이밍 신호(wlspz)를 생성한다. 판독 명령(rdpz)은 NOR 게이트(50) 및 인버터(51)를 통과하여 플립플롭(40)을 세트하고, n2=H가 된다. 이 결과, n1=n2=H가 되고, 워드 라인 제어 회로(24B)는 워드 라인 구동 타이밍 신호(wlspz)를 출력한다.

도 12b에 있어서, 출력 디스에이블 상태로 기록 인에이블 신호(/WE)가 L이 되면, 명령 디코더(21A)에 의해 생성된 기록 명령(wrpz)이 비트선 제어 회로(23B) 및 워드 라인 제어 회로(24B)에 부여된다. 비트선 제어회로(23B)의 지연 회로(44)는 기록 명령(wrpz)을 지연시켜 비트선 쇼트 해제 타이밍 신호(blspz)를 출력한다. 또한, 기록 명령(wrpz)은 비트선 제어 회로(23B)의 인버터(47, 48)를 통과하여 비트선 쇼트 타이밍 신호(blrpz)로서 출력된다. 이것은 활성화 신호(rasz)에 응답하여 비트선 쇼트를 해제하고 있고, 판독과 기록으로 어드레스가 다르기 때문에 기록을 위해서는 판독 어드레스에 의해 선택된 비트선(BL, /BL)을 쇼트해야만 하기 때문이다. 한편, 비트선 쇼트 해제 타이밍 신호(blspz)는 워드 라인 제어 회로(24B)의 지연 회로(49)를 통과하여 플립플롭(39)을 세트한다. 플립플롭(40)은 이미 기록 명령(wrpz)에 의해 세트되어 있기 때문에 워드 라인 구동 타이밍 신호(wlspz)가 생성된다.

또, 도 12b의 23B에 도시된 비트선 제어 회로(23B)에 있어서, 활성화 신호(rasz)가 H로 되고 나서 비트선 쇼트 해제 타이밍 신호(blspz)가 출력될 때까지의 동안에 출력 디스에이블 상태에서 기록 상태가 되었을 경우에, 활성화 신호(rasz)로부터 비트선 쇼트 해제 타이밍 신호(blspz)가 출력되지 않도록 기록 명령(wrpz)에 의해 지연 회로(32)를 리셋하도록 하고 있다.

마찬가지로, 워드 라인 제어 회로(24B)에 있어서, 비트선 쇼트 해제 타이밍 신호(blspz)가 출력되고 나서 n1이 H가 될 때까지의 동안에 기록 상태가 되었을 경우를 생각하여 기록 명령(wrpz)에 의해 지연 회로(49)를 리셋하도록 하고 있다.

또, 도 13a 및 도 13b 이후의 동작은 도 8에 도시된 동작과 마찬가지이다.

도 14는 본 발명의 반도체 기억 장치의 전체 구성예를 도시한 블록도이다. 도시하는 반도체 장치는 어드레스 단자(71), 명령 입력 단자(72∼74), 데이터 입출력 단자(75), 단자(71∼74)에 각각 접속된 입력 버퍼(76∼79), 리프레시 동작을 제어하는 리프레시 제어 회로(80), 입력 버퍼/출력 버퍼(81), 어드레스 레지스터(82), 제어 회로(83), 데이터 제어 회로(84), 메모리 셀 어레이(코어: 85) 및 라이트 증폭기/감지 버퍼(86)를 갖는다. 제어 회로는 도 10 및 도 12의 구성을갖는다. 어드레스 레지스터(82)는 도 10이나 도 12에 도시된 어드레스 래치 회로(26), 어드레스 디코더(27) 및 중복 결정 회로(28)를 포함하는 구성이다. 제어 회로(83)는 도 10이나 도 12에 도시된 구성 중에서 어드레스 래치 회로(26), 어드레스 디코더(27) 및 중복 결정 회로(28)를 제외한 각부를 구비한다. 메모리 셀 어레이(85)는 도 9에 도시된 구성을 구비한다. 라이트 증폭기/감지 버퍼(86)는 도 9에 도시된 내부 데이터 버스(DB, /DB)에 접속되는 라이트 증폭기나 감지 버퍼를 구비한다.

어드레스 단자(71) 및 입력 버퍼(76)를 통해 외부 어드레스를 수취하고, 로우계 및 칼럼계의 디코드된 어드레스를 메모리 셀 어레이(85)로 출력한다. 신호(/CE, /WE, /OE)는 각각 입력 버퍼(77, 78, 79)를 통해 제어 회로(83)에 부여된다. 데이터 입출력 회로(84)는 제어 회로(83)의 제어를 기초로 데이터의 입출력을 제어한다.

이상 설명한 바와 같이, 비동기형 SRAM 인터페이스의 DRAM에 있어서, 출력 디스에이블 상태로 도중까지 판독 동작을 행해 둠에 따라 출력 디스에이블 상태로부터의 데이터의 판독이 빨라진다.

(부기)

이상과 같이, 본 발명은 다음과 같다.

(1) 정적 반도체 기억 장치의 인터페이스로 동작하는 동적 반도체 기억 장치에 있어서,

기록 또는 판독 동작이 외부로부터 지시되기 전에 외부로부터의 소정 신호를받아 판독 동작을 개시하는 것을 특징으로 하는 반도체 기억 장치.

(2) 상기 외부로부터의 소정 신호를 받아 개시하는 판독 동작은 판독 동작의 도중까지 행해지는 것을 특징으로 하는 (1)의 반도체 기억 장치.

(3) 상기 외부로부터의 소정 신호를 받아 외부로부터의 어드레스를 수신하는 것을 특징으로 하는 (1) 또는 (2)의 반도체 기억 장치.

(4) 상기 외부로부터의 소정 신호를 받아 판독 동작을 개시한 후에 판독 동작이 지시된 경우에는, 그 판독 동작을 계속해서 행하는 것을 특징으로 하는 (1) 또는 (2)의 반도체 기억 장치.

(5) 상기 외부로부터의 소정 신호를 받아 판독 동작을 개시한 후에 기록 동작이 지시된 경우에는, 그 판독 동작을 중지하고, 기록 동작을 개시하는 것을 특징으로 하는 (1) 또는 (2)의 반도체 기억 장치.

(6) 상기 외부로부터의 소정 신호를 받아 개시하는 판독 동작은 외부로부터의 판독 어드레스를 디코드할 때까지 행해지는 것을 특징으로 하는 (1) 또는 (2)의 반도체 기억 장치.

(7) 상기 외부로부터의 소정 신호를 받아 개시하는 판독 동작은 외부로부터의 판독 어드레스를 수신하고, 또한 중복 판정을 할 때까지 행해지는 것을 특징으로 하는 (1) 또는 (2)의 반도체 기억 장치.

(8) 상기 외부로부터의 소정 신호를 받아 개시하는 판독 동작은 외부로부터의 판독 어드레스를 디코드하여 대응하는 워드 라인을 구동하기 직전까지 행해지는 것을 특징으로 하는 (1) 또는 (2)의 반도체 기억 장치.

(9) 상기 외부로부터의 소정 신호는 그 반도체 기억 장치를 선택하는 신호인 것을 특징으로 하는 (1) 또는 (2)의 반도체 기억 장치.

(10) 상기 외부로부터의 소정 신호는 그 반도체 기억 장치를 출력 디스에이블 상태로 하는 신호인 것을 특징으로 하는 (1)의 반도체 기억 장치.

(11) 상기 외부로부터의 소정 신호는 그 반도체 기억 장치로의 명령을 정의하는 신호의 일부인 것을 특징으로 하는 (1) 또는 (2)의 반도체 기억 장치.

(12) 상기 외부로부터의 소정 신호를 받아 개시하는 판독 동작은 어드레스로써 선택된 비트선 쇼트를 해제할 때까지 행해지는 것을 특징으로 하는 (1) 또는 (2)의 반도체 기억 장치.

(13) 상기 외부로부터의 소정 신호를 받아 판독 동작을 개시한 후에 기록 동작이 지시된 경우에는, 판독 어드레스에 의해 선택된 비트선을 쇼트한 후에, 기록 어드레스에 의해 선택된 비트선 쇼트를 해제하는 것을 특징으로 하는 (12)의 반도체 기억 장치.

(14) 정적 반도체 기억 장치의 인터페이스로 동작하는 동적 반도체 기억 장치에 있어서,

외부 어드레스를 래치하는 어드레스 래치 회로와,

기록 또는 판독 동작이 외부로부터 지시되기 전에 외부로부터의 소정 신호를 받으면, 어드레스 래치 회로를 제어하여 외부 어드레스를 래치시키는 명령 디코더를 구비하는 것을 특징으로 하는 반도체 기억 장치.

(15) 상기 소정 신호에 응답하여 생성되는 활성화 신호로 세트되는 제1 플립플롭과, 기록 또는 판독 동작이 외부로부터 지시되어 세트되는 제2 플립플롭과, 제1 및 제2 플립플롭의 논리를 취하여 비트선의 쇼트를 해제하는 신호를 생성하는 논리 회로를 구비하는 비트선 제어 회로를 갖는 것을 특징으로 하는 (14)의 반도체 기억 장치.

(16) 상기 소정 신호에 응답하여 생성되는 활성화 신호에 응답하여 비트선 쇼트의 해제를 지시하는 제1 신호를 생성하는 회로를 구비하는 비트선 제어 회로와,

제1 신호로 세트되는 제1 플립플롭과, 기록 또는 판독 동작이 외부로부터 지시되어 세트되는 제2 플립플롭과, 제1 및 제2 플립플롭의 논리를 취하여 워드 라인을 구동하는 신호를 생성하는 논리 회로를 구비하는 워드 라인 제어 회로를 구비하는 것을 특징으로 하는 (14)의 반도체 기억 장치.

(17) 기록 동작은 이전의 사이클에 의해 수신한 어드레스와 데이터를 이용하여 행해지는 것을 특징으로 하는 (1) 또는 (14)의 반도체 기억 장치.

이상 설명한 바와 같이, 본 발명에 따르면, 정적 반도체 기억 장치의 인터페이스로 동작하는 동적 반도체 기억 장치에 있어서, 기록 또는 판독 동작이 외부로부터 지시되기 전에 외부로부터의 소정 신호를 받아 판독 동작을 개시하도록 구성하였기 때문에 메모리로의 접근이 빨라진다고 하는 효과를 얻을 수 있다.

Claims

정적 반도체 기억 장치(Static-Type Semiconductor Memory Device)의 인터페이스로 동작하는 동적 반도체 기억 장치(Dynamic-Type Semiconductor Memory Device)에 있어서,

기록 또는 판독 동작이 외부로부터 지시되기 전에 외부로부터의 소정 신호를 받아 판독 동작을 개시하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 외부로부터의 소정 신호를 받아 외부로부터의 어드레스를 수신하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 외부로부터의 소정 신호를 받아 판독 동작을 개시한 후에 기록 동작이 지시된 경우에는, 그 판독 동작을 중지하고, 기록 동작을 개시하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 외부로부터의 소정 신호를 받아 판독 동작을 개시한 후에 기록 동작이 지시된 경우에는, 판독 어드레스에 의해 선택된 비트선을 쇼트한 후에, 기록 어드레스에 의해 선택된 비트선 쇼트를 해제하는 것을 특징으로 하는 반도체 기억 장치.
정적 반도체 기억 장치의 인터페이스로 동작하는 동적 반도체 기억 장치에 있어서,

외부 어드레스를 래치하는 어드레스 래치 회로와,

기록 또는 판독 동작이 외부로부터 지시되기 전에 외부로부터의 소정 신호를 받으면, 어드레스 래치 회로를 제어하여 외부 어드레스를 래치시키는 명령 디코더를 구비하는 것을 특징으로 하는 반도체 기억 장치.
제5항에 있어서, 상기 소정 신호에 응답하여 생성되는 활성화 신호로 세트되는 제1 플립플롭과, 기록 또는 판독 동작이 외부로부터 지시되어 세트되는 제2 플립플롭과, 제1 및 제2 플립플롭의 논리를 취하여 비트선의 쇼트를 해제하는 신호를 생성하는 논리 회로를 구비하는 비트선 제어 회로를 갖는 것을 특징으로 하는 반도체 기억 장치.
제5항에 있어서, 상기 소정 신호에 응답하여 생성되는 활성화 신호에 응답하여 비트선 쇼트의 해제를 지시하는 제1 신호를 생성하는 회로를 구비하는 비트선 제어 회로와,

제1 신호로 세트되는 제1 플립플롭과, 기록 또는 판독 동작이 외부로부터 지시되어 세트되는 제2 플립플롭과, 제1 및 제2 플립플롭의 논리를 취하여 워드 라인을 구동하는 신호를 생성하는 논리 회로를 구비하는 워드 라인 제어 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
제1항 또는 제5항에 있어서, 기록 동작은 이전 사이클에 의해 수신한 어드레스와 데이터를 이용하여 행해지는 것을 특징으로 하는 반도체 기억 장치.