KR960008278B1 - 셀프-리프레쉬 모드에서 동작가능한 다이나믹형 반도체기억장치 및 그의 동작방법 - Google Patents

셀프-리프레쉬 모드에서 동작가능한 다이나믹형 반도체기억장치 및 그의 동작방법 Download PDF

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Description

셀프-리프레쉬 모드에서 동작가능한 다이나믹형 반도체기억장치 및 그의 동작방법
제1도는 본 발명의 일실시예에 의한 CAS 제어신호 발생회로의 구성을 표시하는 도면.
제2도는 제1도에 표시하는 회로의 동작을 표시하는 신호 파형도.
제3도는 셀프-리프레쉬 모드에 있어 외부제어신호의 타이밍을 표시하는 파형도.
제4도는 종래의 셀프-리프레쉬 모드에서 동작가능한 다이나믹형 반도체기억장치의 전체구성을 표시하고,
제5도는 제4도에 표시하는 다이나믹형 반도체기억장치의 리프레쉬 제어계의 회로구성을 개략적으로 표시하는 도면.
제6도는 제5도에 표시하는 리프레쉬 제어계의 동작을 표시하는 신호파형도.
제7도는 종래의 다이나믹형 반도체 기억장치의 카운터 첵크 동작을 표시하는 신호파형도.
제8도는 종래의 셀프-리프레쉬 모드에 발생되는 문제점을 설명하는 신호 파형도.
* 도면의 주요부분에 대한 부호의 설명
100 : 메모리셀 어레이 106 : 컬럼 디코더
118 : 리프레쉬 제어회로 110 : 내부데이터선
102 : 로우 디코더 114 : 행 어드레스 버퍼
116 : 열 어드레스 버퍼 126 : 타이머
122 : RAS 제어신호 발생회로 124 : CAS 제어신호 발생회로
본 발명은 반도체 기억장치에 관한 것으로, 특히, 셀프-리프레쉬 모드로 동작가능한 다이나믹형 반도체 기억장치 및 그의 동작방법에 관한 것이다.
반도체 기억장치의 타입으로서 다이나믹·랜덤·억세스·메모리(이하, DRAM이라 한다)가 있다.
DRAM은 각각 1개의 트랜지스터와 1개의 커패시터로 구성되어 셀 점유면적이 작은 메모리셀을 포함하며, 고밀도, 고집적화가 용이하고, 또한 비트당 단가가 낮은 특징을 갖는다.
따라서, DRAM은 큰 기억용량을 가지는 메모리장치로서 널리 사용된다.
DRAM은 정보를 전하의 형태로 커패시터에 저장한다.
따라서, 정기적으로 메모리셀내의 데이터를 리프레쉬하는 것이 필요하다.
종래의 리프레쉬 방식에서는, 로우 어드레스 스트로브 신호 /RAS를 외부에서 약 16㎲ 주기로 펄스상으로 반도체 기억장치에 인가하여 메모리셀 데이터의 리프레쉬가 행하여진다.
로우 어드레스 스트로브 신호 /RAS는 반도체 기억장치의 메모리 싸이클 기간을 결정하는 동시에 이 반도체 기억장치의 행 어드레스를 받아들이는 타이밍 및 행선택에 관련하는 동작의 타이밍을 결정하는 제어신호로서도 주어진다.
이 리프레쉬 방식은 RAS은 리프레쉬라고 하며, 외부에서 행 어드레스를 인가하고, 이 행 어드레스가 지정한 행에 접속된 메모리셀의 데이터가 리프레쉬 된다.
CMOS(상보형 금속-산화물-반도체) 디바이스를 사용하는 것에 의해, DRAM의 소비전력이 현저히 감소되고, DRAM을 전지로 구동하는 것이 가능하다.
전지구동 가능한 DRAM은 예컨대, 휴대가 가능한 개인용 컴퓨터에 사용된다.
휴대용 퍼스널 컴퓨터 등의 전지구동기기에 있어서는 전원으로서 비교적 용량이 작은 전지가 사용된다. 이 때문에, 전지의 수명을 연장시키기 위해 시스템 전체의 소비전력을 최소화할 필요가 있다.
정보의 유지동작만이 수행되어 질때 전력소비를 최소화하기 위해 셀프 리프레쉬 모드를 사용하는 것이 효과적이다.
제3도는 셀프-리프레쉬 모드시의 외부 제어신호의 타이밍 챠트이다.
셀프-리프레쉬 모드는 로우 어드레스 스트로브신호 /RAS의 강하(시각 t2)보다 먼저(시각 t1)컬럼 어드레스 스트로브 /CAS를 L로 강하하는 것에 의해 설정된다.
컬럼 어드레스 스트로브 신호 /CAS는 DRAM의 열 어드레스를 받아들이는 타이밍 및 열 선택동작을 제어하는 타이밍을 제공하는 동시에 더욱 정상 동작모드시(데이타의 판독 및 기록동작시)에 있어서는, 이 데이터의 기록 및 판독 타이밍을 결정하는 신호로서 사용된다.
셀프-리프레쉬 모드에 있어서는, 신호 /RAS 및 /CAS가 함께 L로 설정되어 있는 한 DRAM 내부에 설치된 셀프-리프레쉬 제어회로에 의해 자동적으로 메모리셀 데이터의 리프레쉬가 실행된다.
이 셀프-리프레쉬 모드에서는 리프레쉬 되어야할 행을 지정하는 리프레쉬 어드레스가 내부 어드레스 카운터에서 발생될 뿐만 아니라, 리프레쉬 타이밍도 내부 타이머에 의해 생성된다.
따라서, 리프레쉬 타이밍을 결정하기 위해 주기적으로 펄스신호를 인가하는 외부 DRAM과 같은 제어기를 사용할 필요가 없다.
이 때문에, DRAM 제어기 등의 외부 리프레쉬 제어회로의 전력 소비가 필요없게 되어, 시스템전체의 소비전력이 감소된다.
상술한 바와 같이, 신호 /RAS를 설정하기전 신호 /CAS를 L로 하는 것에 의해 리프레쉬를 설정하는 동작모드는 일반적으로 /RAS 리프레쉬 동작(CBR 리프레쉬)전 /CAS로서 언급된다.
시각 t2에서 신호 /RAS가 L로 강하하면, DRAM 내부의 리프레쉬 어드레스 카운터에서의 어드레스에 따라 리프레쉬가 실행된다.
신호 /RAS가 L에서 기간 (tRASS)가 100㎛을 초과하면, DRAM은 내부 타이머로부터 리프레쉬 요구신호에 응답하여 리프레쉬를 실행한다.
신호 /RAS가 L로 설정되는 한, 일정주기(예를들면 125㎲)로 리프레쉬가 반복된다.
셀프-리프레쉬의 종료는 시각 t4에서 신호 /RAS를 H로 상승되게 하는 것에 의해 실현된다.
제4도는 셀프-리프레쉬 기능을 구비한 DRAM의 전체 구성을 나타내는 도면이다.
제4도에 있어서, DRAM은 행과 열의 매트릭스상으로 배열된 다이나믹형 메모리셀을 가지는 메모리셀 어레이 100과, 내부행 어드레스 신호 RA를 디코드하여 메모리셀 어레이 100의 대응하는 행을 선택하는 로우 디코더 102와, 메모리셀 어레이 100의 선택된 행에 접속되는 메모리셀의 데이터를 검지하고 또한 증폭하는 센스앰프군 104와, 인가된 내부열 어드레스 신호 CA를 디코드하여 메모리셀 어레이 100의 대응하는 열을 선택하는 컬럼 디코더 106과, 컬럼 디코더 106로부터 인가된 열 선택신호에 응답하여 메모리셀 어레이 100의 선택된 열을 내부데이터선 110에 접속하는 IO 게이트 108를 포함한다.
센스 앰프군 104는 메모리셀 어레이 100의 각 열에 대응하여 설치된 센스 앰프를 포함한다.
DRAM은 더욱, 외부로부터 인가된 어드레스 신호 A와 어드레스 카운터 120로부터 인가된 리프레쉬 어드레스 REFA의 한쪽을 통과가능하게 하는 멀티플렉서 112와, 멀티플렉서 112로부터 신호를 받아 내부행 어드레스 신호 RA를 발생하는 행 어드레스 버퍼 114와, 외부로부터 인가된 어드레스 신호 A를 받아 내부열 어드레스 신호 CA를 발생하는 열 어드레스 버퍼 116과, 외부로부터 인가된 로우 어드레스 스트로브 신호 /RAS와 컬럼 어드레스 스트로브 신호 /CAS를 받아 리프레쉬 모드지시시에는 리프레쉬에 필요한 각종 제어신호를 발생하는 리프레쉬 제어회로 118과, 로우 어드레스 스트로브신호 /RAS와 리프레쉬 제어회로 118로부터 인가된 제어신호에 응답하여 신호 RAS에 관련된 회로를 제어하는 신호를 발생하는 RAS 제어신호 발생회로 122와, 컬럼 어드레스 스트로브 신호 /CAS와 RAS 제어신호 발생회로 122로부터 인가된 제어신호에 응답하여 신호 CAS에 관련된 회로를 제어하는 신호를 발생하는 CAS 제어신호 발생회로 124를 포함한다.
RAS 제어신호 발생회로 122로부터 인가된 제어신호는 로우 디코더 102 및 행 어드레스 버퍼 114에 인가되어 양자의 동작 타이밍을 결정하는 동시에, 센스앰프군 104의 동작 타이밍도 결정한다.
신호 RAS에 관련된 회로는 행 선택에 관련된 회로 및 센스동작에 관련된 회로를 포함한다.
CAS 제어신호 발생회로 124로부터 공급된 제어신호는 컬럼 디코더 106 및 열 어드레스 버퍼 116의 각각의 타이밍을 결정하는 동시에 후술하는 바와 같이, 외부로부터 데이터의 기록 및 판독동작도 결정한다.
CAS 제어신호 발생회로 124는, RAS 제어신호 발생회로 122가 내부 RAS 신호를 발생하고, 이 DRAM이 활성상태에 있고 또한 행 선택 동작을 실행하고 있을때 활성상태로 된다.
DRAM은 더욱, 리프레쉬 제어회로 118로부터 인가된 리프레쉬 지시에 응답하여 기동되어, 소정 시간 주기로 리프레쉬 요구신호를 발생하는 타이머 126과, 리프레쉬 제어회로 118의 제어하에서 카운트 동작을 실행하는 어드레스 카운터 120과, CAS 제어신호 발생회로 124로부터 인가된 제어신호와 외부로부터 인가된 라이트 이네이블 신호 /WE에 응답하여 데이터 기록 타이밍을 결정하는 내부 기록신호를 발생하는 기록제어회로 128과, 기록제어회로 128로부터 인가된 내부 기록신호에 응답하여 외부에서 인가된 기록 데이터 D로부터 내부 기록데이터를 생성하여 메모리셀 어레이 100의 선택된 메모리셀에 전달하는 입력회로 130과, CAS 제어신호 발생회로 124의 제어신호에 응답하여 메모리셀 어레이 100의 선택된 메모리셀의 데이터로부터 외부 판독 데이터 Q를 생성하는 출력회로 130을 포함한다.
기록 제어회로 128는 컬럼 어드레스 스트로브신호 /CAS와 라이트 이네이블 신호 /WE중 늦은 쪽의 강하 타이밍에 응답하여 내부 기록신호를 생성한다.
출력회로 132는 컬럼 어드레스 스트로브 신호 /CAS의 강하에 응답하여 활성화 된다.
제4도에 있어서는, 어드레스 버퍼 140은 행 어드레스 버퍼 114와 열 어드레스 버퍼 116을 구비하고 있으며, 어드레스를 받아들이는 타이밍은 RAS 제어신호 발생회로 122 및 CAS 제어신호 발생회로 124로부터 공급된 제어신호에 의해 결정된다.
이때 외부 어드레스신호 A는 행 어드레스신호와 멀티플렉스된 방식의 열 어드레스신호 또는 멀티플렉스 되지 않은 방식으로 형성되어도 된다.
입력회로 130과 출력회로 132은 각각 다른 핀단자를 통하여 데이터의 입출력을 행할 수도 있고, 동일한 판단자를 통하여 입출력을 수행할 수도 있다.
다음은 제4도에 나타낸 DRAM의 동작을 이하에서 간단히 설명한다.
데이터의 기록 및 판독을 위한 정상 동작시에 있어서 멀티플렉서 112는 외부 어드레스 신호 A를 행 어드레스 버퍼 114에 인가한다.
로우 어드레스 스트로브 신호 /RAS가 L로 강하하면 DRAM이 활성화되는 동시에, 메모리 싸이클이 시작된다.
RAS 제어신호 발생회로 122는 신호 /RAS의 강하에 응답하여 내부 제어신호를 행 어드레스 버퍼 114로 발생한다.
행 어드레스 버퍼 114는 인가된 제어신호에 응답하여 멀티플렉서 112를 통하여 받은 어드레스 신호 A에서 내부 행 어드레스 신호 RA를 생성하여 로우 디코더 102에 인가한다.
로우 디코더 102는 RAS 제어신호 발생회로 122에서의 제어신호에 응답하고 내부 행 어드레스 신호 RA를 디코드하여 메모리셀 어레이 100의 대응의 행을 선택한다.
이어서, 센스 앰프군 104가 RAS 제어신호 발생회로 122로부터의 제어신호(도시되지 않음)에 의해 활성화되고, 선택된 행에 접속되고 메모리셀의 데이터가 증폭되고 래치된다.
컬럼 어드레스 스트로브 신호 /CAS가 L로 강하하면, 열 어드레스 버퍼 116은 외부 어드레스신호 A를 취하고 CAS 제어신호 발생회로 124에 의한 제어하에서 내부 열 어드레스신호 CA를 발생한다.
이어서, 컬럼 디코더 106은 내부 열 어드레스 신호 CA를 디코드하여 메모리셀 어레이 100에 대응하는 열을 선택하고, IO 게이트 108를 통하여 선택된 열이 내부 데이터선 110에 접속된다.
데이터 기록시에 있어서는, 라이트 이네이블 신호 /WE가 L의 활성상태에 있고, 기록 제어회로 128이 신호 /CAS 및 신호 /WE가 L로 된 상태에 내부기록 신호를 발생한다.
입력회로 130은 기록제어회로 128에서의 내부 기록신호에 따라 외부기록 데이터 D에서 내부 기록 데이터를 생성한다.
이것에 의해 컬럼 디코더 106 및 로우 디코더 102에 의해 선택된 열과 행의 교점에 위치하는 메모리셀에 데이터가 기록된다.
데이터 판독동작시에 있어서, 출력회로 132는 CAS 제어신호 발생회로 124의 제어하에서 내부 데이터선 110에 판독된 데이터에서 외부 판독 데이터 Q를 생성하여 출력한다.
리프레쉬 동작모드시에 있어서는 리프레쉬 제어회로 118이 활성화된다.
리프레쉬 제어회로 118은 신호 /RAS 및 /CAS의 상태의 조합에 따라 셀프-리프레쉬 모드의 지정을 검출하면, 멀티 플렉서 112에 스위칭신호를 제공하는 동시에, 어드레스카운터 120을 카운트 동작 가능상태로 설정한다.
어드레스 카운터 120은 정상동작 모드시에 있어서는 카운트치를 래치하고 있는 상태로 설정된다.
리프레쉬 제어회로 118은 또 타이머 126을 기동하는 동시에, RAS 제어신호 발생회로 122에 제어신호를 인가하고, RAS 제어신호 발생회로 122를 활성화 한다.
이것에 응답하여, RAS 제어신호 발생회로 122에서 제어신호가 발생되어, 행 어드레스 버퍼 114가 멀티플렉서 112를 통하여 어드레스 카운터 120에서 제공된 리프레쉬 어드레스 REFA에서 내부 행 어드레스신호 RA를 발생하고 로우 디코더 102에 제공한다.
로우 디코더 102는 리프레쉬 어드레스 REFA에서 생성된 내부 행 어드레스 신호 RA를 디코드하여 메모리셀 어레이 100의 대응하는 행을 선택한다.
센스앰프군 104가 RAS 제어신호 발생회로 122의 제어하에서 활성화 되어, 선택된 행에 접속되는 메모리 셀의 데이터를 검지하고 증폭한다.
CAS 제어신호 발생회로 124의 동작은 신호 /CAS가 L로 설정된 상태에서 조차도 RAS 제어신호 발생회로 122의 제어하에서는 금지된다. 이것에 의해, 열 어드레스 버퍼 116, 컬럼 디코더 106, 기록 제어회로 128 및 출력회로 132의 동작은 금지된다.
RAS 제어신호 발생회로 122로부터 공급된 내부제어신호는 리프레쉬 제어신호 118의 제어하의 소정기간만 유지될 뿐이고, 리프레쉬기간이 종료하면 RAS 제어신호 발생회로 122에서의 제어신호는 모두 불활성상태로 된다.
이것에 대해, 센스앰프 군 104에 의해 검지, 증폭, 래치된 메모리셀의 데이터는 먼저의 메모리셀에 기록되어, DRAM은 프리차지 상태로 복귀한다.
이어서, 타이머 126이 소정기간이 경과한 것을 검지하는 리프레쉬 요구신호를 리프레쉬 제어회로 118에 인가한다.
리프레쉬 제어회로 118은 리프레쉬 요구신호에 응답하여 RAS 제어신호 발생회로 122를 다시 활성화 한다.
어드레스 카운터 120의 카운트는 리프레쉬 동작이 완료되었을때 RAS 제어신호 발생회로 122에서의 카운트신호에 따라 그 카운트치가 1증분 또는 감분한다.
따라서, 이때의 리프레쉬 싸이클에 있어서 어드레스 카운터 120에서는 다음의 행을 지정하는 리프레쉬 어드레스 REFA가 발생된다.
이 리프레쉬 어드레스 REFA에 따라 행 선택동작 및 메모리셀의 데이터의 리프레쉬가 실행된다.
이후, 신호 /RAS 및 /CAS가 L인 동안, 소정시간마다 리프레쉬 동작이 실행된다.
신호 /RAS가 H로 상승하면 리프레쉬 제어회로 118은 타이머 126을 리세트하는 동시에 멀티플렉서 112를 외부 어드레스 신호 A를 선택하는 상태로 설정한다.
또한, 리프레쉬 제어회로 118은 리프레쉬 동작완료후 카운트치를 1로 변경한 후 래치상태로 설정한다.
더욱이, 리프레쉬 제어회로 118은 신호 /RAS를 H로 상승시켜 리프레쉬 제어동작으로부터 해제된다.
상술한 바와 같이, 신호 /RAS 및 /CAS를 소정의 타이밍으로 L에 계속 설정함으로써 메모리셀의 데이터가 내부적으로 자동적으로 리프레쉬 된다.
제5도는 제4도에 표시하는 리프레쉬 제어회로, RAS 제어신호 발생회로 및 CAS 제어신호 발생회로의 구체적 구성의 일예를 나타내는 도면이다.
제5도에 있어서, 리프레쉬 제어회로 118은 신호 /RAS 및 /RAS에 응답하여 셀프-리프레쉬 모드가 지정되었는가 아닌가를 표시하는 내부 리프레쉬 지시신호 CBR를 발생하는 CBR 검출회로 1과, CBR 검출회로 1에서의 신호 CBR에 응답하여 세트되고 신호 /RAS에 따라 리세트되는 세트/리세트 플립플롭(이하, 단순히 플립플롭으로 칭한다) 2와 RS 플립플롭 2의 출력 Q에 활성화되고 신호 /RAS에 응답하여 원쇼트(one shot)펄스를 발생하는 펄스발생회로 3과, 타이머 126에서의 리프레쉬 요구신호 ψREF와 펄스발생회로 3의 출력을 받는 OR 회로 4와, OR 회로 4의 출력에 응답하고 원쇼트 펄스신호 PU를 발생하는 원쇼트 펄스발생회로 5를 포함한다.
CBR 검출회로 1은 컬럼 어드레스 스트로브 신호 /CAS를 반전하는 인버터 회로 12와, 인버터 회로 12의 출력과 로우 어드레스 스트로브 신호 /RAS를 받는 AND 회로 14를 포함한다.
AND 회로 14는 양입력이 함께 H의 레벨로 되었을때에 H의 신호를 발생한다.
RS 플립플롭 2는 내부 리프레쉬 모드 지시신호 CBR의 H로의 상승에 응답하여 세트상태로 되고, 그 출력 Q에서 H의 신호를 출력한다.
또한, 신호 /RAS의 H로의 상승에 응답하여 리세트 상태로 되고 출력 Q를 L로 설정한다. RAS 플립플롭 2의 출력 /Q는 멀티플렉서 112의 선택동작 제어신호로서 사용된다. OR 회로 4는 한쪽의 입력이 H로 유지될때 H의 신호를 출력한다.
원쇼트 펄스발생회로 5는 OR 회로 4에서의 출력신호의 상승에 응답하여 소정의 시간폭(통상 행선택동작에서 센스앰프의 센스동작 및 래치 동작완료를 포함하는 시간폭)의 펄스신호 PU를 발생한다.
RAS 제어신호 발생회로 122는 로우 어드레스 스트로브 신호 /RAS와 RS 플립플롭 2의 출력 Q에서 신호를 받는 NOR 회로 20과, NOR 회로 20의 출력과 원쇼트 펄스발생회로 5의 출력을 받는 OR 회로 22와, OR 회로 22의 출력에 응답하고 신호 RAS에 관련된 회로를 제어하는 신호를 발생하는 RAS계 제어회로 24를 포함한다.
NOR 회로 20은 적어도 한쪽의 입력이 H로 되었을때 L의 신호를 발생한다.
CAS 제어신호 발생회로 124는 내부 리프레쉬 지시신호 CBR에 응답하여 세트되고 컬럼 어드레스 스트로브 신호 /CAS에 응답하여 리세트되는 RS 플립플롭 32와, RS 플립플롭 32의 출력 Q로부터 공급되는 신호 CCE와 로우 어드레스 스트로브 신호 /RAS가 컬럼 어드레스 스트로브 신호 CAS를 받는 3입력 NOR 회로 364와, NOR 회로 34의 출력에 응답하여 CAS 관련회로를 제어하는 신호를 발생하는 CAS 계 제어회로 36를 포함한다.
다음은, 제5도에 나타낸 셀프-리프레쉬 제어계와 동작이 셀프-리프레쉬 동작시의 동작파형을 나타내는 제6도를 참조하여 설명한다.
신호 /RAS와 /CAS가 /RAS 관련전에 /CAS의 타이밍을 따라 설정되면, 신호 CBR가 CBR 검출회로 1로부터 H로 상승하도록 공급된다. 내부 리프레쉬 지시신호 CBR은 로우 어드레스 스트로브 신호 /RAS의 강하에 응답하여 L로 강하한다.
RAS 플립플롭 2는 신호 CBR의 상승에 응답하여 세트되고 타이머 126을 활성화하는 동시에 NOR 회로 20을 통하여 로우 어드레스 스트로브 신호 /RAS에 의한 행 선택동작을 금지한다.
이어서, 로우 어드레스 스트로브 신호 /RAS의 강하에 응답하여 펄스발생회로 3의 출력이 소정기간 H로 상승하고, OR 회로 4의 출력이 H로 상승한다.
원 쇼트 펄스발생회로 5는 OR 회로 4의 출력에 응답하여 소정기간 H로 되는 신호 PU를 발생한다.
이것에 응답하고 OR 회로 22에서 내부 RAS 신호 ψRAS가 발생되고, 이 내부 RAS 신호 ψRAS에 따라 CBR계 제어회로 24가 행 선택 등에 관련하는 제어동작을 실행한다.
이러한 동작시, RS 플립플롭 2의 출력 /Q가 멀티플렉서 112에 인가되어 있고, 어드레스 카운터 120로부터 RD급된 리프레쉬 어드레스를 행 어드레스 버퍼에 인가하기 위해 접속경로가 변환된다.
한편, RS 플립플롭 32가 내부 리프레쉬 지시신호 CBR에 응답하여 세트되고, 출력 Q가 H로 공급되며 NOR 회로 34의 출력은 L로 된다.
RS 플립플롭 32로부터 공급된 출력신호 CCE가 H인 동안, 내부 CAS 신호 ψCAS는 L로 설정된다.
이것에 의해 셀프-리프레쉬 모드시에 있어서 제어신호 /CAS의 노이즈 등의 영향에 의한 잘못된 데이터의 기록 및 판독이 행하여지는 것이 금지된다.
소정기간에 경과하면, 타이머 126은 리프레쉬 요구신호 ψREF를 발생한다. 이에 의해, OR 회로 4, 원쇼트 펄스발생회로 5 및 OR 회로 22를 통하여 펄스신호 PU에 대응하는 펄스폭을 가지는 내부 RAS 신호 ψRAS가 발생되어, 다시 리프레쉬 동작이 실행된다. 이 리프레쉬 동작이 완료된 후 RAS계 제어회로 24가 카운터 120의 카운터치를 1개 증분 또는 감분한다.
이후, 소정 주기로 타이머 126에서 리프레쉬 요구신호 ψREF가 발생될때마다 리프레쉬가 실행된다.
로우 어드레스 스트로브 신호 /RAS가 H로 상승하면, RAS 플립플롭 2가 리세트되고, 그의 출력 Q를 통해 L레벨의 신호가 출력된다. 이것에 의해, 타이머 126은 리세트되고, 멀티플렉서도 외부 어드레스 선택상태로 된다.
카운트 120도 RS 플립플롭 2의 출력(이 경로는 도면에 도시되지 않음)에 따라 카운터치 래치상태로 된다.
신호 /RAS가 상승될때 타이머 126에서의 리프레쉬 요구신호 ψREF에 따라 셀프-리프레쉬가 실행되고 있는 경우가 있다. 즉, 외부에서는 셀프-리프레쉬가 어느 단계까지 진행되고 있는가를 판단할 수가 없기 때문이다.
신호 /RAS가 H로 상승하여도, 내부 RAS 신호 ψRAS가 발생되어 있으면 이 내부 RAS 신호 ψRAS에 따라 셀프-리프레쉬가 실행된다. 이 때문에 통상, 셀프-리프레쉬 모드에서 통상 동작모드로 변환하기 위해 신호 /RAS를 L로 강하하는 경우에는, 신호 /RAS는 최소한 1싸이클 기간 H의 상태를 유지할 필요가 있다.
RS 플립플롭 32는 셀프-리프레쉬 모드시에 내부 CAS 신호 ψCAS가 발생되어 잘못된 데이터의 기록 및 판독을 방지하기 위해 설치되어 있다. 오로지 내부 신호 ψCAS의 발생을 방지하기 위한 것이라면 특히, RS 플립플롭 32를 설치할 필요는 없다.
NOR 회로 34에 직접 RS 플립플롭 2의 출력 Q의 신호를 인가하면 좋다.
컬럼 어드레스 스트로브 신호 /CAS에 응답하여 리세트되는 RS 플립플롭 32가 설치되어 있고, 또한 NOR 회로 34에 컬럼 어드레스 스트로브 신호 /CAS가 인가되는 것은 다음과 같다.
셀프-리프레쉬 모드에 있어서, 리프레쉬 어드레스 카운터 120에서 리프레쉬 어드레스가 발생된다.
DRAM의 메모리셀 어레이의 각 행의 메모리셀이 정기적으로 리프레쉬 되기 위해서는 리프레쉬 어드레스 카운터가 정상적으로 동작하고, 리프레쉬 어드레스가 주기적으로 발생될 필요가 있다. 지금, 이 리프레쉬 어드레스 카운터 120이 10비트 카운터라고 한다. 이 경우, 1024 싸이클마다 동일한 리프레쉬 어드레스가 발생될 필요가 있다.
DRAM의 테스트 모드로서, 리프레쉬 어드레스 카운터 120이 정상으로 작동하고 있는가 아닌가를 조사하는 카운터의 체크동작이 있다.
다음 이 카운터 체크동작을 그의 동작 파형도인 제7도를 참조하여 설명한다.
상술한 바와 같이, 리프레쉬 어드레스 카운터 120은 10비트라고 한다. 최초에, 예를들면 1의 데이터가 열 어드레스를 고정하고 또한 행 어드레스를 연속적으로 1개씩 증분되게 하여 DRAM에 기록한다.
데이터의 기록은 통상의 데이터 기록동작 모드에 따라 행하여진다. 즉, 신호 /RAS가 강하한 후 신호 /CAS를 강하하고, 또한 신호 /WE를 강하하는 것에 의해 데이터의 기록이 행하여진다.
이어서, 1024행의 각 비트에 기록된 데이터를 0으로 변경한다. 이때 제7도에 표시하는 동작이 실행된다. 즉, DRAM은 /RAS 타이밍 전 /CAS에 따른 셀프-리프레쉬 모드로 설정된다.
이에 의해, 제5도에 표시하는 RS 플립플롭 32가 세트되어 신호 CCE가 H로 상승한다. 그리고 나서, 시각 t2'에서 컬럼 어드레스 스트로브 신호 /CAS가 H로 상승한다. 이것에 의해 신호 CAS에 관련하는 회로(컬럼 어드레스 스트로브 신호 /CAS를 직접받는 회로)를 초기상태로 복귀되게 한다. 이 신호 /CAS의 H의 상승에 응답하여 RS 플립플롭 32가 리세트되어, 신호 CCE가 L로 강하한다.
시각 t2에서 신호 /CAS를 강하하면, 제5도에 표시하는 NOR 회로 34의 출력신호 ψCAS가 H로 상승하고, CAS계의 회로가 동작상태로 된다.
이것에 의해, DRAM의 데이터이 기록 또는 판독이 가능하게 된다.
제7도에는 라이트 이네이블 신호 /WE가 컬럼 어드레스 스트로브 신호 /CAC 보다도 먼저 L로 강하하는 앞선 라이트 모드의 동작파형이 표시된다. 이 경우, 시각 t2에 있어 외부 어드레스 신호시가 열 어드레스 버퍼 116에 의해 받아들여 내부 열 어드레스 신호 CA가 발생되어, 메모리셀 어레이에서 열을 선택하는 동작이 실행된다. 이 시각 t2 이전에 리프레쉬 어드레스 카운터에서의 리프레쉬 어드레스 REFA에 따라 행이 선택상태로 되어 있다.
시각 t2에서, 열 어드레스 확정되는 동시에, 제4도에 도시하는 기록제어회로 128이 활성화되어 내부 기록신호가 발생된다. 이것에 응답하여, 입력회로 30이 0의 외부 기록 데이터 D를 받아들여, 내부 기록데이터를 생성하여 내부 데이터선 110에 전달한다.
이에 의해, 리프레쉬 어드레스가 지정하는 행의 외부 열 어드레스 신호가 지정하는 열의 교점에 위치하는 메모리셀 데이터가 기록된다.
제7도에 표시하는 동작을 1024회 반복한다. 이것에 의해 1024행의 동일열(1기록에 사용된 열 어드레스와 같은 열 어드레스)의 메모리셀의 데이터는 모두 0으로 변화한다. 그리고 나서, 다시 이 /CAS전 /RAS의 타이밍으로 DRAM을 셀프-리프레쉬 모드로 설정하고, 카운터 120의 동작상태로 설정한다.
다시 이 신호 /CAS를 H로 상승하여 시각 t2에서로 강하한다. 이러한 동작시 신호 /WE를 H로 설정하는 것에 의해 컬럼 어드레스 스트로브 신호 /CAS의 강하에 응답하여 인가된 외부 어드레스에 대응하는 열에서 데이터가 판독된다. 이 판독동작을 동일하게 1024회 반복한다. 이때, 판독된 데이터가 모두 0이면 이 어드레스 카운터 120은 정상적으로 동작하고 있다고 판별할 수가 있다.
리프레쉬 어드레스 카운터 120을 1024회 작동되게 하는 것은 리프레쉬 어드레스 카운터 12의 초기치는 더미(demmy)싸이클시에 있어 임의의 값으로 설정되기 때문이다.
셀프-리프레쉬 모드에서 원쇼트 펄스발생회로 5에서 발생되는 펄스신호 PU는 정상의 데이터의 기록/판독시에 필요로 하는 싸이클 시간정도의 길이로 되어 있다.
1회의 리프레쉬만이 행하여지는 CBR 리프레쉬(타이머를 사용치 않고, 리프레쉬 어드레스 카운터만을 사용)의 경우, 신호 /RAS의 L지속기간은 최대 10㎲ 정도로 설정된다.
1싸이클 기간에서 신호 /RAS의 활성상태 최대지속 기간이 설정되는 것은 워드선 전위가 리크(leak) 등에 의해 저하하고, 정확한 데이터의 기록/판독 등이 행하여 지지 않는 것을 방지하기 위해서다.
상술한 바와 같이, 셀프-리프레쉬 모드를 사용하는 것에 의해, DRAM의 외부 제어회로는 동작하는 일없이 DRAM에 의해 내부적으로 리프레쉬가 실행되기 때문에, 시스템 전체의 소비전력을 저감할 수 있다.
셀프-리프레쉬 모드의 설정은 제3도에 표시하는 것과 같이 시각 t1에서 신호 /CAS를 L로 강하하여, 신호 /RAS를 L로 강하한다. 이 신호 /RAS의 L상태 지속기간 RAS가 100㎲ 이상이 되면 내부에서 리프레쉬가 타이머의 제어하에서 실행된다. 셀프-리프레쉬 모드에서 정상 동작모드로 돌아가기 위해서는 신호 /RAS 및 /CAS를 함께 H로 상승할 필요가 있다.
신호 RAS에 관련하는 회로 및 신호 CAS에 관련하는 회로를 모두 프리차지 상태로 복귀되게 할 필요가 있기 때문이다.
이 초기 상태로의 복귀에 있어서는, 통상 신호에 대해서는 셋업시간, 홀드시간 등과 같은 특정값이 정해져 있다. 이는 신호선의 프리차지, 신호 상태의 정확한 판단 등을 하여, 정확한 멀티플렉서 동작을 보증하기 위해서이다.
컬럼 어드레스 스트로브 신호 /CAS는 통상적으로 로우 어드레스 스트로브 신호 /CAS 보다 늦게 H로 상승한다.
그러나, 제3도에 나타낸 바와 같이 컬럼 어드레스 스트로브 신호 /CAS는 신호 /RAS 보다도 빠른 타이밍으로 H로 상승되는 것도 허용되고 있다.
그러나, 이 경우 정확한 동작을 보증하기 위해, 사양으로서 이 CAS 선행시간 tCHS는 50㎲ 이하로 설정하는 것이 요구되고 있다. 이 시각 t3과 t4의 시간차 tCHS가 50㎲ 이하라는 조건은 셀프-리프레쉬 모드시에 있어 신호 /RAS의 L 지속시간 tRASS의 100㎲라는 시간에 비하여 대단히 짧은 시간이다.
이 때문에, 상술한 조건은 메모리 시스템의 타이밍 설계에 대해 매우 엄격한 제한을 요구하게 된다. 이 50㎲ 이하라는 조건을 완화하는 방법으로서는, 로우 어드레스 스트로브 신호 /RAS의 강하시간(t2)에 있어서, 컬럼 어드레스 스트로브 신호 /CAS의 L상태를 래치하고, 신호 /RAS로 래치를 리세트하는 방법이 고려된다.
이러한 목적을 위해, 예를들면, 신호 CBR에 응답하여 활성화되고, 로우 어드레스 스트로브 신호 /RAS의 강하에 응답하여 신호 /CAS를 래치하는 회로가 설치하고, 이 래치회로의 출력을 제5도에 표시하는 컬럼 어드레스 스트로브 신호 /CAS의 대신에 사용된다.
이 경우, 신호 CBR 또는 신호 /RAS가 불활성 상태일때, 래치회로가 스루상태로 되어 컬럼 어드레스 스트로브 신호 /CAS를 그대로 통과되게 하는 것이 필요하게 된다.
그러나, 이와같은 래치회로를 사용한 경우 내부 신호 CAS는 외부 신호 /RAS에 의해 세트되기 때문에, 제7도를 사용하여 설명한 카운터 체크동작을 실행할 수 없게 된다. 따라서, 카운터 체크기능을 실행하기 위해서는 이와같은 래치회로를 사용할 수 없다.
한편, 이와같이 CAS 선행기간 tCHS가 50㎲ 이하라는 조건을 만족할 수 없는 경우, 다음과 같은 문제가 발생한다.
즉, 셀프-리프레쉬 모드에서 신호 /RAS가 100㎲ 동안 L의 상태에 있으면 타이머가 동작하여 리프레쉬 요구 ψREF가 발생된다. 그러나, 이 경우 동작마진이 계산되어지며, 로우 어드레스 스트로브 신호 /RAS의 L 지속기간 90㎲ 일때에 타이머가 활성화되어 진다.
지금, 제8도에 표시하는 것과 같이 DRAM에서는 신호 /RAS가 90㎲의 동안 L의 상태이면, 타이머에서 리프레쉬 요구신호 ψREF가 발생되는 상태가 고려될 수 있다.
셀프-리프레쉬 동작 모드시 시각 t2'에서 컬럼 어드레스 스트로브 신호 /CAS를 H로 상승하고, 계속하여 시각 tA에서 L로 강하한 상태를 가정한다.
이 상태에서 DRAM은 내부 RAS 신호 ψRAS가 발생되고, DRAM 어레이에서 행 선택 및 리프레쉬 동작이 실행된다. 이 상태에서, 시각 tA에 신호 /CAS가 L로 강하하면, 외부 어드레스 신호에 따라 열 선택동작이 실행되고, 선택된 메모리셀에 데이터의 기록 또는 판독이 실행된다.
일반적으로, 이와같은 리프레쉬중의 메모리셀에 또는 메모리셀로부터 잘못된 데이터의 기록 및 판독을 방지하기 위해서, 셀프-리프레쉬 동작모드시에는 내부 CAS 신호 ψCAS가 발생되지 않도록 구성된다.
그러나, 카운터 체크 기능을 구비한 경우, 외부에서의 컬럼 어드레스 스트로브 신호 /CAS에 따라 내부 CAS 신호 ψCAS가 발생되기 때문에, 셀프-리프레쉬 동작시에 데이터의 기록 또는 판독이 실행된다.
통상, 셀프-리프레쉬의 동작모드시는 외부에서 리프레쉬의 진행상태를 알 수 없기 때문에, 일반적으로 대기상태에서 사용되고, 단순히 데이터 유지동작을 위해서만 실행된다.
따라서, 저소비 전력의 관점에서는 외부신호는 고정상태로 유지되는 것이 바람직하다.
그러나, 실제의 사용상황에 따라서는 외부의 컬럼 어드레스 스트로브 신호 /CAS가 일시적으로 H로 상승한 후, L로 강하할 것이다. 따라서, DRAM 사용의 제약을 작게하기 위해서도, 이와같은 셀프-리프레쉬 모드시 데이터의 기록 또는 판독이 실행되지 않도록 하는 수단을 설치해 두는 것이 바람직하다.
이와같은 잘못된 데이터의 기록 및 판독을 방지하는 동시에 셀프-리프레쉬 모드시 컬럼 어드레스 스트로브 신호 /CAS의 선행시간 tCHS의 시간에 대한 제약도 작게하는 것이 시스템의 타이밍 설계상 바람직하다.
본 발명의 목적은 셀프-리프레쉬 동작시 컬럼 어드레스 스트로브 신호에 대한 타이밍의 제약이 작은 다이나믹형 반도체 기억장치를 제공하는 것이다.
본 발명의 다른 목적은 셀프-리프레쉬 모드시 오동작을 엄격한 타이밍 조건을 가하는 일없이 확실히 방지할 수가 있는 반도체 기억장치를 제공하는 것이다.
본 발명의 또 다른 목적은 메모리 시스템의 타이밍 설계가 용이한 다이나믹형 반도체 기억장치를 제공하는 것이다.
본 발명의 또 다른 목적은 리프레쉬 카운터 체크 기능을 손상하는 일없이 셀프-리프레쉬 모드시 신호 타이밍에 대한 제약을 완화할 수 있는 다이나믹형 반도체 기억장치를 제공하는 것이다.
본 발명에 의한 반도체 기억장치는 셀프-리프레쉬 동작모드 지시신호에 응답하여 내부 셀프-리프레쉬 지시신호를 발생하는 수단과, 내부 셀프-리프레쉬 지시신호에 응답하여 메모리 싸이클 개시 지시신호를 소정시간 지연하는 지연수단과, 지연수단의 출력에 응답하여 반도체 기억장치의 데이터의 기록 및 데이터의 판독동작을 금지하는 수단을 구비한다.
본 발명에 관한 반도체 기억장치에 있어서, 셀프-리프레쉬 동작모드시 소정시간이 경과한 후 지연수단의 출력에 의해 반도체 기억장치의 데이터의 기록 및 판독동작이 금지되어, 셀프-리프레쉬 동작모드시 컬럼 어드레스 스트로브 신호/CAS가 변화하여도 데이터의 기록 및 판독이 실행되지 않는다.
소정시간 경과후, 외부 컬럼 어드레스 스트로브 신호가 변화하여도 내부의 신호 CAS에 관련하는 회로는 동작하지 않으므로 셀프-리프레쉬 동작모드 해제시 컬럼 어드레스 스트로브 신호/CAS에 대한 타이밍 조건이 완화된다.
본 발명의 예측과 다른 목적, 특징, 태양 및 장점은 첨부한 도면과 관련한 본 발명의 상세한 설명으로부터 보다 명백해질 것이다.
제1도는 본 발명의 일실시예인 다이나믹형 반도체 기억장치의 요부의 구성을 도시한 도면이다.
제1도에 도시한 회로는 제5도에 도시한 CAS 제어신호 발생회로 124의 구성에 대응하고, 대응하는 부분에는 동일한 참조번호를 붙인다.
제1도에서, CAS 제어신호 발생회로는 CBR 검출회로 1로부터 공급되는 내부 셀프-리프레쉬 지시신호 CBR에 응답하여 세트되고 컬럼 어드레스 스트로브 신호/CAS에 응답하여 리세트되는 RS 플립플롭 32와, RS 플립플롭 32의 출력 Q로부터 공급되는 제어신호 CCE에 응답하여 활성화되고 외부 로우 어드레스 스트로브 신호/RAS의 강하에 응답하여 소정의 시간폭을 가지는 원 쇼트의 펄스신호 RAS'를 발생하는 펄스 발생회로 48과, 펄스 발생회로 48로부터 공급된 펄스신호 RAS'를 소정시간(예를들면 90㎲, 또는 99㎲정도)지연되게 하는 지연회로 44와, 지연회로 44의 출력에 응답하여 세트되고 외부 로우 어드레스 스트로브 신호/RAS의 상승에 응답하여 리세트되는 RS 플립플롭 47과, 컬럼 어드레스 스트로브 신호/CAS, 제어신호 CCE, RS 플립플롭 47의 출력 Q로부터 공급되는 제어신호 T 및 외부 로우 어드레스 스트로브 신호/RAS를 받는 4입력 NOR 회로 48을 포함한다.
NOR 회로 48은 내부 CAS 신호 ψCAS를 발생하여 CAS계 제어회로 36에 인가한다.
다음은, 제1도에 도시하는 CAS 제어신호 발생회로의 동작을 그의 동작 파형도인 제2도를 참조하여 설명한다.
시각 t1에서, 외부 컬럼 어드레스 스트로브 신호/CAS가 L로 강하하고, 계속하여 시각 t2에서 외부 로우 어드레스 스트로브 신호/RAS가 L로 된다. 시각 t1에서 컬럼 어드레스 스트로브 신호/CAS의 L로의 강하에 응답하여 CBR 검출회로 1로부터 공급되는 내부 셀프-리프레쉬 지시신호 CBR이 H로 상승하고 RS 플립플롭 32가 설정된다.
이것에 응답하고, RS 플립플롭 32의 출력 Q로부터 공급된 신호 CCE가 H로 상승하고, 펄스 발생회로 48이 활성상태로 된다.
시각 t2에서 외부 로우 어드레스 스트로브 신호/RAS가 L로 강하하고 펄스 발생회로 48는 소정의 시간폭을 가지는 펄스신호 RAS'를 발생한다.
이 펄스신호 RAS'의 펄스폭은 통상의 리프레쉬에 필요하게 되는 1싸이클보다 짧은것이라도 좋고, RS 플립플롭 47을 세트할 수 있는 폭을 가지고 있으면 좋다.
지연회로 44는 펄스신호 RAS'를 소정의 시간 지연되게 하여 RS 플립플롭 47의 세트입력 S에 인가한다.
제어신호 CCE가 H일 동안은 NOR 회로 48의 출력신호 ψCAS가 L이므로, CAS계 제어회로 36는 제어신호를 발생하지 않으며, 열선택동작, 데이터의 기록 및 판독동작이 금지된다.
소정의 시간이 경과한후 지연회로 44의 출력이 시각 tT에서 상승하고, RS 플립플롭 47이 세트된다.
이것에 의해, 제어신호 T가 H로 상승한다.
다음 토론에 있어서, 시각 t2'에서 컬럼 어드레스 스트로브 신호/CAS가 일시적으로 H로 상승하는 상태를 가정한다.
이 상승에 응답하여 RS 플립플롭 32가 리세트되고, 제어신호 CCE가 L로 된다.
이 상태에서는 제어신호 H이므로 NOR 회로 45의 출력신호 ψCAS는 L의 상태에 있다.
시각 t2에서 컬럼 어드레스 스트로브 신호/CAS가 L로 강하하고 시각 t3에서 H로 상승하였다 할지라도, 제어신호 T가 H의 상태에 있으므로, 내부 CAS 신호 ψCAS는 NOR 회로의 기능에 의해 L로 유지된다.
따라서, 상기와 같이 셀프-리프레쉬 모드동작시 제어신호/CAS가 잘못하여 일단 H로 상승하고 다음에 L로 강하하고, 다시 H로 상승하는 변화를 하여도, 내부 CAS 신호 ψCAS는 L의 상태를 유지하고 있으므로, 데이터의 기록 및 판독이 실행되지 않는다.
이 경우에, 내부의 리프레쉬 타이머의 동작마진을 예상하여, 시각 t3에서 타이머 리프레쉬 요구가 있었다 하여도, 그 상태에 있어서도 신호 T가 H이고 열 선택동작 등은 금지되어 있으므로, 리프레쉬 동작은 악영향을 받는 일 없이 확실히 실행된다.
시가 t4에서, 외부 로우 어드레스 스트로브 신호/RAS가 H로 상승하면, RS 플립플롭 47이 리세트되어 제어신호 T가 L로 강하한다. 즉, 시각 tT에서 시각 t4까지의 동안은(신호 T가 H인 동안), 가령 신호/CAS가 변화하여도 내부에서 데이터의 기록 및 판독 및 열 선택 동작 금지되어 확실히 오동작이 방지된다.
일반적으로, 시각 t2에서 시각 t4까지의 시간은 100㎲로 사양에 따라 정해져 있다.
이 경우, 동작마진을 예상하여, 리프레쉬 타이머에서의 리프레쉬 요구가 100㎲ 경과 이전에 발생되는 상태로 대처하는 것이 필요하게 된다.
이 경우, 지연회로 44에 의해 공급된 시각 t2와 시각 tT 사이의 지연기간이 90㎲ 정도로 설정되면, 시각 tT에서 시각 t4까지의 시간을 10㎲ 정도로 설정할 수가 있다.
내부 CAS 신호 ψCAS가 H로 상승하는 것은 NOR 회로 45의 입력신호가 모두 L로 되었을때이다.
신호/CAS가 신호/RAS 보다 먼저 H로 상승하여도, 내부 CAS 신호 ψCAS는 신호 T에 의해 이미 L의 상태에 있다.
따라서, 이 기간동안 임의의 시각에 외부로부터 공급된 컬럼 어드레스 스트로브 신호/CAS를 H로 설정할 수 있고, 종래의 선행시간 tCHS가 50ms인 조건에 비해 대폭으로 신호/CAS에 대한 타이밍 조건을 완화할 수가 있어, 시스템 설계가 용이하게 된다.
카운터 체크 기능을 실행하는 경우에는, 통상 최대 10㎲ 정도의 싸이클 시간이고, 시각 tT 이전에 신호/RAS가 H로 상승한다.
이 상태에는 신호 T는 L의 상태에 있으므로, 외부에서의 컬럼 어드레스 스트로브 신호/CAS에 따라 내부 CAS 신호 ψCAS가 발생되어, 데이터의 기록 및 판독이 행하여진다.
상기 실시예에 있어서는, 지연회로 44가 제공하는 지연시간(시각 t2에 시각 tT까지 사이의 시간)은 90㎲정도로서 설명하고 있다.
그러나, 이 시간은 리프레쉬 타이머의 리프레쉬 요구신호의 발생 타이밍에 대해 생각되는 마진에 따라 설정되면 좋고 예를들면 99㎲의 시간으로 설정되어도 좋다.
이 지연시간이 99㎲인 경우에도, 시각 tT에서 시각 t4까지의 시간은 1㎲ 정도이고, 종래의 50ms에 비하여 충분히 크게할 수 있고, 외부 컬럼 어드레스 스트로브 신호/CAS에 대한 타이밍 조건을 충분히 완화할 수 있다.
상기 실시예에 있어서는, 리프레쉬 제어회로 및 RAS계 제어신호 발생회로의 구성에 대해서는 상세히 설명하지 않았으나 이것은 종래의 회로구성과 동일하고, 제5도에 표시하는 회로구성이 사용되어도 좋다. 그리고, 다른 회로구성이 사용되어도 좋다.
/CAS 이전의 /RAS의 타이밍으로 셀프-리프레쉬 모드가 지정되어 셀프-리프레쉬가 실행되는 회로구성이면 좋다.
이상과 같이, 이 발명에 따르면, 셀프-리프레쉬 동작시에 소정시간 경과후에는 내부 CAS 신호의 발생을 금지하도록 구성하였으므로 카운터 체크기능을 손상하는 일없고 외부 컬럼 어드레스 스트로브 신호/CAS에 대한 타이밍조건의 제한을 완화할 수 있는 동시에 확실히 이 셀프-리프레쉬 통상 모드시에 오동작을 방지하는 것이 가능하다.
본 발명이 상세하게 설명되어 있어도, 보기와 같고 제한하지 않았고, 본 발명의 정신과 범위는 첨부 청구범위에 의해서만 제한될 수 있는 것이 명백히 이해된다.

Claims (14)

  1. 행과 열로 배열된 복수의 다이나믹형 메모리셀을 포함하는 메모리셀 어레이(100)를 포함하며 셀프-리프레쉬 모드로 동작가능한 반도체 기억장치에 있어서, 리프레쉬 모드 지시신호에 응답하여 내부 리프레쉬 지시신호를 발생하는 수단(1,32)과, 상기 내부 리프레쉬 지시신호에 응답하여 소정의 시간주기로 메모리 싸이클 개시 지시신호를 지연하는 지연수단(44,47,48) 및 상기 지연수단의 출력에 응답하여 상기 메모리셀 어레이의 메모리셀내에 데이터를 기록하거나 메모리셀로부터 데이터의 판독을 금지하는 수단(45)을 구비하며, 상기 금지수단은 소정 주기동안 데이터의 기록을 허용하는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 내부 리프레쉬 지시신호를 발생하는 수단(1,32)은 상기 메모리 싸이클 개시 지시신호와 상기 메모리셀 어레이의 열을 선택하는 동작을 개시하는 열 선택 트리거신호에 응답하여 상기 셀프-리프레쉬 모드가 지정될때를 검출하는 CBR 검출수단(1) 및 상기 CBR 검출수단이 상기 셀프-리프레쉬 모드를 검출할때 상기 내부 리프레쉬 지시신호를 발생하기 위해 상기 CBR 검출수단의 출력을 래치하는 래치수단(32)을 포함하는 것을 특징으로 하는 반도체 기억장치.
  3. 제2항에 있어서, 상기 래치수단(32)은 래치상태를 완화하기 위해 상기 열 선택 트리거 신호에 응답하는 수단(32)을 포함하는 것을 특징으로 하는 반도체 기억장치.
  4. 제2항에 있어서, 상기 래치수단(32)은 세트 입력에서 상기 CBR 검출수단(1)의 상기 출력을 받고 리세트 입력에서 상기 열 선택신호를 받는 플립플롭(32)을 포함하는 것을 특징으로 하는 반도체 기억장치.
  5. 제1항에 있어서, 상기 지연수단(44,47,48)은 소정의 펄스폭의 펄스신호를 발생하는 상기 메모리 싸이클 개시 지시신호와, 상기 내부 리프레쉬 지시신호에 응답하는 펄스 발생수단(48)과, 소정 시간주기로 상기 펄스신호를 지연하는 지연수단(44) 및 상기 지연수단을 통하여 받는 펄스신호를 래치하는 래치수단(47)을 포함하는 것을 특징으로 하는 반도체 기억장치.
  6. 제5항에 있어서, 상기 래치수단(47)은 상기 래치수단의 래치상태를 완화하기 위해 상기 메모리 싸이클 개시 지시신호의 불활성화에 응답하는 수단(47)을 포함하는 것을 특징으로 하는 반도체 기억장치.
  7. 제5항에 있어서, 상기 래치수단(47)은 상기 지연수단(44)의 출력을 받는 세트 입력과 상기 메모리 싸이클 개시 지시신호를 받는 리세트 입력을 가지는 플립플롭을 포함하는 것을 특징으로 하는 반도체 기억장치.
  8. 제1항에 있어서, 상기 금지수단(45)은 내부 열 선택 트리거신호를 발생하기 위해 상기 메모리셀 어레이의 열 선택동작을 개시하는 열 선택 트리거신호에 응답하는 제1수단(47)과, 상기 내부 열 선택 트리거 신호의 발생으로부터 상기 제1수단을 금지하기 위해 상기 지연수단(47)에 응답하는 제2수단(45)을 포함하는 것을 특징으로 하는 반도체 기억장치.
  9. 제1항에 있어서, 상기 지연수단(44,47,48)은 불활성 상태에서 활성상태로 상기 메모리 싸이클 개시지시신호의 전달만을 지연하는 수단(47)을 포함하는 것을 특징으로 하는 반도체 기억장치.
  10. 제1항에 있어서, 상기 금지수단(45)은 상기 지연수단의 출력이 활성상태에 있을때만 상기 기록과 판독을 금지하는 수단(45)을 포함하는 것을 특징으로 하는 반도체 기억장치.
  11. 제8항에 있어서, 상기 제1과 제2수단은 상기 메모리 싸이클 개시 지시신호, 상기 지연수단의 출력, 상기 내부 리프레쉬 모드 지시신호 및 상기 열 선택 트리거신호를 받아 수신된 신호에 부논리합 연산을 실행하는 게이트수단(47)에 결합되는 것을 특징으로 하는 반도체 기억장치.
  12. 제1항에 있어서, 상기 반도체 기억장치는 상기 내부 셀프-리프레쉬 모드 지시신호가 발생된 후 소정의 일정시간 주기동안 상기 메모리 싸이클 개시 지시신호가 활성으로 유지될때 리프레쉬 요구를 발생하는 타이머수단(126)을 포함하며, 상기 소정의 시간주기는 상기 소정의 일정시간 주기보다 짧고, 메모리셀의 데이터를 리프레쉬 하는데 요구되는 싸이클 시간보다는 긴 것을 특징으로 하는 반도체 기억장치.
  13. 행과 열로 배열된 복수의 다이나믹형 메모리셀을 포함하는 메모리셀 어레이를 포함하며 셀프-리프레쉬 모드로 동작가능한 다이나믹형 반도체 기억장치의 동작방법에 있어서, 행 어드레스 신호를 스트로브하는 타이밍을 지시하는 제1클럭신호와 열 어드레스 신호를 스트로브하는 타이밍을 지시하는 제2클럭신호의 조합에 응답하여 리프레쉬 모드 명령을 검출하는 단계와, 상기 리프레쉬 모드 명령에 응답하여 내부 리프레쉬 모드신호를 발생하는 단계와, 상기 내부 리프레쉬 모드 명령에 응답하여 소정의 시간 주기로 상기 제1클럭 신호의 활성화로의 전이를 지연하는 단계 및 상기 지연단계에 의해 공급되는 지연된 제1클럭신호에 응답하여 상기 제2클럭신호에 응답하여 내부 열 어드레스 스트로브 신호의 발생을 금지하는 단계를 포함하는 것을 특징으로 하는 다이나믹형 반도체 기억장치의 동작방법.
  14. 제13항에 있어서, 상기 제1과 제2클럭신호의 활성화와 상기 내부 리프레쉬 모드신호와 상기 지연된 제1클럭의 불활성화에 응답하여 내부 열어드레스 스트로브 신호를 발생하는 단계를 추가로 포함하는 것을 특징으로 하는 다이나믹형 반도체 기억장치의 동작방법.
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