KR100487485B1 - 리프래시모드를갖는반도체메모리장치 - Google Patents

리프래시모드를갖는반도체메모리장치 Download PDF

Info

Publication number
KR100487485B1
KR100487485B1 KR1019970026913A KR19970026913A KR100487485B1 KR 100487485 B1 KR100487485 B1 KR 100487485B1 KR 1019970026913 A KR1019970026913 A KR 1019970026913A KR 19970026913 A KR19970026913 A KR 19970026913A KR 100487485 B1 KR100487485 B1 KR 100487485B1
Authority
KR
South Korea
Prior art keywords
signal
address strobe
refresh
row address
mode detection
Prior art date
Application number
KR1019970026913A
Other languages
English (en)
Other versions
KR19990003111A (ko
Inventor
전준영
정우표
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1019970026913A priority Critical patent/KR100487485B1/ko
Publication of KR19990003111A publication Critical patent/KR19990003111A/ko
Application granted granted Critical
Publication of KR100487485B1 publication Critical patent/KR100487485B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40611—External triggering or timing of internal or partially internal refresh operations, e.g. auto-refresh or CAS-before-RAS triggered refresh

Abstract

본 발명은 셀프 리프래시 모드시 반도체 메모리 장치에 관한 것으로서, 열 방향으로 신장하는 비트 라인들과, 행방향으로 신장하는 워드 라인들이 교차된 영역에 셀들이 형성된 메모리 셀 어레이를 포함하며, 셀프 리프래시 모드시 마지막으로 리프래시되는 데이터가 속한 메모리 셀의 비트 라인에 충분한 프리챠지 시간을 제공하기 위한 반도체 메모리 장치에 있어서, 외부로부터 인가되는 TTL 레벨의 행 어드레스 스트로브 신호를 CMOS 레벨의 행 어드레스 스트로브 신호로 변환 및 출력하는 행 어드레스 스트로브 버퍼와; TTL레벨의 열 어드레스 스트로브 신호를 CMOS 레벨의 열 어드레스 스트로브 신호로 변환 및 출력하는 열 어드레스 스트로브 버퍼와; 상기 행 어드레스 스트로브 신호와 열 어드레스 스트로브 신호를 인가받고, 상기 열 어드레스 스트로브 신호가 행 어드레스 스트로브 신호보다 앞서 활성화되고, 상기 행 어드레스 스트로브 신호의 활성화 구간에서 활성화되는 CBR 모드 검출 신호를 발생하는 수단과; 상기 CBR 모드 검출 신호에 응답하여 카운팅된 클럭신호를 출력하는 카운터와; 상기 카운터로부터 상기 클럭신호를 인가받고, 제 1 제어신호를 인가받아 상기 제 1 제어신호의 활성화 구간에서 리프래시 활성화 구간 설정 신호를 발생하는 수단과; 상기 CBR 모드 검출 신호를 인가받고, 리프래시 구간이 비활성화 될 때, 리프래시 활성화 구간을 지연시켜 확장하기 위한 지연 수단과; 상기 CBR 모드 검출 신호를 인가받고, 상기 CBR 모드 검출 신호가 비활성화될 때, 상기 확장된 리프래시 활성화 구간에서 마지막 데이터를 리프래시하고, 다음 CBR 모드검출 신호의 활성화 구간에서 비트 라인이 프리챠지 할 수 있도록 프라챠지 시간만큼 지연된 셀프 리프래시 구간 설정 신호를 출력하는 셀프 리프래시 구간 설정 수단을 포함한다. 이와 같은 회로에 의해서 리프래시 동작중에 다음단의 리프래시 신호가 들어와도 무사히 리프래시를 한후에 프리챠지동작까지 무사히 마칠 수 있다.

Description

리프래시 모드를 갖는 반도체 메모리 장치.{semiconductor memory device having refresh mode}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 셀프 리프래시 모드시 반도체 메모리 장치에 관한 것이다.
리프래시(refresh)는 DRAM(dynamic random access memory) 장치에서만 행해지는 동작이다.
이는 트랜지스터와 커패시터로 구성된 셀에 존재하는 누설전류(leakage current)를 계속 유지하고 있으면, 셀에 저장된 데이터가 상기 누설 전류로 인해 파괴된다.
DRAM에서 리프래시 동작을 하지 않고 있으면, 데이터를 감지하는데 있어 필요한 적정 전류가 누설 전류로 인해 감소되어 데이터를 잘못 센싱할수 있는 문제점이 발생하게 된다. 그러므로 셀의 데이터의 전하가 디스챠지되어 파괴되기 전에 일정시간마다 셀의 데이터를 외부로 노출하였다가 다시 이를 재저장(restore)하는 리프래시 동작이 필요하다. 그러므로 상기 디램은 반드시 클럭이 있어야만 한다.
상기와 같은 역할을 하는 리프래시에는 다음과 같이 CBR(
Figure pat00004
before
Figure pat00005
), ROR(
Figure pat00006
only refresh), 셀프 리프래시(self refresh) 등이 존재한다. 상기 ROR과 CBR는 DRAM 제어부(controller)로부터 일정한 주기의 클럭이 발생됨으로 인해 리프래시 동작이 수행된다. 그리고 셀프 리프래시는 시작 클럭(enter)과 종료 클럭(exit)만을 정해 주면 DRAM 내부에서 자동적으로 클럭이 발생되어 리프래시 동작이 수행된다. 상기 셀프 리프래시는 워드라인들을 순차적으로 인에이블하여 리프래시 동작을 행한다. 그리고 상기 셀프 리프래시 모드는 클럭 발생이 용이하므로 최근들어 자주 사용되고 있는 추세이다.
셀프 리프래시는 CBR모드로 진입한 후에 일정 시간이 지나면 자동적으로 리프래시 동작을 수행하며, 행 어드레스 스트로브 신호(row address strobe,
Figure pat00007
)와 열 어드레스 스트로브 신호(column address strobe
Figure pat00008
)가 활성화 구간에서 비활성화 구간으로 바뀔 때 리프래시 동작을 종료하게 된다.
셀프 리프래시 모드는 내부 카운터(counter)로 인해 발생되는 신호로 인해 로우 어드레스가 순차적으로 증가하게 된다. 상기 로우 어드레스 신호는 행 어드레스 스트로브 신호의 활성화 구간에서 순차적으로 증가하게 되고, 상기 로우 어드레스 신호에 의해 선택되는 워드 라인에 대응되는 메모리 셀의 데이터를 리프래시 하게된다. 리프래시는 행 어드레스 스트로브 신호가 로우 레벨로 천이 될 때 데이터가 셀에 자동적으로 기입되는 리스토어링(restoring) 구간이 존재한다.
리프래시가 행해지는 구간 동안에 마지막 로우 어드레스 신호에 의해 선택된 워드 라인에 대응되는 셀의 데이터를 다시 재 저장하려고 하는 중에, 상기 행 어드레스 스트로브 신호와 열 어드레스 스트로브 신호에 의해 리프래시 동작이 종료되는 상황이 발생하게 된다. 이 문제를 해결하기 위한 방안이 도 1에 도시되어 있다.
도 1은 셀프 리프래시 동작 동안 반도체 메모리 장치의 출력 타이밍도가 도시되어 있다.
상기와 같이 마지막 셀에 데이터를 재 저장하는 도중에 리프래시 동작이 종료되면, 셀에 데이터가 재 저장되지 않았으므로 오류가 발생된다. 그러므로 행 어드레스 스트로브 신호와 열 어드레스 스트로브 신호가 비활성화 영역으로 바뀌어도 일정한 시간 후(≒70ns)에 셀프 리프래시 동작을 행한 다음 빠져 나오도록 하였다. 무조건 일정 시간이 지나면 셀프 리프래시 구간을 빠져 나오도록 함으로써, 마지막 로우 어드레스 활성화 구간에서 셀에 데이터를 재 저장할 수 있는 시간을 보장할 수 있었다.
상기 셀에 데이터를 재 저장할 수 있는 시간을 보상하기 위해서 지연 회로를 사용하였다. 그러나 상기 지연 회로는 리프래시 활성화 구간 동안에 데이터를 재저장할 수 있는 시간만을 보상한 것이기 때문에 데이터의 리프래시 동작 후에 비트 라인을 프리챠지 하기 위한 시간이 부족하게 된다. 즉 행 어드레스 스트로브 신호와 열 어드레스 스트로브 신호가 프리챠지 할 수 있는 시간이 부족한 상태에서 리프래시 활성화 구간으로 진입하게 된다.
상술한 바와 같은 반도체 메모리 장치에서는 셀프 리프래시 모드시 리프래시 동작 구간에서 마지막 데이터를 셀에 재저장할 수 있도록 충분한 시간을 제공하다보니, 행 어드레스 스트로브 신호가 프리챠지 하는 시간이 짧아져 그에 따라 비트 라인이 프리챠지 할 수 있는 시간도 짧아지는 문제점이 발생하게 된다.
따라서 본 발명의 목적은 셀에 데이터를 다시 저장하기 위해 충분한 시간을 제공함에 따라, 프리챠지 시간이 줄어 들어도 이에 상관없이 셀프 리프래시 동작을 다 수행하고 난 후, 비트 라인의 프리챠지 시간도 보장하는 반도체 메모리 장치를 제공함에 있다.
(구성)
상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 열 방향으로 신장하는 비트 라인들과, 행방향으로 신장하는 워드 라인들이 교차된 영역에 셀들이 형성된 메모리 셀 어레이를 포함하며, 셀프 리프래시 모드시 마지막으로 리프래시되는 데이터가 속한 메모리 셀의 비트 라인에 충분한 프리챠지 시간을 제공하기 위한 반도체 메모리 장치에 있어서, 외부로부터 인가되는 TTL 레벨의 행 어드레스 스트로브 신호를 CMOS 레벨의 행 어드레스 스트로브 신호로 변환 및 출력하는 행 어드레스 스트로브 버퍼와; TTL레벨의 열 어드레스 스트로브 신호를 CMOS 레벨의 열 어드레스 스트로브 신호로 변환 및 출력하는 열 어드레스 스트로브 버퍼와; 상기 행 어드레스 스트로브 신호와 열 어드레스 스트로브 신호를 인가받고, 상기 열 어드레스 스트로브 신호가 행 어드레스 스트로브 신호보다 앞서 활성화되고, 상기 행 어드레스 스트로브 신호의 활성화 구간에서 활성화되는 CBR 모드 검출 신호를 발생하는 수단과; 상기 CBR 모드 검출 신호에 응답하여 카운팅된 클럭신호를 출력하는 카운터와; 상기 카운터로부터 상기 클럭신호를 인가받고, 제 1 제어신호를 인가받아 상기 제 1 제어신호의 활성화 구간에서 리프래시 활성화 구간 설정 신호를 발생하는 수단과; 상기 CBR 모드 검출 신호를 인가받고, 리프래시 구간이 비활성화 될때, 리프래시 활성화 구간을 지연시켜 확장하기 위한 지연 수단과; 상기 CBR 모드 검출 신호를 인가받고, 상기 CBR 모드 검출 신호가 비활성화될 때, 상기 확장된 리프래시 활성화 구간에서 마지막 데이터를 리프래시하고, 다음 CBR 모드 검출 신호의 활성화 구간에서 비트 라인이 프리챠지 할 수 있도록 프라챠지 시간만큼 지연된 셀프 리프래시 구간 설정 신호를 출력하는 셀프 리프래시 구간 설정 수단을 포함한다.
이와 같은 회로의 바람직한 실시예에 있어서, 상기 지연 수단은 상기 CBR 모드 검출 신호가 비활성화될 때, 상기 셀프 리프래시 구간 설정 신호를 상기 리프래시 활성화 구간 설정 신호의 활성화 구간만큼 지연시키기 위한 제 1 지연 수단과; 상기 제 1 지연 수단으로 인해 활성화 구간이 확장된 셀프 리프래시 구간 설정 신호의 활성화 구간을 다음단의 비트 라인이 프리챠지 할 수 있는 시간 만큼 지연시키기 위한 제 2 지연 수단을 포함한다.
이와 같은 회로의 바람직한 실시예에 있어서, 상기 제 1 지연 수단은 직렬 연결된 짝수개의 인버터들을 포함한다.
이와 같은 회로의 바람직한 실시예에 있어서, 상기 제 2 지연 수단은 직렬 연결된 짝수개의 인버터들을 포함한다.
이와 같은 회로에 의해서, 리프래시 동작중에 동작 완료 신호가 들어와도 무사히 리프래시 동작을 마친후 다음단의 비트라인을 프리챠지 할 수 있다.
(실시예)
본 발명의 신규한 셀프 리프래시 모드시의 반도체 메모리 장치는 플래시 활성화 구간에서 마지막 데이터를 리프래시하기 위한 시간을 보장할 뿐만 아니라, 상기 마지막 데이터를 셀에 다시 재저장하는 시간을 확보하기 위해 줄어든 비트 라인 프리챠지 시간을 보상할수 있다.
이하 본 발명의 바람직한 실시예에 따른 참고도면 도 2 내지 도 3에 의거하여 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 리프래시 모드시 반도체 메모리 장치의 블록도가 도시되어 있다.
리프래시 모드시 반도체 메모리 장치는 행 어드레스 스트로브 버퍼(10), 열 어드레스 스트로브 버퍼(20), CBR 모드 검출부(30), 카운터(40), 리프래시 활성화 구간 설정부(50), 지연부(60), 셀프 리프래시 구간 설정부(70)로 구성된다. 상기 행 어드레스 스트로브 버퍼(10)는 외부로부터 인가된 TTL 레벨의 행 어드레스 스트로브 신호를 CMOS 레벨의 행 어드레스 스트로브 신호 (
Figure pat00009
)로 변환하여 출력한다. 그리고 상기 열 어드레스 스트로브 버퍼(20)도 외부로부터 인가된 TTL 레벨의 열 어드레스 스트로브 신호를 CMOS 레벨의 열 어드레스 스트로브 신호 (
Figure pat00010
)로 변환하여 출력한다. 그리고 상기 CBR 모드 검출부(30)는 상기 행 어드레스 스트로브 신호 (
Figure pat00011
)와 열 어드레스 스트로브 신호 (
Figure pat00012
)를 인가받아 행 어드레스 스트로브 신호 (
Figure pat00013
)가 활성화 되기 앞서 열 어드레스 스트로브 신호 (
Figure pat00014
)가 활성화되는 CBR 모드 검출 신호 (
Figure pat00015
)를 출력한다.
상기 카운터(40)는 CBR 모드 검출 신호 (
Figure pat00016
)에 응답하여 카운팅을 실행한다. 그리고 상기 리프래시 활성화 구간 설정부(50)는 상기 카운터(40)로부터 일정하게 토글되는 신호를 인가 받고, 제어 신호를 인가받아 리프래시가 행해지는 구간을 설정한다.
상기 리프래시 구간 설정부(50)는 상기 카운터(40)로부터 토글되는 신호를 인가받아 리프래시 구간내에서 부분적으로 활성화되는 구간을 설정한다.
상기 지연부(60)는 리프래시 구간을 소정 시간 지연시키며, 제 1 지연부와 제 2 지연부를 포함한다.
상기 제 1 지연부는 짝수개의 인버터들을 포함하며, 상기 제 2 지연부도 짝수개의 인버터들을 포함한다. 그리고 상기 리프래시 구간 설정부(70)는 상기 CBR 모드 검출부(10)로부터 CBR모드 검출 신호 (
Figure pat00017
)를 인가받고, 지연부(60)를 통해 소정시간 지연된 셀프 리프래시 구간이 결정된다,
상술한 바와 같은 구성을 갖는 반도체 메모리 장치의 동작을 참도도면 도 2 및 도 3에 의거하여 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 셀프 리프래시 모드시 반도체 메모리 장치의 출력 타이밍도가 도시되어 있다.
도 2를 참고하면, 상기 반도체 메모리 장치는 셀프 리프래시 동작시에 행 어드레스 스트로브 신호 (
Figure pat00018
)와 열 어드레스 스트로브 신호 (
Figure pat00019
)를 인가받는다. 상기 행 어드레스 스트로브 신호 (
Figure pat00020
)와 열 어드레스 스트로브 신호 (
Figure pat00021
)는 행 어드레스 스트로브 버퍼(10)와 열 어드레스 스트로브 버퍼(20)들을 통하여 CBR 모드 검출부(30)에 인가된다.
도 3을 참고하면, 상기 CBR 모드 검출부(30)로부터 발생되는 CBR 모드 검출 신호 (
Figure pat00022
)는 행 어드레스 스트로브 신호 (
Figure pat00023
)가 활성화될 때 활성화되고, 행 어드레스 스트로브 신호 (
Figure pat00024
)가 비활성화 될 때 비활성된다. 그러므로 행 어드레스 스트로브 신호 (
Figure pat00025
)의 활성화 구간동안에는 CBR 모드 검출 신호 (
Figure pat00026
)도 같이 활성화됨을 알수 있다.
상기 CBR 모드 검출 신호 (
Figure pat00027
)는 상기 행 어드레스 스트로브 신호 (
Figure pat00028
)와 열 어드레스 스트로브 신호 (
Figure pat00029
)에 응답하여 CBR 모드로 진입함에 따라 인에이블(enable)된다. 카운터(40)는 상기 CBR 모드 검출 신호 (
Figure pat00030
)를 인가받아 카운팅을 실행하며, 상기 리프래시 활성화 구간 설정부(50)는 카운터(40)로부터 일정하게 토글되는 신호를 인가받는다. 이에 따라 로우 어드레스 신호는 순차적으로 증가하고, 이에 해당되는 워드 라인들이 인에이블되어 데이터가 재저장되는 리프래시 구간이 결정된다.
상기 리프래시 활성화 구간 설정부(50)로부터 발생되는 리프래시 활성화 구간 설정 신호 (
Figure pat00031
)는 카운터(40)로부터 발생되는 클럭 신호의 하강 에지(falling edge)를 받아서 자동으로 토글(toggle)되어 발생되는 신호이다.
상기 지연부(60)는 상기 CBR 모드 검출 신호 (
Figure pat00032
)를 인가받아 상기 제 1 지연부와 제 2 지연부를 통해 리프래시 구간을 소정 시간 확장시킨다. 제 1 지연부는 마지막 데이터 리프래시 동작중에 완료신호가 인가되어도 리프래시 동작을 수행할 수 있도록 셀프 리프래시 구간을 소정시간 지연시키는 역할을 한다. 그리고 제 2 지연부는 마지막 데이터가 리프래시 동작후에 CBR 신호가 들어와도 프리챠지 동작을 수행할수 있도록 셀프 리프래시 구간을 확장한다.
즉, 마지막 데이터가 리프래시되고 난 후, 다음 CBR 모드 검출 신호 (
Figure pat00033
)에 의해 다음단의 처음 데이터가 리프래시 되기 전에 비트라인이 프리챠지할 수 있는 시간을 제공한다는 것이다.
상기 셀프 리프래시 구간 설정부(70)는 상기 CBR 모드 검출 신호 (
Figure pat00034
)에 응답하여 셀프 리프래시 구간 설정 신호(PSRAS)가 발생된다. 상기 셀프 리프래시 구간 설정 신호(PSRAS)는 셀프 리프래시 구간을 진입할 때 활성화 되고, 자동 펄스인 리프래시 활성화 구간 설정 신호(SRSPB)의 마지막 구간이 활성화될 때 비활성화된다. 이때 행 어드레스 스트로브 신호 (
Figure pat00035
)가 활성화에서 비활성화될 때 이에 응답하여 CBR 모드 검출 신호 (
Figure pat00036
)도 비활성화 된다.
그러나 지연부(60)는 행어드레스 스트로브 신호가 프리챠지 구간으로 바뀌어 리프래시 동작 완료 신호가 들어와도 마지막 데이터의 리프래시를 위하여 리프래시 구간을 지연시킨다. 반면에 상기 데이터가 셀에 재저장될 때 행 어드레스 스트로브 신호 ()가 프리챠지할 수 있는 시간은 짧아지고, 바로 다음 CBR 구간이 바로 들어오면 비트 라인이 프리챠지할 시간이 없었다. 그러나 이 역시 지연부(60)를 통하여 마지막 데이터가 셀에 리프래시 되고 난 후에 CBR 신호가 인가되어도 비트 라인이 프리챠지 할 수 있는 시간만큼 확장된 셀프 리프래시 구간 설정 신호(PSRAS)가 인가된다.
본 발명에서는 셀프 리프래시 동작 종료시 행 어드레스 스트로브 신호 (
Figure pat00038
)의 프리챠지에 의해 CBR 모드 검출 신호 (
Figure pat00039
)가 비활성화되는 순간 카운터에 의해 자동으로 클럭 신호가 발생된다. 그리고 상기 행 어드레스 스트로브 신호(
Figure pat00040
)와 열 어드레스 스트로브 신호 (
Figure pat00041
)의 프리챠지 구간에서도 마지막 데이터를 위한 셀프 리프래시 동작이 수행된다. 그러나 상기 행 어드레스 스트로브 신호 (
Figure pat00042
)와 열 어드레스 스트로브 신호 (
Figure pat00043
)에 의해 활성화 영역으로 진입하여도 내부적으로 비활성화되는 신호 (
Figure pat00044
)에 의해 소정 시간이 지난 후 리프래시 제어 신호(PSRAS)는 비활성화됨으로써, 프리챠지 시간을 보상한 후에 리프래시 동작이 종료되어 다음 주기에서 활성되도록 하였다.
이로써, 종래 마지막 데이터가 리프래시 되고 난후에 리프래시 동작을 종료하지 않고 비트라인이 프리챠지 할수 있는 시간을 제공한뒤에 리프래시 동작이 종료 되도록하여 데이터를 잘못 인식하는 오류를 막을 수 있다.
상술한 바와 같은 셀프 리프래시 모드시의 반도체 메모리 장치는 셀프 리프래시 활성화 구간이 지연 회로를 통하여 로우 어드레스 스트로브 신호의 프리챠지하는 시간이 느려도 이와 상관없이 리프래시 활성화 구간에서 마지막 데이터가 리프래시 되고 난 후에 소정 시간을 지연시킴으로써 비트 라인이 프리챠지될 수 있는 시간을 보상할 수 있는 효과가 있다.
도 1은 종래 실시예에 따른 셀프 리플래시 모드시 출력 타이밍도;
도 2는 본 발명의 실시예에 셀프 리플래시 모드시의 반도체 메모리 장치의 블럭도;
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 셀프 리플래시 모드시 출력 타이밍도;
*도면의 주요부분에 대한 부호 설명
10 : 행 어드레스 스트로브 버퍼 20 : 열 어드레스 스트로브 버퍼
30 : CBR 모드 검출부 40 : 카운터
50 : 리프래시 활성화 구간 설정부 60 : 지연부
70 : 셀프 리프래시 구간 설정부

Claims (4)

  1. 열 방향으로 신장하는 비트 라인들과, 행방향으로 신장하는 워드 라인들이 교차된 영역에 셀들이 형성된 메모리 셀 어레이를 포함하며, 셀프 리프래시 모드시 마지막으로 리프래시 되는 데이터가 속한 메모리 셀의 비트 라인에 충분한 프리챠지 시간을 제공하기 위한 반도체 메모리 장치에 있어서,
    외부로부터 인가되는 TTL 레벨의 행 어드레스 스트로브 신호를 CMOS 레벨의 행 어드레스 스트로브 신호 (
    Figure pat00045
    )로 변환 및 출력하는 행 어드레스 스트로브 버퍼(10)와;
    TTL레벨의 열 어드레스 스트로브 신호를 CMOS 레벨의 열 어드레스 스트로브 신호(
    Figure pat00046
    )로 변환 및 출력하는 열 어드레스 스트로브 버퍼(20)와;
    상기 행 어드레스 스트로브 신호 (
    Figure pat00047
    )와 열 어드레스 스트로브 신호 (
    Figure pat00048
    )를 인가받고, 상기 열 어드레스 스트로브 신호 (
    Figure pat00049
    )가 행 어드레스 스트로브 신호(
    Figure pat00050
    )보다 앞서 활성화되고, 상기 행 어드레스 스트로브 신호 (
    Figure pat00051
    )의 활성화 구간에서 활성화되는 CBR 모드 검출 신호 ()를 발생하는 수단(30)과;
    상기 CBR 모드 검출 신호 (
    Figure pat00053
    )에 응답하여 카운팅된 클럭신호를 출력하는 카운터(40)와;
    상기 카운터(40)로부터 상기 클럭신호를 인가받고, 셀프 리프래시 구간 설정 신호(PSRAS)를 인가받아 상기 셀프 리프래시 구간 설정 신호(PSRAS)의 활성화 구간에서 리프래시 활성화 구간 설정 신호 (
    Figure pat00054
    )를 발생하는 수단(50)과;
    상기 CBR 모드 검출 신호 (
    Figure pat00055
    )를 인가받고, 리프래시 구간이 비활성화 될 때, 리프래시 활성화 구간을 지연시켜 확장하기 위한 지연 수단(60)과;
    상기 CBR 모드 검출 신호 (
    Figure pat00056
    )를 인가받고, 상기 CBR 모드 검출 신호 (
    Figure pat00057
    )가 비활성화될 때, 상기 확장된 리프래시 활성화 구간에서 마지막 데이터를 리프래시하고, 다음 CBR 모드 검출 신호 (
    Figure pat00058
    )의 활성화 구간에서 비트 라인이 프리챠지 할 수 있도록 프라챠지 시간만큼 지연된 상기 셀프 리프래시 구간 설정 신호(PSRAS)를 출력하는 셀프 리프래시 구간 설정 수단을 포함하는 반도체 메모리 장치의 리프래시 제어 회로
  2. 제 1 항에 있어서,
    상기 지연 수단(70)은 상기 CBR 모드 검출 신호 (
    Figure pat00059
    )가 비활성화될 때, 상기 셀프 리프래시 구간 설정 신호(PSRAS)를 상기 리프래시 활성화 구간 설정 신호(
    Figure pat00060
    )의 활성화 구간만큼 지연시키기 위한 제 1 지연 수단과;
    상기 제 1 지연 수단으로 인해 활성화 구간이 확장된 셀프 리프래시 구간 설정 신호(PSRAS)의 활성화 구간을 다음단의 비트 라인이 프리챠지 할 수 있는 시간 만큼 지연시키기 위한 제 2 지연 수단을 포함하는 반도체 메모리 장치의 리프래시 제어 회로.
  3. 제 2 항에 있어서,
    상기 제 1 지연 수단은 직렬 연결된 짝수개의 인버터들을 포함하는 반도체 메모리 장치의 리프래시 제어 회로.
  4. 제 2 항에 있어서,
    상기 제 2 지연 수단은 직렬 연결된 짝수개의 인버터들을 포함하는 반도체 메모리 장치의 리프래시 제어 회로.
KR1019970026913A 1997-06-24 1997-06-24 리프래시모드를갖는반도체메모리장치 KR100487485B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970026913A KR100487485B1 (ko) 1997-06-24 1997-06-24 리프래시모드를갖는반도체메모리장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970026913A KR100487485B1 (ko) 1997-06-24 1997-06-24 리프래시모드를갖는반도체메모리장치

Publications (2)

Publication Number Publication Date
KR19990003111A KR19990003111A (ko) 1999-01-15
KR100487485B1 true KR100487485B1 (ko) 2005-07-29

Family

ID=37303828

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970026913A KR100487485B1 (ko) 1997-06-24 1997-06-24 리프래시모드를갖는반도체메모리장치

Country Status (1)

Country Link
KR (1) KR100487485B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101046241B1 (ko) 2009-05-22 2011-07-04 주식회사 하이닉스반도체 리프레시 주기 신호 생성 회로 및 이를 이용한 반도체 집적회로

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930022367A (ko) * 1992-04-01 1993-11-24 시기 모리야 셀프 리프레쉬 모드에서 동작 가능한 다이너믹형 반도체기억장치
KR950020707A (ko) * 1993-12-18 1995-07-24 김광호 반도체 메모리장치의 셀프리프레시방법 및 그 회로
JPH08287676A (ja) * 1995-04-18 1996-11-01 Matsushita Electric Ind Co Ltd 半導体メモリ装置
KR970029798A (ko) * 1995-11-17 1997-06-26 김광호 디램 리프레쉬신호 발생장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930022367A (ko) * 1992-04-01 1993-11-24 시기 모리야 셀프 리프레쉬 모드에서 동작 가능한 다이너믹형 반도체기억장치
KR960008278B1 (ko) * 1992-04-01 1996-06-21 미쓰비시 뎅끼 가부시끼가이샤 셀프-리프레쉬 모드에서 동작가능한 다이나믹형 반도체기억장치 및 그의 동작방법
KR950020707A (ko) * 1993-12-18 1995-07-24 김광호 반도체 메모리장치의 셀프리프레시방법 및 그 회로
JPH08287676A (ja) * 1995-04-18 1996-11-01 Matsushita Electric Ind Co Ltd 半導体メモリ装置
KR970029798A (ko) * 1995-11-17 1997-06-26 김광호 디램 리프레쉬신호 발생장치

Also Published As

Publication number Publication date
KR19990003111A (ko) 1999-01-15

Similar Documents

Publication Publication Date Title
EP0128499B1 (en) Mos memory
EP0567104B1 (en) Semiconductor memory device having a self-refresh function
JP3224678B2 (ja) Ｄｒａｍの書き込み期間延長のための回路および方法
US6847572B2 (en) Refresh control circuit and methods of operation and control of the refresh control circuit
US6912169B2 (en) Synchronous semiconductor memory device
KR960008278B1 (ko) 셀프-리프레쉬 모드에서 동작가능한 다이나믹형 반도체기억장치 및 그의 동작방법
CN109767797B (zh) 伪静态随机存取存储器及其刷新的方法
US6192003B1 (en) Semiconductor memory device using a relatively low-speed clock frequency and capable of latching a row address and a column address with one clock signal and performing a page operation
JP2001307485A (ja) 半導体記憶装置
EP0640975B1 (en) Memory in which improvement is made as regards a precharge operation of data readout routes
US20030198090A1 (en) Fully hidden refresh dynamic random access memory
US7042774B2 (en) Semiconductor memory device to supply stable high voltage during auto-refresh operation and method therefor
US4739502A (en) Clock signal generating circuit for dynamic type semiconductor memory device
KR100462085B1 (ko) 반도체 기억 회로
US6349072B1 (en) Random access memory device
JP2006092640A (ja) メモリ
EP0409274A2 (en) Dynamic memory with a refresh control circuit
KR100305021B1 (ko) 라스 액세스 시간 제어 회로
KR100487485B1 (ko) 리프래시모드를갖는반도체메모리장치
KR100650730B1 (ko) 메모리 장치의 프리차지 타이밍 제어 방법 및 그 장치
US7068559B2 (en) Word line enable timing determination circuit of a memory device and methods of determining word line enable timing in the memory device
KR100802074B1 (ko) 리프레쉬명령 생성회로를 포함하는 메모리장치 및리프레쉬명령 생성방법.
US7447097B2 (en) TRAS adjusting circuit for self-refresh mode in a semiconductor device
US7423925B2 (en) Memory
JP4386657B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee