CN109767797B - 伪静态随机存取存储器及其刷新的方法 - Google Patents

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Abstract

本发明提供一种伪静态随机存取存储器及其刷新的方法，适用于伪静态随机存取存储器。刷新的方法包括提供基础时脉信号；在第一时间点致能芯片致能信号以执行第一写入动作，并在芯片致能信号的被致能时间区间接收写入数据；在第一时间点后的延迟时间点致能子字线驱动信号，并在子字线驱动信号的被致能时间区间将写入数据写入至至少一选中感测放大器；接收刷新请求信号，并依据芯片致能信号的被致能时间区间的结束时间点以判断刷新请求信号是否被致能，以决定启动刷新动作的时机。

Description

伪静态随机存取存储器及其刷新的方法
技术领域
本发明涉及一种刷新的方法，尤其涉及一种伪静态随机存取存储器的刷新的方法。
背景技术
以下请参照图1，图1是现有的伪静态随机存取存储器的刷新的方法的波形示意图。在现有技术中，会利用信号产生器所提供的时脉信号以作为伪静态随机存取存储器中的基础时脉信号CLK。当芯片致能信号CE#同步于基础时脉信号CLK的切换状态而被致能时，可启动伪静态随机存取存储器，并使其开始执行相关动作。通过地址数据信号ADi，在芯片致能信号CE#被致能的时间区间中，地址数据W、A1-A3以及写入数据D1-D4可依序被接收。接着，子字线驱动信号RASB可被致能(拉低至低逻辑电平)，并用以启动伪静态随机存取存储器中所对应的子字线。其中，在子字线驱动信号RASB被致能的写入周期WC11中，将写入数据D1-D4写入至对应地址数据W、A1-A3的感测放大器中。
值得注意的是，在图1中，接续于写入周期WC11之后，基于刷新请求信号REFRQ被致能的状态下，伪静态随机存取存储器进入刷新周期RC1中。然而，由于此时新的写入周期WC21即将开始，导致刷新周期RC1的时间长度过短(仅有两个基础时脉信号CLK的周期)而无法有效地执行刷新动作。更重要的，在进入写入周期WC21的同时，刷新请求信号REFRQ被重置为禁能(逻辑低电平)的状态。如此一来，刷新动作无法有效的被进行，导致内部数据可能发生遗失的状态，降低伪静态随机存取存储器的数据可靠度。
发明内容
本发明提供一种伪静态随机存取存储器及其刷新的方法，可有效地执行刷新(Refresh)动作。
本发明的刷新的方法适用于伪静态随机存取存储器。刷新的方法包括：提供基础时脉信号；在第一时间点致能芯片致能信号以执行第一写入动作，并在芯片致能信号的被致能时间区间接收写入数据；在第一时间点后的延迟时间点致能子字线驱动信号，并在子字线驱动信号的被致能时间区间将写入数据写入至至少一选中感测放大器；以及，接收刷新请求信号，并依据芯片致能信号的被致能时间区间的结束时间点以判断刷新请求信号是否被致能，以决定启动刷新动作的时机。
本发明的伪静态随机存取存储器包括刷新信号产生器、控制器、动态存储器阵列以及输入输出电路。刷新信号产生器产生刷新请求信号。控制器耦接刷新信号产生器。动态存储器阵列耦接控制器。输入输出电路耦接动态存储器阵列以及控制器。其中，控制器用以：接收基础时脉信号；接收在第一时间点致能的芯片致能信号以执行第一写入动作，并在芯片致能信号被致能的时间区间接收写入数据；在第一时间点后的延迟时间点致能子字线驱动信号，并在子字线驱动信号的被致能时间区间将写入数据写入至至少一选中感测放大器；以及，接收刷新请求信号，并依据芯片致能信号的被致能时间区间的结束时间点以判断刷新请求信号是否被致能，以决定启动刷新动作的时机。
基于上述，本发明通过调降致能芯片致能信号的第一时间点与致能子字线驱动信号的延迟时间点的时间差距，以回应相对早被致能的刷新请求信号以启动刷新动作。另外，在本发明实施例中，回应于相对晚被致能的刷新请求信号，本发明实施例提供在下一次写入动作完成后执行刷新动作。如此一来，本发明的伪静态随机存取存储器的刷新动作可有效被执行，维持其存储数据的稳定性。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是现有的伪静态随机存取存储器的刷新的方法的波形示意图。
图2是依照本发明一实施例说明一种伪静态随机存取存储器的电路示意图。
图3是依照本发明一实施例说明一种子字线的驱动电路的示意图。
图4A是依照本发明一实施例说明一种伪静态随机存取存储器的刷新的方法的波形示意图。
图4B是依照本发明另一实施例说明一种伪静态随机存取存储器的刷新的方法的波形示意图。
图5是依照本发明一实施例说明一种伪静态随机存取存储器的刷新的方法的流程图。
附图标记说明
200：伪静态随机存取存储器
210：刷新信号产生器
220：控制器
230：动态存储器阵列
240：输入输出电路
250：控制逻辑电路
260：地址产生器
270-27N：状态寄存器
280：计时器
290：刷新控制及地址产生器
300：子字线的驱动电路
ADi：地址数据信号
CE#：芯片致能信号
CLK：基础时脉信号
CSL：控制信号
D1-D4：写入数据
GND：参考接地端
M1-M3：晶体管
MWL_N：字线控制信号
TA1：第一时间点
TA2：延迟时间点
TA3、TA4：结束时间点
RASB：子字线驱动信号
RC1-RC4：刷新周期
S510-S540：步骤
REFEND：刷新请求结束信号
REFRQ：刷新请求信号
RESET、WRST_N：重置信号
W、A1-A3：地址数据
WC11-WC13、WC21-WC24：写入周期
WL：子字线信号
WLD_T：字线驱动信号
具体实施方式
以下请参照图2，图2是依照本发明一实施例说明一种伪静态随机存取存储器的电路示意图。伪静态随机存取存储器200包括刷新信号产生器210、控制器220、动态存储器阵列230以及输入输出电路240。在本实施例中，刷新信号产生器210用以产生刷新请求信号REFRQ且耦接至控制器220，动态存储器阵列230用以存储写入数据且耦接至控制器220，输入输出电路240耦接于动态存储器阵列230与控制器220之间，用以传输地址数据信号ADi。其中，控制器220还包括控制逻辑电路250、地址产生器260以及多个状态寄存器270-27N。在本实施例中，控制逻辑电路250用以接收芯片致能信号CE#以及信号产生器(未示出)所提供的基础时脉信号CLK。地址产生器260耦接于动态存储器阵列230与控制逻辑电路250之间，用以产生多个地址信号。状态寄存器270-27N耦接于控制逻辑电路250与地址产生器260之间，用以存储伪静态随机存取存储器200的状态信息。
除此之外，刷新信号产生器210还包括计时器280以及刷新控制及地址产生器290。在本实施例中，计时器280用以定时的产生刷新请求信号REFRQ。计时器280并耦接至刷新控制及地址产生器290，其中，刷新控制及地址产生器290依据刷新请求结束信号REFEND以产生重置信号RESET，并将重置信号RESET传递至计时器280以使计时器280重置其计时动作，并藉以禁能刷新请求信号REFRQ。其中，刷新请求结束信号REFEND由控制器220所产生。
关于本实施例中，计时器280可以是现有具有计数功能的计数电路(但不限于此)。控制逻辑电路250可以是利用多个逻辑门所组成的逻辑电路(但不限于此)。动态存储器阵列230可以是现有的动态随机存取存储器(DRAM)，但不限于此。输入输出电路240、地址产生器260、状态寄存器270-27N以及刷新控制及地址产生器290皆可以是在集成电路领域中，本领域技术人员所熟知的应用存储器电路的架构来执行。
以下请同时参照图2以及图4A，图4A是依照本发明一实施例说明一种伪静态随机存取存储器的刷新的方法的波形示意图。关于伪静态随机存取存储器200的工作细节，伪静态随机存取存储器200通过控制逻辑电路250以接收基础时脉信号CLK与芯片致能信号CE#。控制逻辑电路250可依据基础时脉信号CLK以进行操作。在本实施例中，芯片致能信号CE#为低电平活动(low active)的信号，也就是说，当芯片致能信号CE#在致能状态时，为逻辑低电平。当然，在本发明其他实施例中，芯片致能信号CE#也可以是高电平活动(high active)的信号，没有一定的限制。
在图4A中，芯片致能信号CE#在第一时间点TA1时被致能，同时，控制逻辑电路250接收在第一时间点TA1被致能的芯片致能信号CE#以执行第一写入动作，并在芯片致能信号CE#被致能的时间区间中接收地址数据信号ADi，使得地址数据W、A1-A3以及写入数据D1-D4可依序被接收。接着，控制逻辑电路250在第一时间点TA1后的延迟时间点TA2上，致能子字线驱动信号RASB以启动伪静态随机存取存储器200中所对应的子字线，使得伪静态随机存取存储器200可以开始执行写入动作。其中，当子字线驱动信号RASB致能地执行于写入周期WC12时，可以通过控制信号CSL的两个脉波将写入数据D1-D4写入至对应地址数据W、A1-A3的至少一选中感测放大器中。其中，在本实施例中，子字线驱动信号RASB同样为低电平活动(low active)的信号，换言之，当子字线驱动信号RASB在致能状态时，为逻辑低电平。当然，在本发明其他实施例中，子字线驱动信号RASB同样也可以是高电平活动(high active)的信号，没有一定的限制。
顺带一提，由于伪静态随机存取存储器200在执行写入动作之前，需先通过地址数据W、A1-A3来选择写入数据D1-D4所要写入的感测放大器中。举例来说，假设写入数据D1、D2可以分别写入第一感测放大器中，且写入数据D3、D4可以分别写入第二感测放大器中(但不限于此)，其中，第一感测放大器与第二感测放大器分别为不同的感测放大器。
接着，在图4A中，接续于写入周期WC12之后，当伪静态随机存取存储器200需执行刷新(Refresh)动作以维持内部数据的稳定性时，控制逻辑电路250将接收从计时器280所产生的刷新请求信号REFRQ，使得控制逻辑电路250可依据芯片致能信号CE#的被致能时间区间中的结束时间点TA3，以判断刷新请求信号REFRQ是否被致能，并藉以决定启动刷新动作的时机。其中，在结束时间点TA3时，若控制逻辑电路250判断刷新请求信号REFRQ是被致能，则控制逻辑电路250可在子字线区动信号RASB被致能的刷新周期RC2中，启动刷新动作。
简单来说，若控制逻辑电路250在芯片致能信号CE#的被致能时间区间的结束时间点TA3上，判断出刷新请求信号REFRQ开始被致能的时间点早于芯片致能信号CE#的被致能时间区间的结束时间点TA3时，即可表示在下一次写入周期WC22前，在子字线驱动信号RASB被致能的刷新周期RC2中，具有充足的时间以使得伪静态随机存取存储器200在刷新周期RC2中执行刷新动作。
值得一提的是，在执行完刷新动作后(刷新周期RC2结束后)，控制器220可对应产生刷新请求结束信号REFEND。其中，刷新请求结束信号REFEND被传送至刷新信号产生器210，刷新信号产生器210并依据刷新请求结束信号REFEND以产生重置信号RESET，且将重置信号RESET传递至计时器280。计时器280则可依据重置信号RESET来重置其计时动作，并在当子字线驱动信号RASB进入写入周期WC22的同时，刷新请求信号REFRQ被重置为禁能状态。
在本实施例中，伪静态随机存取存储器200中的第一延迟时间点TA2与第一时间点TA1的时间差可以等于基础时脉信号CLK的两个时脉周期。详细来说，本实施例是通过调降致能芯片致能信号CE#的第一时间点TA1与致能子字线驱动信号RASB的延迟时间点TA2的时间差距，以回应相对早被致能的刷新请求信号REFRQ以启动刷新动作，并藉以改善现有技术中，伪静态随机存取存储器的刷新的方法可能会受到新的写入周期WC21即将开始，导致刷新周期RC1的时间长度过短而无法有效地执行刷新动作的问题。
以下请同时参照图2以及图4B，图4B是依照本发明另一实施例说明一种伪静态随机存取存储器的刷新的方法的波形示意图。针对图4B中的基础时脉信号CLK、芯片致能信号CE#以及地址数据信号ADi之间的时序关系，皆相同于图4A以及前一实施例的说明内容中，在此恕不多赘述。
不同于前一实施例，在图4B中，接续于写入周期WC13之后，在芯片致能信号CE#的被致能时间区间的结束时间点TA4时，若控制逻辑电路250判断刷新请求信号REFRQ被禁能，则控制逻辑电路250将会使子字线驱动信号RASB执行第二数据写入动作，并且不会启动刷新动作。另一方面，在芯片致能信号CE#的被致能时间区间的结束时间点TA4后，若控制逻辑电路250判断刷新请求信号REFRQ被致能，基于刷新周期RC3的时间长度过短(仅有两个基础时脉信号CLK的周期)而无法有效地执行刷新动作，控制逻辑电路250不会在刷新周期RC3中执行刷新动作，并会于第二数据写入动作结束后的刷新周期RC4间来执行刷新动作。
基于上述所提及的状况，在本实施例中，当子字线驱动信号RASB致能地执行于写入周期WC23时，刷新请求信号REFRQ仍然可以处于致能状态，以使得当写入周期WC23结束写入动作后，伪静态随机存取存储器200可基于仍然被致能的刷新请求信号REFRQ于刷新周期RC4中执行刷新动作。接着，当刷新周期RC4结束刷新动作后，控制器220将产生刷新请求结束信号REFEND。其中，刷新信号产生器210则接收刷新请求结束信号REFEND，并依据刷新请求结束信号REFEND以产生重置信号RESET，且将重置信号RESET传递至计时器280以使得计时器280重置其计时动作，当子字线驱动信号RASB在进入写入周期WC24的同时，刷新请求信号REFRQ被重置为禁能状态。
简单来说，若控制逻辑电路250在芯片致能信号CE#的被致能时间区间的结束时间点TA4时，判断刷新请求信号REFRQ开始被致能的时间点晚于芯片致能信号CE#的被致能时间区间的结束时间点TA4时，不同于现有技术会忽略当次的刷新动作，在本实施例中，将会通过延长刷新请求信号REFRQ的致能时间，使得执行完写入周期WC23中的写入动作后，依然可以在刷新周期RC4中执行刷新动作，以维持伪静态随机存取存储器200的稳定性。
图3是依照本发明一实施例说明一种子字线的驱动电路的示意图。请注意，图4A以及图4B中的字线驱动信号WLD_T、字线控制信号MWL_N分别控制于图3中的子字线的驱动电路300以驱动本发明的伪静态随机存取存储器200中的子字线。其中，子字线的驱动电路300包括晶体管M1-M3。请同时参照图3以及图4A，以下针对本发明一实施例进行举例说明，相同地，本发明另一实施例也可以相同方式实施。
当子字线驱动信号RASB需被致能以驱动选中的子字线时，则字线驱动信号WLD_T可以被设定为高电平，且字线控制信号MWL_N可以被设定为低电平。通过低电平的字线控制信号MWL_N，晶体管M1可被导通(晶体管M2被断开)，且子字线信号WL可以依据字线驱动信号WLD_T被拉高至高电平而被致能。相反的，若子字线驱动信号RASB停止驱动子字线时，则字线驱动信号WLD_T可以被设定为低电平且字线控制信号MWL_N可以被设定为高电平。在此状态下，晶体管M1被断开而晶体管M2被导通，且子字线信号WL可以接收到参考接地端GND的低电平而被禁能。另一方面，则子字线的驱动电路300另可通过高电平的重置信号WRST_N，来使得晶体管M3被导通，并使子字线信号WL也可接收到参考接地端GND的低电平而被禁能。
图5是依照本发明一实施例说明一种伪静态随机存取存储器的刷新的方法的流程图。请同时参照图4A以及图5，在步骤S510中，控制逻辑电路250接收信号产生器所提供的时脉信号以作为伪静态随机存取存储器200的基础时脉信号CLK。在步骤S520中，在第一时间点TA1致能芯片致能信号CE#以执行第一写入动作，并在芯片致能信号CE#的被致能时间区间接收地址数据信号ADi。在步骤S530中，在第一时间点TA1后的延迟时间点TA2致能子字线驱动信号RASB，并在子字线驱动信号RASB的被致能时间区间将地址数据信号ADi写入至至少一选中感测放大器。在步骤S540中，接收刷新请求信号REFRQ，并依据芯片致能信号CE#的被致能时间区间的结束时间点TA3以判断刷新请求信号REFRQ是否被致能，以决定启动刷新动作的时机。关于各步骤的实施细节在前述的实施例及实施方式都有详尽的说明，以下恕不多赘述。
综上所述，本发明通过控制逻辑电路依据刷新请求信号开始被致能的时间点早于或晚于芯片致能信号的被致能时间区间的结束时间点以决定启动刷新动作的时机。若控制逻辑电路判断刷新请求信号开始被致能的时间点早于芯片致能信号的被致能时间区间的结束时间点，则表示子字线驱动信号中的刷新周期将有充足的时间执行刷新动作。相反的，若控制逻辑电路判断刷新请求信号开始被致能的时间点晚于芯片致能信号的被致能时间区间的结束时间点，则通过延长刷新请求信号的致能时间，使得执行完写入周期中的写入动作后，依然可以在刷新周期中，对于写入数据执行刷新动作，以维持伪静态随机存取存储器的稳定性。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (15)

1.一种用于伪静态随机存取存储器的刷新的方法，其特征在于，包括：
提供基础时脉信号；
在第一时间点致能芯片致能信号以执行第一写入动作，并在所述芯片致能信号的被致能时间区间接收写入数据；
在所述第一时间点后的延迟时间点致能子字线驱动信号，并在所述子字线驱动信号的被致能时间区间将所述写入数据写入至至少一选中感测放大器；以及
接收刷新请求信号，并依据所述芯片致能信号的所述被致能时间区间的结束时间点以判断所述刷新请求信号是否被致能，以决定启动刷新动作的时机，其中依据所述芯片致能信号的所述被致能时间区间的所述结束时间点以判断所述刷新请求信号是否被致能，以决定启动所述刷新动作的时机的步骤包括：
在所述芯片致能信号的所述被致能时间区间的所述结束时间点时，若所述刷新请求信号被禁能，停止启动所述刷新动作并执行第二数据写入动作。
2.根据权利要求1所述的刷新的方法，其中依据所述芯片致能信号的所述被致能时间区间的所述结束时间点以判断所述刷新请求信号是否被致能，以决定启动所述刷新动作的时机的步骤包括：
在所述被致能时间区间的所述结束时间点时，若所述刷新请求信号被致能，启动所述刷新动作。
3.根据权利要求2所述的刷新的方法，其中启动所述刷新动作的步骤包括：
在所述芯片致能信号的所述被致能时间区间的所述结束时间点后，致能所述子字线驱动信号，并执行所述刷新动作；以及
在所述刷新动作结束后，使所述刷新请求信号被禁能。
4.根据权利要求1所述的刷新的方法，其中依据所述芯片致能信号的所述被致能时间区间的所述结束时间点以判断所述刷新请求信号是否被致能，以决定启动所述刷新动作的时机的步骤包括：
若在所述被致能时间区间的所述结束时间点后，所述刷新请求信号被致能，则在所述第二数据写入动作结束后，启动所述刷新动作。
5.根据权利要求4所述的刷新的方法，其中执行所述刷新动作的步骤之后还包括：
在所述刷新动作结束后，使所述刷新请求信号被禁能。
6.根据权利要求1所述的刷新的方法，还包括：
在所述芯片致能信号被致能的时间区间接收地址数据，
其中所述地址数据用以指示所述至少一选中感测放大器。
7.根据权利要求1所述的刷新的方法，其中所述延迟时间点与所述第一时间点的时间差等于所述基础时脉信号的两个时脉周期。
8.一种伪静态随机存取存储器，其特征在于，包括：
刷新信号产生器，产生刷新请求信号；
控制器，耦接所述刷新信号产生器；
动态存储器阵列，耦接所述控制器；以及
输入输出电路，耦接所述动态存储器阵列以及所述控制器，
其中，所述控制器用以：
接收基础时脉信号；
接收在第一时间点致能的芯片致能信号以执行第一写入动作，并在所述芯片致能信号被致能的时间区间接收写入数据；
在所述第一时间点后的延迟时间点致能子字线驱动信号，并在所述子字线驱动信号的被致能时间区间将所述写入数据写入至至少一选中感测放大器；以及
接收所述刷新请求信号，并依据所述芯片致能信号的所述被致能时间区间的结束时间点以判断所述刷新请求信号是否被致能，以决定启动刷新动作的时机，其中在所述芯片致能信号的所述被致能时间区间的所述结束时间点时，若所述刷新请求信号被禁能，所述控制器停止启动所述刷新动作并执行第二数据写入动作。
9.根据权利要求8所述的伪静态随机存取存储器，其中在所述芯片致能信号的所述被致能时间区间的所述结束时间点时，若所述刷新请求信号被致能，所述控制器启动所述刷新动作。
10.根据权利要求9所述的伪静态随机存取存储器，其中在芯片致能信号所述被致能时间区间的所述结束时间点后，所述控制器致能所述子字线驱动信号，并执行所述刷新动作，所述控制器在所述刷新动作结束后产生刷新请求结束信号，
其中，刷新信号产生器接收所述刷新请求结束信号，并依据所述刷新请求结束信号以禁能所述刷新请求信号。
11.根据权利要求8所述的伪静态随机存取存储器，其中若在所述被致能时间区间的所述结束时间点后，所述刷新请求信号被致能，所述控制器则在所述第二数据写入动作结束后，启动所述刷新动作。
12.根据权利要求11所述的伪静态随机存取存储器，其中所述控制器在所述刷新动作结束后，产生刷新请求结束信号，刷新信号产生器接收所述刷新请求结束信号，并依据所述刷新请求结束信号以禁能所述刷新请求信号。
13.根据权利要求8所述的伪静态随机存取存储器，其中所述延迟时间点与所述第一时间点的时间差等于所述基础时脉信号的两个时脉周期。
14.根据权利要求8所述的伪静态随机存取存储器，其中所述控制器包括：
控制逻辑电路，接收所述基础时脉信号以及所述芯片致能信号；
地址产生器，耦接所述控制逻辑电路及所述动态存储器阵列，产生多个地址信号；以及
多个状态寄存器，耦接所述地址产生器以及所述控制逻辑电路。
15.根据权利要求14所述的伪静态随机存取存储器，其中所述刷新信号产生器包括：
计时器，产生所述刷新请求信号；以及
刷新控制及地址产生器，耦接所述计时器，
其中所述刷新控制及地址产生器依据刷新请求结束信号以产生重置信号，并传送所述重置信号至所述计时器以使所述刷新请求信号被禁能。
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