TW201919062A - 偽靜態隨機存取記憶體及其刷新的方法 - Google Patents

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Abstract

偽靜態隨機存取記憶體及其刷新的方法，適用於偽靜態隨機存取記憶體。刷新的方法包括提供一基礎時脈信號；在第一時間點致能一晶片致能信號以執行第一寫入動作，並在晶片致能信號的被致能時間區間接收一寫入資料；在第一時間點後的延遲時間點致能一子字元線驅動信號，並在子字元線驅動信號的被致能時間區間將寫入資料寫入至至少一選中感測放大器；接收刷新請求信號，並依據晶片致能信號的被致能時間區間的結束時間點以判斷刷新請求信號是否被致能，以決定啟動一刷新動作的時機。

Description

偽靜態隨機存取記憶體及其刷新的方法
本發明是有關於一種刷新的方法，且特別是有關於一種偽靜態隨機存取記憶體的刷新的方法。
以下請參照圖1，圖1是習知的偽靜態隨機存取記憶體的刷新的方法的波形示意圖。在習知技術中，會利用訊號產生器所提供的時脈信號以作為偽靜態隨機存取記憶體中的基礎時脈信號CLK。當晶片致能信號CE#同步於基礎時脈信號CLK的切換狀態而被致能時，可啟動偽靜態隨機存取記憶體，並使其開始執行相關動作。透過位址資料信號ADi，在晶片致能信號CE#被致能的時間區間中，位址資料W、A1-A3以及寫入資料D1-D4可依序被接收。接著，子字元線驅動信號RASB可被致能（拉低至低邏輯準位），並用以啟動偽靜態隨機存取記憶體中所對應的子字元線。其中，在子字元線驅動信號RASB被致能的寫入週期WC11中，將寫入資料D1-D4寫入至對應位址資料W、A1-A3的感測放大器中。
值得注意的是，在圖1中，接續於寫入週期WC11之後，基於刷新請求信號REFRQ被致能的狀態下，偽靜態隨機存取記憶體進入刷新週期RC1中。然而，由於此時新的寫入週期WC21即將開始，導致刷新週期RC1的時間長度過短（僅有兩個基礎時脈信號CLK的週期）而無法有效地執行刷新動作。更重要的，在進入寫入週期WC21的同時，刷新請求信號REFRQ被重置為禁能（邏輯低準位）的狀態。如此一來，刷新動作無法有效的被進行，導致內部資料可能發生遺失的狀態，降低偽靜態隨機存取記憶體的資料可靠度。
本發明提供一種偽靜態隨機存取記憶體及其刷新的方法，可有效地執行刷新（Refresh）動作。
本發明的刷新的方法適用於偽靜態隨機存取記憶體。刷新的方法包括：提供基礎時脈信號；在第一時間點致能晶片致能信號以執行第一寫入動作，並在晶片致能信號的被致能時間區間接收寫入資料；在第一時間點後的延遲時間點致能子字元線驅動信號，並在子字元線驅動信號的被致能時間區間將寫入資料寫入至至少一選中感測放大器；以及，接收刷新請求信號，並依據晶片致能信號的被致能時間區間的結束時間點以判斷刷新請求信號是否被致能，以決定啟動刷新動作的時機。
本發明的偽靜態隨機存取記憶體包括刷新信號產生器、控制器、動態記憶體陣列以及輸入輸出電路。刷新信號產生器產生刷新請求信號。控制器耦接刷新信號產生器。動態記憶體陣列耦接控制器。輸入輸出電路耦接動態記憶體陣列以及控制器。其中，控制器用以：接收基礎時脈信號；接收在第一時間點致能的晶片致能信號以執行第一寫入動作，並在晶片致能信號被致能的時間區間接收寫入資料；在第一時間點後的延遲時間點致能子字元線驅動信號，並在子字元線驅動信號的被致能時間區間將寫入資料寫入至至少一選中感測放大器；以及，接收刷新請求信號，並依據晶片致能信號的被致能時間區間的結束時間點以判斷刷新請求信號是否被致能，以決定啟動刷新動作的時機。
基於上述，本發明透過調降致能晶片致能信號的第一時間點與致能子字元線驅動信號的延遲時間點的時間差距，以回應相對早被致能的刷新請求信號以啟動刷新動作。另外，在本發明實施例中，回應於相對晚被致能的刷新請求信號，本發明實施例提供在下一次寫入動作完成後執行刷新動作。如此一來，本發明的偽靜態隨機存取記憶體的刷新動作可有效被執行，維持其記憶資料的穩定性。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
以下請參照圖2，圖2 是依照本發明一實施例說明一種偽靜態隨機存取記憶體的電路示意圖。偽靜態隨機存取記憶體200包括刷新信號產生器210、控制器220、動態記憶體陣列230以及輸入輸出電路240。在本實施例中，刷新信號產生器210用以產生刷新請求信號REFRQ且耦接至控制器220，動態記憶體陣列230用以儲存寫入資料且耦接至控制器220，輸入輸出電路240耦接於動態記憶體陣列230與控制器220之間，用以傳輸位址資料信號ADi。其中，控制器220更包括控制邏輯電路250、位址產生器260以及多個狀態暫存器270-27N。在本實施例中，控制邏輯電路250用以接收晶片致能信號CE#以及訊號產生器（未繪示）所提供的基礎時脈信號CLK。位址產生器260耦接於動態記憶體陣列230與控制邏輯電路250之間，用以產生多個位址信號。狀態暫存器270-27N耦接於控制邏輯電路250與位址產生器260之間，用以儲存偽靜態隨機存取記憶體200的狀態資訊。
除此之外，刷新信號產生器210更包括計時器280以及刷新控制及位址產生器290。在本實施例中，計時器280用以定時的產生刷新請求信號REFRQ。計時器280並耦接至刷新控制及位址產生器290，其中，刷新控制及位址產生器290依據一刷新請求結束信號REFEND以產生重置信號RESET，並將重置信號RESET傳遞至計時器280以使計時器280重置其計時動作，並藉以禁能刷新請求信號REFRQ。其中，刷新請求結束信號REFEND由控制器220所產生。
關於本實施例中，計時器280可以是習知具有計數功能的計數電路(但不限於此)。控制邏輯電路250可以是利用多個邏輯閘所組成的邏輯電路(但不限於此)。動態記憶體陣列230可以是習知的動態隨機存取記憶體(DRAM)，但不限於此。輸入輸出電路240、位址產生器260、狀態暫存器270-27N以及刷新控制及位址產生器290皆可以是在積體電路領域中，本領域通常知識者所熟知的應用記憶體電路的架構來執行。
以下請同時參照圖2以及圖4A，圖4A是依照本發明一實施例說明一種偽靜態隨機存取記憶體的刷新的方法的波形示意圖。關於偽靜態隨機存取記憶體200的工作細節，偽靜態隨機存取記憶體200藉由控制邏輯電路250以接收基礎時脈信號CLK與晶片致能信號CE#。控制邏輯電路250可依據基礎時脈信號CLK以進行操作。在本實施例中，晶片致能信號CE#為低準位活動（low active）的信號，也就是說，當晶片致能信號CE#在致能狀態時，為邏輯低準位。當然，在本發明其他實施例中，晶片致能信號CE#也可以是高準位活動（high active）的信號，沒有一定的限制。
在圖4A中，晶片致能信號CE#在第一時間點TA1時被致能，同時，控制邏輯電路250接收在第一時間點TA1被致能的晶片致能信號CE#以執行第一寫入動作，並在晶片致能信號CE#被致能的時間區間中接收一位址資料信號ADi，使得位址資料W、A1-A3以及寫入資料D1-D4可依序被接收。接著，控制邏輯電路250在第一時間點TA1後的延遲時間點TA2上，致能一子字元線驅動信號RASB以啟動偽靜態隨機存取記憶體200中所對應的子字元線，使得偽靜態隨機存取記憶體200可以開始執行寫入動作。其中，當子字元線驅動信號RASB致能地執行於寫入週期WC12時，可以透過控制信號CSL的兩個脈波將寫入資料D1-D4寫入至對應位址資料W、A1-A3的至少一選中感測放大器中。其中，在本實施例中，子字元線驅動信號RASB同樣為低準位活動（low active）的信號，換言之，當子字元線驅動信號RASB在致能狀態時，為邏輯低準位。當然，在本發明其他實施例中，子字元線驅動信號RASB同樣也可以是高準位活動（high active）的信號，沒有一定的限制。
順帶一提，由於偽靜態隨機存取記憶體200在執行寫入動作之前，需先透過位址資料W、A1-A3來選擇寫入資料D1-D4所要寫入的感測放大器中。舉例來說，假設寫入資料D1、D2可以分別寫入第一感測放大器中，且寫入資料D3、D4可以分別寫入第二感測放大器中(但不限於此)，其中，第一感測放大器與第二感測放大器分別為不同的感測放大器。
接著，在圖4A中，接續於寫入週期WC12之後，當偽靜態隨機存取記憶體200需執行刷新(Refresh)動作以維持內部資料的穩定性時，控制邏輯電路250將接收從計時器280所產生的刷新請求信號REFRQ，使得控制邏輯電路250可依據晶片致能信號CE#的被致能時間區間中的一結束時間點TA3，以判斷刷新請求信號REFRQ是否被致能，並藉以決定啟動刷新動作的時機。其中，在結束時間點TA3時，若控制邏輯電路250判斷刷新請求信號REFRQ是被致能，則控制邏輯電路250可在子字元線區動信號RASB被致能的刷新週期RC2中，啟動刷新動作。
簡單來說，若控制邏輯電路250在晶片致能信號CE#的被致能時間區間的結束時間點TA3上，判斷出刷新請求信號REFRQ開始被致能的時間點早於晶片致能信號CE#的被致能時間區間的結束時間點TA3時，即可表示在下一次寫入週期WC22前，在子字元線驅動信號RASB被致能的刷新週期RC2中，具有充足的時間以使得偽靜態隨機存取記憶體200在刷新週期RC2中執行刷新動作。
值得一提的是，在執行完刷新動作後（刷新週期RC2結束後），控制器220可對應產生一刷新請求結束信號REFEND。其中，刷新請求結束信號REFEND被傳送至刷新信號產生器210，刷新信號產生器210並依據刷新請求結束信號REFEND以產生重置信號RESET，且將重置信號RESET傳遞至計時器280。計時器280則可依據重置信號RESET來重置其計時動作，並在當子字元線驅動信號RASB進入寫入週期WC22的同時，刷新請求信號REFRQ被重置為禁能狀態。
在本實施例中，偽靜態隨機存取記憶體200中的第一延遲時間點TA2與第一時間點TA1的時間差可以等於基礎時脈信號CLK的兩個時脈週期。詳細來說，本實施例是藉由調降致能晶片致能信號CE#的第一時間點TA1與致能子字元線驅動信號RASB的延遲時間點TA2的時間差距，以回應相對早被致能的刷新請求信號REFRQ以啟動刷新動作，並藉以改善習知技術中，偽靜態隨機存取記憶體的刷新的方法可能會受到新的寫入週期WC21即將開始，導致刷新週期RC1的時間長度過短而無法有效地執行刷新動作的問題。
以下請同時參照圖2以及圖4B，圖4B 是依照本發明另一實施例說明一種偽靜態隨機存取記憶體的刷新的方法的波形示意圖。針對圖4B中的基礎時脈信號CLK、晶片致能信號CE#以及位址資料信號ADi之間的時序關係，皆相同於圖4A以及前一實施例的說明內容中，在此恕不多贅述。
不同於前一實施例，在圖4B中，接續於寫入週期WC13之後，在晶片致能信號CE#的被致能時間區間的結束時間點TA4時，若控制邏輯電路250判斷刷新請求信號REFRQ被禁能，則控制邏輯電路250將會使子字元線驅動信號RASB執行一第二資料寫入動作，並且不會啟動刷新動作。另一方面，在晶片致能信號CE#的被致能時間區間的結束時間點TA4後，若控制邏輯電路250判斷刷新請求信號REFRQ被致能，基於刷新週期RC3的時間長度過短（僅有兩個基礎時脈信號CLK的週期）而無法有效地執行刷新動作，控制邏輯電路250不會在刷新週期RC3中執行刷新動作，並會於第二資料寫入動作結束後的刷新週期RC4間來執行刷新動作。
基於上述所提及的狀況，在本實施例中，當子字元線驅動信號RASB致能地執行於寫入週期WC23時，刷新請求信號REFRQ仍然可以處於致能狀態，以使得當寫入週期WC23結束寫入動作後，偽靜態隨機存取記憶體200可基於仍然被致能的刷新請求信號REFRQ於刷新週期RC4中執行刷新動作。接著，當刷新週期RC4結束刷新動作後，控制器220將產生刷新請求結束信號REFEND。其中，刷新信號產生器210則接收刷新請求結束信號REFEND，並依據刷新請求結束信號REFEND以產生重置信號RESET，且將重置信號RESET傳遞至計時器280以使得計時器280重置其計時動作，當子字元線驅動信號RASB在進入寫入週期WC24的同時，刷新請求信號REFRQ被重置為禁能狀態。
簡單來說，若控制邏輯電路250在晶片致能信號CE#的被致能時間區間的結束時間點TA4時，判斷刷新請求信號REFRQ開始被致能的時間點晚於晶片致能信號CE#的被致能時間區間的結束時間點TA4時，不同於習知技術會忽略當次的刷新動作，在本實施例中，將會藉由延長刷新請求信號REFRQ的致能時間，使得執行完寫入週期WC23中的寫入動作後，依然可以在刷新週期RC4中執行刷新動作，以維持偽靜態隨機存取記憶體200的穩定性。
圖3 是依照本發明一實施例說明一種子字元線的驅動電路的示意圖。請注意，圖4A以及圖4B中的字元線驅動信號WLD_T、字元線控制信號MWL_N分別控制於圖3中的子字元線的驅動電路300以驅動本發明的偽靜態隨機存取記憶體200中的子字元線。其中，子字元線的驅動電路300包括電晶體M1-M3。請同時參照圖3以及圖4A，以下針對本發明一實施例進行舉例說明，相同地，本發明另一實施例亦可以相同方式實施。
當子字元線驅動信號RASB需被致能以驅動選中的子字元線時，則字元線驅動信號WLD_T可以被設定為高準位，且字元線控制信號MWL_N可以被設定為低準位。透過低準位的字元線控制信號MWL_N，電晶體M1可被導通（電晶體M2被斷開），且子字元線信號WL可以依據字元線驅動信號WLD_T被拉高至高準位而被致能。相反的，若子字元線驅動信號RASB停止驅動子字元線時，則字元線驅動信號WLD_T可以被設定為低準位且字元線控制信號MWL_N可以被設定為高準位。在此狀態下，電晶體M1被斷開而電晶體M2被導通，且子字元線信號WL可以接收到參考接地端GND的低準位而被禁能。另一方面，則子字元線的驅動電路300另可藉由高準位的重置信號WRST_N，來使得電晶體M3被導通，並使子字元線信號WL亦可接收到參考接地端GND的低準位而被禁能。
圖5是依照本發明一實施例說明一種偽靜態隨機存取記憶體的刷新的方法的流程圖。請同時參照圖4A以及圖5，在步驟S510中，控制邏輯電路250接收訊號產生器所提供的時脈信號以作為偽靜態隨機存取記憶體200的基礎時脈信號CLK。在步驟S520中，在第一時間點TA1致能晶片致能信號CE#以執行第一寫入動作，並在晶片致能信號CE#的被致能時間區間接收位址資料信號ADi。在步驟S530中，在第一時間點TA1後的延遲時間點TA2致能子字元線驅動信號RASB，並在子字元線驅動信號RASB的被致能時間區間將位址資料信號ADi寫入至至少一選中感測放大器。在步驟S540中，接收刷新請求信號REFRQ，並依據晶片致能信號CE#的被致能時間區間的結束時間點TA3以判斷刷新請求信號REFRQ是否被致能，以決定啟動刷新動作的時機。關於各步驟的實施細節在前述的實施例及實施方式都有詳盡的說明，以下恕不多贅述。
綜上所述，本發明藉由控制邏輯電路依據刷新請求信號開始被致能的時間點早於或晚於晶片致能信號的被致能時間區間的結束時間點以決定啟動刷新動作的時機。若控制邏輯電路判斷刷新請求信號開始被致能的時間點早於晶片致能信號的被致能時間區間的結束時間點，則表示子字元線驅動信號中的刷新週期將有充足的時間執行刷新動作。相反的，若控制邏輯電路判斷刷新請求信號開始被致能的時間點晚於晶片致能信號的被致能時間區間的結束時間點，則藉由延長刷新請求信號的致能時間，使得執行完寫入週期中的寫入動作後，依然可以在刷新週期中，對於寫入資料執行刷新動作，以維持偽靜態隨機存取記憶體的穩定性。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
200‧‧‧偽靜態隨機存取記憶體
210‧‧‧刷新信號產生器
220‧‧‧控制器
230‧‧‧動態記憶體陣列
240‧‧‧輸入輸出電路
250‧‧‧控制邏輯電路
260‧‧‧位址產生器
270-27N‧‧‧狀態暫存器
280‧‧‧計時器
290‧‧‧刷新控制及位址產生器
300‧‧‧子字元線的驅動電路
ADi‧‧‧位址資料信號
CE#‧‧‧晶片致能信號
CLK‧‧‧基礎時脈信號
CSL‧‧‧控制信號
D1-D4‧‧‧寫入資料
GND‧‧‧參考接地端
M1-M3‧‧‧電晶體
MWL_N‧‧‧字元線控制信號
TA1‧‧‧第一時間點
TA2‧‧‧延遲時間點
TA3、TA4‧‧‧結束時間點
RASB‧‧‧子字元線驅動信號
RC1-RC4‧‧‧刷新週期
S510-S540‧‧‧步驟
REFEND‧‧‧刷新請求結束信號
REFRQ‧‧‧刷新請求信號
RESET、WRST_N‧‧‧重置信號
W、A1-A3‧‧‧位址資料
WC11-WC13、WC21-WC24‧‧‧寫入週期
WL‧‧‧子字元線信號
WLD_T‧‧‧字元線驅動信號
圖1是習知的偽靜態隨機存取記憶體的刷新的方法的波形示意圖。 圖2是依照本發明一實施例說明一種偽靜態隨機存取記憶體的電路示意圖。 圖3是依照本發明一實施例說明一種子字元線的驅動電路的示意圖。 圖4A是依照本發明一實施例說明一種偽靜態隨機存取記憶體的刷新的方法的波形示意圖。 圖4B是依照本發明另一實施例說明一種偽靜態隨機存取記憶體的刷新的方法的波形示意圖。 圖5是依照本發明一實施例說明一種偽靜態隨機存取記憶體的刷新的方法的流程圖。

Claims (15)

  1. 一種刷新的方法，適用於一偽靜態隨機存取記憶體，包括： 提供一基礎時脈信號； 在一第一時間點致能一晶片致能信號以執行一第一寫入動作，並在該晶片致能信號的被致能時間區間接收一寫入資料； 在該第一時間點後的一延遲時間點致能一子字元線驅動信號，並在該子字元線驅動信號的一被致能時間區間將該寫入資料寫入至至少一選中感測放大器；以及 接收一刷新請求信號，並依據該晶片致能信號的該被致能時間區間的一結束時間點以判斷該刷新請求信號是否被致能，以決定啟動一刷新動作的時機。
  2. 如申請專利範圍第1項所述的刷新的方法，其中依據該晶片致能信號的該被致能時間區間的該結束時間點以判斷該刷新請求信號是否被致能，以決定啟動該刷新動作的時機的步驟包括： 在該被致能時間區間的該結束時間點時，若該刷新請求信號被致能，啟動該刷新動作。
  3. 如申請專利範圍第2項所述的刷新的方法，其中啟動該刷新動作的步驟包括： 在該晶片致能信號的該被致能時間區間的該結束時間點後，致能該子字元線驅動信號，並執行該刷新動作；以及 在該刷新動作結束後，使該刷新請求信號被禁能。
  4. 如申請專利範圍第1項所述的刷新的方法，其中依據該晶片致能信號的該被致能時間區間的該結束時間點以判斷該刷新請求信號是否被致能，以決定啟動該刷新動作的時機的步驟包括： 在該晶片致能信號的該被致能時間區間的該結束時間點時，若該刷新請求信號被禁能，停止啟動該刷新動作並執行一第二資料寫入動作；以及 若在該被致能時間區間的該結束時間點後，該刷新請求信號被致能，則在該第二資料寫入動作結束後，啟動該刷新動作。
  5. 如申請專利範圍第4項所述的刷新的方法，其中執行該刷新動作的步驟之後更包括： 在該刷新動作結束後，使該刷新請求信號被禁能。
  6. 如申請專利範圍第1項所述的刷新的方法，更包括： 在該晶片致能信號被致能的時間區間接收一位址資料， 其中該位址資料用以指示該至少一選中感測放大器。
  7. 如申請專利範圍第1項所述的刷新的方法，其中該延遲時間點與該第一時間點的時間差等於該基礎時脈信號的兩個時脈週期。
  8. 一種偽靜態隨機存取記憶體，包括： 一刷新信號產生器，產生一刷新請求信號； 一控制器，耦接該刷新信號產生器； 一動態記憶體陣列，耦接該控制器；以及 一輸入輸出電路，耦接該動態記憶體陣列以及該控制器， 其中，該控制器用以： 接收一基礎時脈信號； 接收在一第一時間點致能的一晶片致能信號以執行一第一寫入動作，並在該晶片致能信號被致能的時間區間接收一寫入資料； 在該第一時間點後的一延遲時間點致能一子字元線驅動信號，並在該子字元線驅動信號的一被致能時間區間將該寫入資料寫入至至少一選中感測放大器；以及 接收該刷新請求信號，並依據該晶片致能信號的該被致能時間區間的一結束時間點以判斷該刷新請求信號是否被致能，以決定啟動一刷新動作的時機。
  9. 如申請專利範圍第8項所述的偽靜態隨機存取記憶體，其中在該晶片致能信號的該被致能時間區間的該結束時間點時，若該刷新請求信號被致能，該控制器啟動該刷新動作。
  10. 如申請專利範圍第9項所述的偽靜態隨機存取記憶體，其中在晶片致能信號該被致能時間區間的該結束時間點後，該控制器致能該子字元線驅動信號，並執行該刷新動作，該控制器在該刷新動作結束後產生一刷新請求結束信號， 其中，刷新信號產生器接收該刷新請求結束信號，並依據該刷新請求結束信號以禁能該刷新請求信號。
  11. 如申請專利範圍第8項所述的偽靜態隨機存取記憶體，其中在該晶片致能信號的該被致能時間區間的該結束時間點時，若該刷新請求信號被禁能，該控制器停止啟動該刷新動作並執行一第二資料寫入動作，若在該被致能時間區間的該結束時間點後，該刷新請求信號被致能，該控制器則在該第二資料寫入動作結束後，啟動該刷新動作。
  12. 如申請專利範圍第11項所述的偽靜態隨機存取記憶體，其中該控制器在該刷新動作結束後，產生一刷新請求結束信號，刷新信號產生器接收該刷新請求結束信號，並依據該刷新請求結束信號以禁能該刷新請求信號。
  13. 如申請專利範圍第8項所述的偽靜態隨機存取記憶體，其中該第一延遲時間點與該第一時間點的時間差等於該基礎時脈信號的兩個時脈週期。
  14. 如申請專利範圍第8項所述的偽靜態隨機存取記憶體，其中該控制器包括： 一控制邏輯電路，接收該基礎時脈信號以及該晶片致能信號； 一位址產生器，耦接該控制邏輯電路及該動態記憶體陣列，產生多個位址信號；以及 多數個狀態暫存器，耦接該位址產生器以及該控制邏輯電路。
  15. 如申請專利範圍第14項所述的偽靜態隨機存取記憶體，其中該刷新信號產生器包括： 一計時器，產生該刷新請求信號；以及 一刷新控制及位址產生器，耦接該計時器， 其中該刷新控制及位址產生器依據一刷新請求結束信號以產生一重置信號，並傳送該重置信號至該計時器以使該刷新請求信號被禁能。
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