JP2002367370A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- G11C11/408—Address circuits
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Abstract
(57)【要約】
【課題】 リフレッシュ動作時の消費電力が低減された
半導体記憶装置を提供する。 【解決手段】 ワード線を活性化する時刻とこれに遅れ
てセンスアンプを活性化する時刻との間の遅延時間を通
常の読出動作とリフレッシュ動作において変更するロウ
系制御回路６４を設ける。リフレッシュ時間を長くして
メモリセルの電荷が減少した場合においても、センスア
ンプの感度が上がるので、リフレッシュ動作が可能とな
る。したがってリフレッシュ間隔を長くすることにより
消費電力を低減することができる。
半導体記憶装置を提供する。 【解決手段】 ワード線を活性化する時刻とこれに遅れ
てセンスアンプを活性化する時刻との間の遅延時間を通
常の読出動作とリフレッシュ動作において変更するロウ
系制御回路６４を設ける。リフレッシュ時間を長くして
メモリセルの電荷が減少した場合においても、センスア
ンプの感度が上がるので、リフレッシュ動作が可能とな
る。したがってリフレッシュ間隔を長くすることにより
消費電力を低減することができる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的には、リフレッシュ時の消費電力を
低減することができるダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）に関する。
に関し、より特定的には、リフレッシュ時の消費電力を
低減することができるダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）に関する。
【０００２】
【従来の技術】図１５は、従来のシンクロナスＤＲＡＭ
の行活性化タイミング制御を行なうコントロール回路５
０８の構成を示したブロック図である。
の行活性化タイミング制御を行なうコントロール回路５
０８の構成を示したブロック図である。
【０００３】図１５を参照して、コントロール回路５０
８は、制御信号ｉｎｔ．ＺＲＡＳ，ｉｎｔ．ＺＣＡＳ，
ｉｎｔ．ＺＷＥ，ｉｎｔ．ＺＣＳおよび内部バンクアド
レス信号ｉｎｔ．ＢＡ＜０：１＞を受けて、ロウアドレ
スデコード信号ＲＡＤＥ＜０：３＞，ワード線トリガ信
号ＲＸＴ＜０：３＞，センスアンプ活性化信号Ｓ０Ｎ＜
０：３＞およびリフレッシュ時の内部アドレスＱを出力
する。なお、信号名に付される“Ｚ”はＬアクティブな
信号であることを示している。
８は、制御信号ｉｎｔ．ＺＲＡＳ，ｉｎｔ．ＺＣＡＳ，
ｉｎｔ．ＺＷＥ，ｉｎｔ．ＺＣＳおよび内部バンクアド
レス信号ｉｎｔ．ＢＡ＜０：１＞を受けて、ロウアドレ
スデコード信号ＲＡＤＥ＜０：３＞，ワード線トリガ信
号ＲＸＴ＜０：３＞，センスアンプ活性化信号Ｓ０Ｎ＜
０：３＞およびリフレッシュ時の内部アドレスＱを出力
する。なお、信号名に付される“Ｚ”はＬアクティブな
信号であることを示している。
【０００４】コントロール回路５０８は、制御信号ｉｎ
ｔ．ＺＲＡＳ，ｉｎｔ．ＺＣＡＳ，ｉｎｔ．ＺＷＥ，ｉ
ｎｔ．ＺＣＳを受けてこれらの組合せからコマンドを検
出するコマンドデコード回路５５２と、コマンドデコー
ド回路５５２の出力に応じてリフレッシュ制御を行なう
リフレッシュ制御部５５４とを含む。
ｔ．ＺＲＡＳ，ｉｎｔ．ＺＣＡＳ，ｉｎｔ．ＺＷＥ，ｉ
ｎｔ．ＺＣＳを受けてこれらの組合せからコマンドを検
出するコマンドデコード回路５５２と、コマンドデコー
ド回路５５２の出力に応じてリフレッシュ制御を行なう
リフレッシュ制御部５５４とを含む。
【０００５】コントロール回路５０８は、さらに、内部
バンクアドレス信号ｉｎｔ．ＢＡ＜０：１＞に応じてコ
マンドデコード回路５５２の出力を選択するバンク選択
部５５６と、内部バンクアドレス信号ｉｎｔ．ＢＡ＜
０：１＞に応じてリフレッシュ制御部５５４の出力を選
択するバンク選択部５６０とを含む。
バンクアドレス信号ｉｎｔ．ＢＡ＜０：１＞に応じてコ
マンドデコード回路５５２の出力を選択するバンク選択
部５５６と、内部バンクアドレス信号ｉｎｔ．ＢＡ＜
０：１＞に応じてリフレッシュ制御部５５４の出力を選
択するバンク選択部５６０とを含む。
【０００６】コントロール回路５０８は、さらに、バン
ク選択部５５６が出力する信号ＡＣＴ＜０：３＞とバン
ク選択部５６０が出力する信号ＡＲＥＦ＜０：３＞を受
けて信号ＺＲＡＳＥ＜０：３＞を出力するＮＯＲ回路５
５８と、信号ＺＲＡＳＥ＜０：３＞に応じてロウアドレ
スデコード信号ＲＡＤＥ＜０：３＞，ワード線トリガ信
号ＲＸＴ＜０：３＞，センスアンプ活性化信号Ｓ０Ｎ＜
０：３＞を出力する制御回路５６２とを含む。
ク選択部５５６が出力する信号ＡＣＴ＜０：３＞とバン
ク選択部５６０が出力する信号ＡＲＥＦ＜０：３＞を受
けて信号ＺＲＡＳＥ＜０：３＞を出力するＮＯＲ回路５
５８と、信号ＺＲＡＳＥ＜０：３＞に応じてロウアドレ
スデコード信号ＲＡＤＥ＜０：３＞，ワード線トリガ信
号ＲＸＴ＜０：３＞，センスアンプ活性化信号Ｓ０Ｎ＜
０：３＞を出力する制御回路５６２とを含む。
【０００７】コマンドデコード回路５５２は、制御信号
ｉｎｔ．ＺＲＡＳ，ｉｎｔ．ＺＣＡＳ，ｉｎｔ．ＺＷ
Ｅ，ｉｎｔ．ＺＣＳを受けてアクティブコマンドを検出
するアクティブコマンドデコーダ５７２と、制御信号ｉ
ｎｔ．ＺＲＡＳ，ｉｎｔ．ＺＣＡＳ，ｉｎｔ．ＺＷＥ，
ｉｎｔ．ＺＣＳを受けてオートリフレッシュコマンドを
検出するオートリフレッシュコマンドデコーダ５７４
と、制御信号ｉｎｔ．ＺＲＡＳ，ｉｎｔ．ＺＣＡＳ，ｉ
ｎｔ．ＺＷＥ，ｉｎｔ．ＺＣＳを受けてセルフリフレッ
シュコマンドを検出するセルフリフレッシュコマンドデ
コーダ５７６とを含む。
ｉｎｔ．ＺＲＡＳ，ｉｎｔ．ＺＣＡＳ，ｉｎｔ．ＺＷ
Ｅ，ｉｎｔ．ＺＣＳを受けてアクティブコマンドを検出
するアクティブコマンドデコーダ５７２と、制御信号ｉ
ｎｔ．ＺＲＡＳ，ｉｎｔ．ＺＣＡＳ，ｉｎｔ．ＺＷＥ，
ｉｎｔ．ＺＣＳを受けてオートリフレッシュコマンドを
検出するオートリフレッシュコマンドデコーダ５７４
と、制御信号ｉｎｔ．ＺＲＡＳ，ｉｎｔ．ＺＣＡＳ，ｉ
ｎｔ．ＺＷＥ，ｉｎｔ．ＺＣＳを受けてセルフリフレッ
シュコマンドを検出するセルフリフレッシュコマンドデ
コーダ５７６とを含む。
【０００８】リフレッシュ制御部５５４は、セルフリフ
レッシュコマンドデコーダ５７６が出力する信号ＳＲＥ
Ｆに応じて信号ＲＩＮＧＯＵＴを一定周期ごとに活性化
させるセルフリフレッシュタイマ５８０と、オートリフ
レッシュコマンドデコーダ５７４の出力と信号ＲＩＮＧ
ＯＵＴに応じて信号ＡＲＥＦＳを出力するリフレッシュ
動作制御回路５８２と、信号ＡＲＥＦＳに応じて信号Ｒ
ＥＦＡを出力する１ショットパルス発生回路５８４と、
信号ＲＥＦＡに応じてリフレッシュ時の内部アドレスＱ
をカウントアップする内部アドレスカウンタ５８６とを
含む。
レッシュコマンドデコーダ５７６が出力する信号ＳＲＥ
Ｆに応じて信号ＲＩＮＧＯＵＴを一定周期ごとに活性化
させるセルフリフレッシュタイマ５８０と、オートリフ
レッシュコマンドデコーダ５７４の出力と信号ＲＩＮＧ
ＯＵＴに応じて信号ＡＲＥＦＳを出力するリフレッシュ
動作制御回路５８２と、信号ＡＲＥＦＳに応じて信号Ｒ
ＥＦＡを出力する１ショットパルス発生回路５８４と、
信号ＲＥＦＡに応じてリフレッシュ時の内部アドレスＱ
をカウントアップする内部アドレスカウンタ５８６とを
含む。
【０００９】制御回路５６２は、信号ＺＲＡＳＥ＜０＞
に応じてロウアドレスデコード信号ＲＡＤＥ＜０＞、ワ
ード線トリガ信号ＲＸＴ＜０＞、センスアンプ活性化信
号Ｓ０Ｎ＜０＞を出力するロウ系制御回路５６４と、信
号ＺＲＡＳＥ＜１＞に応じてロウアドレスデコード信号
ＲＡＤＥ＜１＞、ワード線トリガ信号ＲＸＴ＜１＞、セ
ンスアンプ活性化信号Ｓ０Ｎ＜１＞を出力するロウ系制
御回路５６６と、信号ＺＲＡＳＥ＜２＞に応じてロウア
ドレスデコード信号ＲＡＤＥ＜２＞、ワード線トリガ信
号ＲＸＴ＜２＞、センスアンプ活性化信号Ｓ０Ｎ＜２＞
を出力するロウ系制御回路５６８と、信号ＺＲＡＳＥ＜
３＞に応じてロウアドレスデコード信号ＲＡＤＥ＜３
＞、ワード線トリガ信号ＲＸＴ＜３＞、センスアンプ活
性化信号Ｓ０Ｎ＜３＞を出力するロウ系制御回路５７０
とを含む。
に応じてロウアドレスデコード信号ＲＡＤＥ＜０＞、ワ
ード線トリガ信号ＲＸＴ＜０＞、センスアンプ活性化信
号Ｓ０Ｎ＜０＞を出力するロウ系制御回路５６４と、信
号ＺＲＡＳＥ＜１＞に応じてロウアドレスデコード信号
ＲＡＤＥ＜１＞、ワード線トリガ信号ＲＸＴ＜１＞、セ
ンスアンプ活性化信号Ｓ０Ｎ＜１＞を出力するロウ系制
御回路５６６と、信号ＺＲＡＳＥ＜２＞に応じてロウア
ドレスデコード信号ＲＡＤＥ＜２＞、ワード線トリガ信
号ＲＸＴ＜２＞、センスアンプ活性化信号Ｓ０Ｎ＜２＞
を出力するロウ系制御回路５６８と、信号ＺＲＡＳＥ＜
３＞に応じてロウアドレスデコード信号ＲＡＤＥ＜３
＞、ワード線トリガ信号ＲＸＴ＜３＞、センスアンプ活
性化信号Ｓ０Ｎ＜３＞を出力するロウ系制御回路５７０
とを含む。
【００１０】図１６は、図１５におけるロウ系制御回路
５６４の構成を示した回路図である。
５６４の構成を示した回路図である。
【００１１】図１６を参照して、ロウ系制御回路５６４
は、信号ＺＲＡＳＥに応じてロウアドレスデコード信号
ＲＡＤＥを出力する信号発生部６３２と、信号ＺＲＡＳ
Ｅおよび信号ＲＡＤＥに応じて信号ＲＸＴを出力する信
号発生部６３４と、信号ＲＸＴに応じてセンスアンプ活
性化信号Ｓ０Ｎ，／Ｓ０Ｎを出力する信号発生部６３６
とを含む。
は、信号ＺＲＡＳＥに応じてロウアドレスデコード信号
ＲＡＤＥを出力する信号発生部６３２と、信号ＺＲＡＳ
Ｅおよび信号ＲＡＤＥに応じて信号ＲＸＴを出力する信
号発生部６３４と、信号ＲＸＴに応じてセンスアンプ活
性化信号Ｓ０Ｎ，／Ｓ０Ｎを出力する信号発生部６３６
とを含む。
【００１２】信号発生部６３２は、センスアンプ活性化
信号Ｓ０Ｎを遅延させる遅延段６４０と、信号ＺＲＡＳ
Ｅを受けて反転するインバータ６３８と、遅延段６４０
およびインバータ６３８の出力を受けて信号ＲＡＤＥを
出力するＯＲ回路６４２とを含む。
信号Ｓ０Ｎを遅延させる遅延段６４０と、信号ＺＲＡＳ
Ｅを受けて反転するインバータ６３８と、遅延段６４０
およびインバータ６３８の出力を受けて信号ＲＡＤＥを
出力するＯＲ回路６４２とを含む。
【００１３】遅延段６４０は、センスアンプ活性化信号
Ｓ０Ｎを受ける直列に接続されたインバータ６４４，６
４６を含む。
Ｓ０Ｎを受ける直列に接続されたインバータ６４４，６
４６を含む。
【００１４】信号発生部６３４は、信号ＺＲＡＳＥを受
けて反転するインバータ６４８と、インバータ６４８の
出力を受けて遅延させる遅延段６５０と、信号ＲＡＤＥ
を遅延させる遅延段６５２と、遅延段６５０，６５２の
出力を受けて信号ＲＸＴを出力するＡＮＤ回路６５４と
を含む。
けて反転するインバータ６４８と、インバータ６４８の
出力を受けて遅延させる遅延段６５０と、信号ＲＡＤＥ
を遅延させる遅延段６５２と、遅延段６５０，６５２の
出力を受けて信号ＲＸＴを出力するＡＮＤ回路６５４と
を含む。
【００１５】遅延段６５０は、インバータ６４８の出力
を受ける直列に接続されたインバータ６５６，６５８を
含む。遅延段６５２は、信号ＲＡＤＥを受ける直列に接
続されたインバータ６６０，６６２を含む。
を受ける直列に接続されたインバータ６５６，６５８を
含む。遅延段６５２は、信号ＲＡＤＥを受ける直列に接
続されたインバータ６６０，６６２を含む。
【００１６】信号発生部６３６は、信号ＲＸＴを受けて
遅延させセンスアンプ活性化信号Ｓ０Ｎを出力する遅延
段６６４と、センスアンプ活性化信号Ｓ０Ｎを受けて反
転してセンスアンプ活性化信号／Ｓ０Ｎを出力するイン
バータ６７６とを含む。
遅延させセンスアンプ活性化信号Ｓ０Ｎを出力する遅延
段６６４と、センスアンプ活性化信号Ｓ０Ｎを受けて反
転してセンスアンプ活性化信号／Ｓ０Ｎを出力するイン
バータ６７６とを含む。
【００１７】遅延段６６４は、信号ＲＸＴを受ける直列
に接続されたインバータ６７８，６８０を含む。
に接続されたインバータ６７８，６８０を含む。
【００１８】図１７は、図１５におけるオートリフレッ
シュコマンドデコーダ５７４とリフレッシュ動作制御回
路５８２の構成を示した回路図である。
シュコマンドデコーダ５７４とリフレッシュ動作制御回
路５８２の構成を示した回路図である。
【００１９】図１７を参照して、オートリフレッシュコ
マンドデコーダ５７４は、信号ｉｎｔ．ＺＲＡＳを受け
て反転するインバータ６９２と、信号ｉｎｔ．ＺＣＡＳ
を受けて反転するインバータ６９４と、インバータ６９
２，６９４の出力および信号ｉｎｔ．ＺＷＥを受けるＮ
ＡＮＤ回路６９６とを含む。
マンドデコーダ５７４は、信号ｉｎｔ．ＺＲＡＳを受け
て反転するインバータ６９２と、信号ｉｎｔ．ＺＣＡＳ
を受けて反転するインバータ６９４と、インバータ６９
２，６９４の出力および信号ｉｎｔ．ＺＷＥを受けるＮ
ＡＮＤ回路６９６とを含む。
【００２０】リフレッシュ動作制御回路５８２は、ノー
ドＮ１１にＮＡＮＤ回路６９６の出力を受ける。
ドＮ１１にＮＡＮＤ回路６９６の出力を受ける。
【００２１】リフレッシュ動作制御回路５８２は、ノー
ドＮ１１に入力が接続され出力がノードＮ１３に接続さ
れる反転遅延回路６９８と、ノードＮ１１に一方の入力
が接続されノードＮ１３に他方の入力が接続されノード
Ｎ１２に出力が接続されるＮＯＲ回路７００と、信号Ｒ
ＩＮＧＯＵＴとＮＯＲ回路７００の出力とを受けるＮＯ
Ｒ回路７０２とを含む。反転遅延回路６９８は、直列に
接続されたインバータ７１０，７１２，７１４を含む。
ドＮ１１に入力が接続され出力がノードＮ１３に接続さ
れる反転遅延回路６９８と、ノードＮ１１に一方の入力
が接続されノードＮ１３に他方の入力が接続されノード
Ｎ１２に出力が接続されるＮＯＲ回路７００と、信号Ｒ
ＩＮＧＯＵＴとＮＯＲ回路７００の出力とを受けるＮＯ
Ｒ回路７０２とを含む。反転遅延回路６９８は、直列に
接続されたインバータ７１０，７１２，７１４を含む。
【００２２】リフレッシュ動作制御回路５８２は、さら
に、ＮＯＲ回路７０２の出力に応じてデータがセットさ
れるラッチ回路７０４と、ラッチ回路７０４の出力を遅
延させる遅延段７０６と、遅延段７０６の出力を反転す
るインバータ７０８とを含む。
に、ＮＯＲ回路７０２の出力に応じてデータがセットさ
れるラッチ回路７０４と、ラッチ回路７０４の出力を遅
延させる遅延段７０６と、遅延段７０６の出力を反転す
るインバータ７０８とを含む。
【００２３】ラッチ回路７０４は、一方の入力がＮＯＲ
回路７０２の出力を受け他方の入力がノードＮ１５に接
続され信号ＡＲＥＦＳを出力するＮＡＮＤ回路７１６
と、一方の入力が信号ＡＲＥＦＳを受け他方の入力がノ
ードＮ１４に接続され出力ノードがノードＮ１５に接続
されるＮＡＮＤ回路７１８とを含む。
回路７０２の出力を受け他方の入力がノードＮ１５に接
続され信号ＡＲＥＦＳを出力するＮＡＮＤ回路７１６
と、一方の入力が信号ＡＲＥＦＳを受け他方の入力がノ
ードＮ１４に接続され出力ノードがノードＮ１５に接続
されるＮＡＮＤ回路７１８とを含む。
【００２４】遅延段７０６は、信号ＡＲＥＦＳを受ける
直列に接続されたインバータ７２０，７２２を含む。
直列に接続されたインバータ７２０，７２２を含む。
【００２５】図１８は、従来のＤＲＡＭのオートリフレ
ッシュ動作を説明するための動作波形図である。
ッシュ動作を説明するための動作波形図である。
【００２６】図１８を参照して、信号ｅｘｔ．ＺＲＡ
Ｓ，ｅｘｔ．ＺＣＡＳ，ｅｘｔ．ＺＷＥ，ＣＫＥ，ＣＬ
Ｋ，ＺＣＳは外部からＤＲＡＭに与えられる入力信号で
ある。信号ｅｘｔ．ＺＲＡＳはロウアドレスストローブ
信号であり、信号ｅｘｔ．ＺＣＡＳはコラムアドレスス
トローブ信号である。
Ｓ，ｅｘｔ．ＺＣＡＳ，ｅｘｔ．ＺＷＥ，ＣＫＥ，ＣＬ
Ｋ，ＺＣＳは外部からＤＲＡＭに与えられる入力信号で
ある。信号ｅｘｔ．ＺＲＡＳはロウアドレスストローブ
信号であり、信号ｅｘｔ．ＺＣＡＳはコラムアドレスス
トローブ信号である。
【００２７】また、信号ＡＲＥＦは、オートリフレッシ
ュ時にＨレベルに設定されるオートリフレッシュ信号で
あり、信号ＲＡＤＥはロウアドレスデコーダを活性化す
るロウアドレスデコード信号であり、信号ＲＸＴは、ワ
ード線の活性化タイミングを与えるワード線トリガ信号
であり、信号ＲＥＦＡは、オートリフレッシュ時にアド
レスをカウントアップさせるクロック信号であり、信号
Ｑは内部で発生されたリフレッシュ時のアドレス信号で
ある。また、信号ＷＬはワード線に与えられる信号であ
り、信号Ｓ０Ｎはセンスアンプ活性化信号であり、信号
ＢＬ，ＺＢＬはビット線に与えられる信号である。
ュ時にＨレベルに設定されるオートリフレッシュ信号で
あり、信号ＲＡＤＥはロウアドレスデコーダを活性化す
るロウアドレスデコード信号であり、信号ＲＸＴは、ワ
ード線の活性化タイミングを与えるワード線トリガ信号
であり、信号ＲＥＦＡは、オートリフレッシュ時にアド
レスをカウントアップさせるクロック信号であり、信号
Ｑは内部で発生されたリフレッシュ時のアドレス信号で
ある。また、信号ＷＬはワード線に与えられる信号であ
り、信号Ｓ０Ｎはセンスアンプ活性化信号であり、信号
ＢＬ，ＺＢＬはビット線に与えられる信号である。
【００２８】なお、信号名に“Ｚ”の付く信号はＬアク
ティブの信号であることを示す。時刻ｔ１においてクロ
ック信号ｅｘｔ．ＣＬＫの立上がりエッジにおいてコマ
ンドが認識される。時刻ｔ１においては信号ＺＣＳ，ｅ
ｘｔ．ＺＲＡＳ，ｅｘｔ．ＺＣＡＳがいずれもＬレベル
に設定されており、一方、信号ｅｘｔ．ＺＷＥおよび信
号ＣＫＥはいずれもＨレベルに設定されている。
ティブの信号であることを示す。時刻ｔ１においてクロ
ック信号ｅｘｔ．ＣＬＫの立上がりエッジにおいてコマ
ンドが認識される。時刻ｔ１においては信号ＺＣＳ，ｅ
ｘｔ．ＺＲＡＳ，ｅｘｔ．ＺＣＡＳがいずれもＬレベル
に設定されており、一方、信号ｅｘｔ．ＺＷＥおよび信
号ＣＫＥはいずれもＨレベルに設定されている。
【００２９】これらの信号に応じて図１７のノードＮ１
１がＬレベルに変化し、応じてノードＮ１２がＨレベル
に設定される。応じてラッチ回路７０４がセットされる
ので信号ＡＲＥＦＳがＨレベルに設定される。
１がＬレベルに変化し、応じてノードＮ１２がＨレベル
に設定される。応じてラッチ回路７０４がセットされる
ので信号ＡＲＥＦＳがＨレベルに設定される。
【００３０】その後ノードＮ１３が反転遅延回路６９８
の遅延時間分だけ遅れてＨレベルに変化すると、応じて
ノードＮ１２はＬレベルに設定されるがラッチ回路７０
４がセットされた状態であるのでオートリフレッシュ信
号ＡＲＥＦはＨレベルのまま保持される。
の遅延時間分だけ遅れてＨレベルに変化すると、応じて
ノードＮ１２はＬレベルに設定されるがラッチ回路７０
４がセットされた状態であるのでオートリフレッシュ信
号ＡＲＥＦはＨレベルのまま保持される。
【００３１】オートリフレッシュ信号ＡＲＥＦがＨレベ
ルに設定されると、図１５に示す１ショットパルス発生
回路５８４が活性化され信号ＲＥＦＡにＨパルスが発生
する。信号ＲＥＦＡに発生するＨパルスに応じて内部ア
ドレスカウンタ５８６が活性化されてリフレッシュのた
めの内部アドレスＱを１ずつカウントアップする。
ルに設定されると、図１５に示す１ショットパルス発生
回路５８４が活性化され信号ＲＥＦＡにＨパルスが発生
する。信号ＲＥＦＡに発生するＨパルスに応じて内部ア
ドレスカウンタ５８６が活性化されてリフレッシュのた
めの内部アドレスＱを１ずつカウントアップする。
【００３２】一方、時刻ｔ１のクロックエッジに応じて
図１５のアクティブコマンドデコーダ５７２は信号ＡＣ
Ｔを活性化させる。応じて図１５のＮＯＲ回路５５８が
信号ＺＲＡＳＥをＬレベルに活性化する。
図１５のアクティブコマンドデコーダ５７２は信号ＡＣ
Ｔを活性化させる。応じて図１５のＮＯＲ回路５５８が
信号ＺＲＡＳＥをＬレベルに活性化する。
【００３３】信号ＺＲＡＳＥの変化に応じて制御回路５
６２は、時刻ｔ１においてまず信号ＲＸＴを活性化し、
内部遅延によって定まる時刻ｔ３においてセンスアンプ
活性化信号Ｓ０Ｎを活性化する。
６２は、時刻ｔ１においてまず信号ＲＸＴを活性化し、
内部遅延によって定まる時刻ｔ３においてセンスアンプ
活性化信号Ｓ０Ｎを活性化する。
【００３４】時刻ｔ２において信号ＲＸＴがＨレベルに
設定されると、デコードされたアドレスのワード線が選
択されてメモリセルがビット線ＢＬ，ＺＢＬにメモリセ
ルのデータに応じた電位差Ｖ０が生じる。
設定されると、デコードされたアドレスのワード線が選
択されてメモリセルがビット線ＢＬ，ＺＢＬにメモリセ
ルのデータに応じた電位差Ｖ０が生じる。
【００３５】時刻ｔ３においてセンスアンプ活性化信号
がＨレベルに設定されると、センスアンプが活性化され
てビット線ＢＬ，ＺＢＬ間の電位差Ｖ０が増幅されリフ
レッシュ動作が行なわれる。
がＨレベルに設定されると、センスアンプが活性化され
てビット線ＢＬ，ＺＢＬ間の電位差Ｖ０が増幅されリフ
レッシュ動作が行なわれる。
【００３６】次に、図１７の遅延段７０６の遅延時間分
遅れてノードＮ１４がＬレベルに設定されると、ノード
Ｎ１５がＨレベルに変化するとの、オートリフレッシュ
信号ＡＲＥＦがＬレベルに変化する。すると図１５のＮ
ＯＲ回路５５８は信号ＺＲＡＳＥをＨレベルに設定する
のでリフレッシュ動作が終了する。
遅れてノードＮ１４がＬレベルに設定されると、ノード
Ｎ１５がＨレベルに変化するとの、オートリフレッシュ
信号ＡＲＥＦがＬレベルに変化する。すると図１５のＮ
ＯＲ回路５５８は信号ＺＲＡＳＥをＨレベルに設定する
のでリフレッシュ動作が終了する。
【００３７】以上説明したように、オートリフレッシュ
動作は、外部からコマンドが与えられるとリフレッシュ
アドレスが内部でカウントアップされ、リフレッシュ動
作が１回行なわれる。したがって、外部からリフレッシ
ュのためのアドレス入力をおなう必要がない。
動作は、外部からコマンドが与えられるとリフレッシュ
アドレスが内部でカウントアップされ、リフレッシュ動
作が１回行なわれる。したがって、外部からリフレッシ
ュのためのアドレス入力をおなう必要がない。
【００３８】続いて従来のＤＲＡＭのセルフリフレッシ
ュについて説明する。図１９は、従来のＤＲＡＭのセル
フリフレッシュ時の動作を説明するための動作波形図で
ある。
ュについて説明する。図１９は、従来のＤＲＡＭのセル
フリフレッシュ時の動作を説明するための動作波形図で
ある。
【００３９】図１５、図１９を参照して、時刻ｔ１のク
ロック信号ｅｘｔ．ＣＬＫの立上がりエッジにおいてセ
ルフリフレッシュコマンドが認識される。セルフリフレ
ッシュコマンドは、信号ＺＣＳ，ｅｘｔ．ＺＲＡＳ，ｅ
ｘｔ．ＺＣＡＳ，ＣＫＥをＬレベルに設定し、信号ｅｘ
ｔ．ＺＷＥをＨレベルに設定することで指定することが
できる。
ロック信号ｅｘｔ．ＣＬＫの立上がりエッジにおいてセ
ルフリフレッシュコマンドが認識される。セルフリフレ
ッシュコマンドは、信号ＺＣＳ，ｅｘｔ．ＺＲＡＳ，ｅ
ｘｔ．ＺＣＡＳ，ＣＫＥをＬレベルに設定し、信号ｅｘ
ｔ．ＺＷＥをＨレベルに設定することで指定することが
できる。
【００４０】すると、図１５のセルフリフレッシュコマ
ンドデコーダ５７６は信号ＳＲＥＦをＨレベルに活性化
する。応じてセルフリフレッシュタイマ５８０が活性化
され、一定期間信号ＲＩＮＧＯＵＴをＨレベルに設定す
る。応じてオートリフレッシュ信号ＡＲＥＦが一定期間
Ｈレベルに設定され、図１８で説明した場合と同様にリ
フレッシュ動作が行なわれる。
ンドデコーダ５７６は信号ＳＲＥＦをＨレベルに活性化
する。応じてセルフリフレッシュタイマ５８０が活性化
され、一定期間信号ＲＩＮＧＯＵＴをＨレベルに設定す
る。応じてオートリフレッシュ信号ＡＲＥＦが一定期間
Ｈレベルに設定され、図１８で説明した場合と同様にリ
フレッシュ動作が行なわれる。
【００４１】信号ＺＲＡＳＥがＬレベルに設定されてか
ら一定時間経過した時刻ｔ３において、セルフリフレッ
シュタイマ５８０は信号ＲＩＮＧＯＵＴをＬレベルに設
定する。さらに一定時間経過した時刻ｔ４において、セ
ルフリフレッシュタイマ５８０は信号ＲＩＮＧＯＵＴを
Ｈレベルに設定する。このように信号ＲＩＮＧＯＵＴ
は、一定周期でＬレベルとＨレベルに繰返し設定され
る。
ら一定時間経過した時刻ｔ３において、セルフリフレッ
シュタイマ５８０は信号ＲＩＮＧＯＵＴをＬレベルに設
定する。さらに一定時間経過した時刻ｔ４において、セ
ルフリフレッシュタイマ５８０は信号ＲＩＮＧＯＵＴを
Ｈレベルに設定する。このように信号ＲＩＮＧＯＵＴ
は、一定周期でＬレベルとＨレベルに繰返し設定され
る。
【００４２】信号ＲＩＮＧＯＵＴに応じてオートリフレ
ッシュ信号ＡＲＥＦも同様に一定周期でＬレベルとＨレ
ベルに設定されるので、ロウアドレスが順次カウントア
ップされながら自動的にリフレッシュ動作が行なわれ
る。
ッシュ信号ＡＲＥＦも同様に一定周期でＬレベルとＨレ
ベルに設定されるので、ロウアドレスが順次カウントア
ップされながら自動的にリフレッシュ動作が行なわれ
る。
【００４３】以上説明したように、セルフリフレッシュ
動作は、外部からコマンドが与えられるとリフレッシュ
アドレスが内部でカウントアップされ、リフレッシュ動
作が繰り返して行なわれる。
動作は、外部からコマンドが与えられるとリフレッシュ
アドレスが内部でカウントアップされ、リフレッシュ動
作が繰り返して行なわれる。
【００４４】
【発明が解決しようとする課題】以上説明したように、
ＤＲＡＭは、書込まれているデータが消失しないように
一定期間ごとにリフレッシュ動作を行なう必要がある。
このリフレッシュ動作が行なわれるたびにＤＲＡＭは電
力を消費する。
ＤＲＡＭは、書込まれているデータが消失しないように
一定期間ごとにリフレッシュ動作を行なう必要がある。
このリフレッシュ動作が行なわれるたびにＤＲＡＭは電
力を消費する。
【００４５】近年、携帯型端末装置等にも大容量のメモ
リが搭載されるようになり、このような製品に用いられ
るＤＲＡＭでは一層の消費電力の低減が求められてい
る。
リが搭載されるようになり、このような製品に用いられ
るＤＲＡＭでは一層の消費電力の低減が求められてい
る。
【００４６】しかし、従来のＤＲＡＭにおいては、リフ
レッシュ動作時においても通常の読出動作と同様なタイ
ミングにおいて行活性化制御が行なわれているので、リ
フレッシュ動作時の消費電力が大きいという問題点があ
った。
レッシュ動作時においても通常の読出動作と同様なタイ
ミングにおいて行活性化制御が行なわれているので、リ
フレッシュ動作時の消費電力が大きいという問題点があ
った。
【００４７】この発明の目的は、リフレッシュ動作時の
消費電力を低減させることが可能な半導体記憶装置を提
供することである。
消費電力を低減させることが可能な半導体記憶装置を提
供することである。
【００４８】
【課題を解決するための手段】請求項１に記載の半導体
記憶装置は、行列状に配列される複数のメモリセルを含
むメモリブロックを備え、メモリブロックは、行に対応
する複数のワード線と、列に対応する複数のビット線対
と、複数のワード線のうちの一部を選択的に活性化する
行デコード回路と、複数のビット線対のうちの一部を選
択する列デコード回路と、複数のビット線に読出された
データを増幅するセンスアンプ回路とを含み、行デコー
ド回路およびセンスアンプ回路の制御を行なう制御回路
をさらに備え、制御回路は、外部から与えられる制御信
号から複数のコマンドを検出するコマンドデコード回路
と、コマンドデコード回路の出力に応じてワード線の活
性化タイミングを示す第１の活性化信号とセンスアンプ
の活性化タイミングを示す第２の活性化信号と出力する
行活性化タイミング制御部とを含み、行活性化タイミン
グ制御部は、コマンドデコーダが検出したコマンドが第
１のコマンドであるときには、第１の活性化信号を活性
化してから第１の時間経過後に第２の活性化信号を活性
化し、コマンドデコーダが検出したコマンドが第２のコ
マンドであるときには、第１の活性化信号を活性化して
から第１の時間よりも長い第２の時間経過後に第２の活
性化信号を活性化する。
記憶装置は、行列状に配列される複数のメモリセルを含
むメモリブロックを備え、メモリブロックは、行に対応
する複数のワード線と、列に対応する複数のビット線対
と、複数のワード線のうちの一部を選択的に活性化する
行デコード回路と、複数のビット線対のうちの一部を選
択する列デコード回路と、複数のビット線に読出された
データを増幅するセンスアンプ回路とを含み、行デコー
ド回路およびセンスアンプ回路の制御を行なう制御回路
をさらに備え、制御回路は、外部から与えられる制御信
号から複数のコマンドを検出するコマンドデコード回路
と、コマンドデコード回路の出力に応じてワード線の活
性化タイミングを示す第１の活性化信号とセンスアンプ
の活性化タイミングを示す第２の活性化信号と出力する
行活性化タイミング制御部とを含み、行活性化タイミン
グ制御部は、コマンドデコーダが検出したコマンドが第
１のコマンドであるときには、第１の活性化信号を活性
化してから第１の時間経過後に第２の活性化信号を活性
化し、コマンドデコーダが検出したコマンドが第２のコ
マンドであるときには、第１の活性化信号を活性化して
から第１の時間よりも長い第２の時間経過後に第２の活
性化信号を活性化する。
【００４９】請求項２に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、行活性化
タイミング制御部は、第１および第２のコマンドに応じ
て第１の活性化信号を活性化する第１の信号発生部と、
コマンドデコーダが検出したコマンドが第１のコマンド
であるときには、第１の信号発生部の出力を第１の遅延
時間だけ遅延させ、コマンドデコーダが検出したコマン
ドが第２のコマンドであるときには、第１の信号発生部
の出力を第２の遅延時間だけ遅延させて、第２の活性化
信号を出力する第２の信号発生部とを有する。
項１に記載の半導体記憶装置の構成に加えて、行活性化
タイミング制御部は、第１および第２のコマンドに応じ
て第１の活性化信号を活性化する第１の信号発生部と、
コマンドデコーダが検出したコマンドが第１のコマンド
であるときには、第１の信号発生部の出力を第１の遅延
時間だけ遅延させ、コマンドデコーダが検出したコマン
ドが第２のコマンドであるときには、第１の信号発生部
の出力を第２の遅延時間だけ遅延させて、第２の活性化
信号を出力する第２の信号発生部とを有する。
【００５０】請求項３に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置の構成に加えて、第２の信
号発生部は、第１の信号発生部の出力を受けて第１の遅
延時間だけ遅延させる第１の遅延回路と、第１の遅延回
路の出力を受けてさらに第２の遅延時間と第１の遅延時
間との差の時間だけ遅延させる第２の遅延回路と、第
１、第２の遅延回路の出力のいずれか一方をコマンドデ
コーダが検出したコマンドに応じて選択して第２の活性
化信号を出力する選択回路とを有する。
項２に記載の半導体記憶装置の構成に加えて、第２の信
号発生部は、第１の信号発生部の出力を受けて第１の遅
延時間だけ遅延させる第１の遅延回路と、第１の遅延回
路の出力を受けてさらに第２の遅延時間と第１の遅延時
間との差の時間だけ遅延させる第２の遅延回路と、第
１、第２の遅延回路の出力のいずれか一方をコマンドデ
コーダが検出したコマンドに応じて選択して第２の活性
化信号を出力する選択回路とを有する。
【００５１】請求項４に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成において、第１のコ
マンドは、行活性化コマンドであり、第２のコマンド
は、オートリフレッシュコマンドである。
項１に記載の半導体記憶装置の構成において、第１のコ
マンドは、行活性化コマンドであり、第２のコマンド
は、オートリフレッシュコマンドである。
【００５２】請求項５に記載の半導体記憶装置は、請求
項４に記載の半導体記憶装置の構成に加えて、コマンド
デコード回路は、オートリフレッシュコマンドを検出す
るコマンドデコーダを含み、制御回路は、コマンドデコ
ーダの出力に応じてリフレッシュ動作の開始を指示する
リフレッシュ制御回路と、リフレッシュ制御回路の出力
に応じてリフレッシュアドレスを発生するカウンタ回路
とを含む。
項４に記載の半導体記憶装置の構成に加えて、コマンド
デコード回路は、オートリフレッシュコマンドを検出す
るコマンドデコーダを含み、制御回路は、コマンドデコ
ーダの出力に応じてリフレッシュ動作の開始を指示する
リフレッシュ制御回路と、リフレッシュ制御回路の出力
に応じてリフレッシュアドレスを発生するカウンタ回路
とを含む。
【００５３】請求項６に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成において、第１のコ
マンドは、行活性化コマンドであり、第２のコマンド
は、セルフリフレッシュコマンドである。
項１に記載の半導体記憶装置の構成において、第１のコ
マンドは、行活性化コマンドであり、第２のコマンド
は、セルフリフレッシュコマンドである。
【００５４】請求項７に記載の半導体記憶装置は、請求
項６に記載の半導体記憶装置の構成に加えて、コマンド
デコード回路は、セルフリフレッシュコマンドを検出す
るコマンドデコーダを含み、制御回路は、コマンドデコ
ーダの出力に応じてリフレッシュ動作の開始を周期的に
指示するタイマ回路と、タイマ制御回路の出力に応じて
リフレッシュアドレスを発生するカウンタ回路とを含
む。
項６に記載の半導体記憶装置の構成に加えて、コマンド
デコード回路は、セルフリフレッシュコマンドを検出す
るコマンドデコーダを含み、制御回路は、コマンドデコ
ーダの出力に応じてリフレッシュ動作の開始を周期的に
指示するタイマ回路と、タイマ制御回路の出力に応じて
リフレッシュアドレスを発生するカウンタ回路とを含
む。
【００５５】請求項８に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、ワード線
の活性化電位を発生する電位発生回路をさらに備え、電
位発生回路は、第１のコマンドを実行するために活性化
電位として第１の電位を発生し、第２のコマンドに応じ
て第１の電位よりも低い第２の電位を活性化電位として
発生する。
項１に記載の半導体記憶装置の構成に加えて、ワード線
の活性化電位を発生する電位発生回路をさらに備え、電
位発生回路は、第１のコマンドを実行するために活性化
電位として第１の電位を発生し、第２のコマンドに応じ
て第１の電位よりも低い第２の電位を活性化電位として
発生する。
【００５６】請求項９に記載の半導体記憶装置は、請求
項８に記載の半導体記憶装置の構成に加えて、高電位発
生回路は、参照電位を発生する参照電位発生回路と、参
照電位と分圧電位とを比較する比較回路と、比較回路の
出力に応じて昇圧動作を行ない活性化電位を出力するチ
ャージポンプ回路と、活性化電位を第２のコマンドに応
じて降下させ分圧電位を出力する分圧回路とを含む。
項８に記載の半導体記憶装置の構成に加えて、高電位発
生回路は、参照電位を発生する参照電位発生回路と、参
照電位と分圧電位とを比較する比較回路と、比較回路の
出力に応じて昇圧動作を行ない活性化電位を出力するチ
ャージポンプ回路と、活性化電位を第２のコマンドに応
じて降下させ分圧電位を出力する分圧回路とを含む。
【００５７】請求項１０に記載の半導体記憶装置は、複
数のメモリブロックを備え、複数のメモリブロックの各
々は、行列状に配列される複数のメモリセルと、行に対
応する複数のワード線と、列に対応する複数のビット線
対と、複数のワード線のうちの一部を選択的に活性化す
る行デコード回路と、複数のビット線対のうちの一部を
選択する列デコード回路と、複数のビット線に読出され
たデータを増幅するセンスアンプ回路とを含み、行デコ
ード回路およびセンスアンプ回路の制御を行なう制御回
路をさらに備え、制御回路は、外部から与えられる制御
信号から複数のコマンドを検出するコマンドデコード回
路と、複数のメモリブロックに対応して設けられ、コマ
ンドデコード回路の出力に応じてワード線の活性化タイ
ミングを示す第１の活性化信号とセンスアンプの活性化
タイミングを示す第２の活性化信号と出力する複数の行
活性化タイミング制御部とを含み、複数の行活性化タイ
ミング制御部の各々は、コマンドデコーダが検出したコ
マンドが第１のコマンドであるときには、第１の活性化
信号を活性化してから第１の時間経過後に第２の活性化
信号を活性化し、コマンドデコーダが検出したコマンド
が第２のコマンドであるときには、第１の活性化信号を
活性化してから第１の時間よりも長い時間経過後に第２
の活性化信号を活性化し、複数の行活性化タイミング制
御部が第２のコマンドに応じて第１の活性化信号を活性
化してから第２の活性化信号を活性化するまでの時間
は、それぞれ異なる。
数のメモリブロックを備え、複数のメモリブロックの各
々は、行列状に配列される複数のメモリセルと、行に対
応する複数のワード線と、列に対応する複数のビット線
対と、複数のワード線のうちの一部を選択的に活性化す
る行デコード回路と、複数のビット線対のうちの一部を
選択する列デコード回路と、複数のビット線に読出され
たデータを増幅するセンスアンプ回路とを含み、行デコ
ード回路およびセンスアンプ回路の制御を行なう制御回
路をさらに備え、制御回路は、外部から与えられる制御
信号から複数のコマンドを検出するコマンドデコード回
路と、複数のメモリブロックに対応して設けられ、コマ
ンドデコード回路の出力に応じてワード線の活性化タイ
ミングを示す第１の活性化信号とセンスアンプの活性化
タイミングを示す第２の活性化信号と出力する複数の行
活性化タイミング制御部とを含み、複数の行活性化タイ
ミング制御部の各々は、コマンドデコーダが検出したコ
マンドが第１のコマンドであるときには、第１の活性化
信号を活性化してから第１の時間経過後に第２の活性化
信号を活性化し、コマンドデコーダが検出したコマンド
が第２のコマンドであるときには、第１の活性化信号を
活性化してから第１の時間よりも長い時間経過後に第２
の活性化信号を活性化し、複数の行活性化タイミング制
御部が第２のコマンドに応じて第１の活性化信号を活性
化してから第２の活性化信号を活性化するまでの時間
は、それぞれ異なる。
【００５８】請求項１１に記載の半導体記憶装置は、請
求項１０に記載の半導体記憶装置の構成に加えて、複数
の行活性化タイミング制御部の各々は、第１および第２
のコマンドに応じて第１の活性化信号を活性化する第１
の信号発生部と、コマンドデコーダが検出したコマンド
が第１のコマンドであるときには、第１の信号発生部の
出力を第１の遅延時間だけ遅延させ、コマンドデコーダ
が検出したコマンドが第２のコマンドであるときには、
第１の信号発生部の出力を第１の遅延時間よりも長い時
間だけ遅延させて、第２の活性化信号を出力する第２の
信号発生部とを有する。
求項１０に記載の半導体記憶装置の構成に加えて、複数
の行活性化タイミング制御部の各々は、第１および第２
のコマンドに応じて第１の活性化信号を活性化する第１
の信号発生部と、コマンドデコーダが検出したコマンド
が第１のコマンドであるときには、第１の信号発生部の
出力を第１の遅延時間だけ遅延させ、コマンドデコーダ
が検出したコマンドが第２のコマンドであるときには、
第１の信号発生部の出力を第１の遅延時間よりも長い時
間だけ遅延させて、第２の活性化信号を出力する第２の
信号発生部とを有する。
【００５９】請求項１２に記載の半導体記憶装置は、請
求項１１に記載の半導体記憶装置の構成に加えて、第２
の信号発生部は、第１の信号発生部の出力を受けて第１
の遅延時間だけ遅延させる第１の遅延回路と、第１の遅
延回路の出力を受けてさらに遅延させる第２の遅延回路
と、第１、第２の遅延回路の出力のいずれかをコマンド
デコーダが検出したコマンドに応じて選択して第２の活
性化信号を出力する選択回路とを有すし、複数の行活性
化タイミング制御部に対応する第２の遅延回路の遅延時
間は、それぞれ異なる。
求項１１に記載の半導体記憶装置の構成に加えて、第２
の信号発生部は、第１の信号発生部の出力を受けて第１
の遅延時間だけ遅延させる第１の遅延回路と、第１の遅
延回路の出力を受けてさらに遅延させる第２の遅延回路
と、第１、第２の遅延回路の出力のいずれかをコマンド
デコーダが検出したコマンドに応じて選択して第２の活
性化信号を出力する選択回路とを有すし、複数の行活性
化タイミング制御部に対応する第２の遅延回路の遅延時
間は、それぞれ異なる。
【００６０】請求項１３に記載の半導体記憶装置は、請
求項１０に記載の半導体記憶装置の構成において、複数
のメモリブロックは、互いに独立して読出動作可能なメ
モリバンクである。
求項１０に記載の半導体記憶装置の構成において、複数
のメモリブロックは、互いに独立して読出動作可能なメ
モリバンクである。
【００６１】請求項１４に記載の半導体記憶装置は、請
求項１０に記載の半導体記憶装置の構成において、第１
のコマンドは、行活性化コマンドであり、第２のコマン
ドは、オートリフレッシュコマンドである。
求項１０に記載の半導体記憶装置の構成において、第１
のコマンドは、行活性化コマンドであり、第２のコマン
ドは、オートリフレッシュコマンドである。
【００６２】請求項１５に記載の半導体記憶装置は、請
求項１４に記載の半導体記憶装置の構成に加えて、コマ
ンドデコード回路は、オートリフレッシュコマンドを検
出するコマンドデコーダを含み、制御回路は、コマンド
デコーダの出力に応じてリフレッシュ動作の開始を指示
するリフレッシュ制御回路と、リフレッシュ制御回路の
出力に応じてリフレッシュアドレスを発生するカウンタ
回路とを含む。
求項１４に記載の半導体記憶装置の構成に加えて、コマ
ンドデコード回路は、オートリフレッシュコマンドを検
出するコマンドデコーダを含み、制御回路は、コマンド
デコーダの出力に応じてリフレッシュ動作の開始を指示
するリフレッシュ制御回路と、リフレッシュ制御回路の
出力に応じてリフレッシュアドレスを発生するカウンタ
回路とを含む。
【００６３】請求項１６に記載の半導体記憶装置は、請
求項１０に記載の半導体記憶装置の構成において、第１
のコマンドは、行活性化コマンドであり、第２のコマン
ドは、セルフリフレッシュコマンドである。
求項１０に記載の半導体記憶装置の構成において、第１
のコマンドは、行活性化コマンドであり、第２のコマン
ドは、セルフリフレッシュコマンドである。
【００６４】請求項１７に記載の半導体記憶装置は、請
求項１６に記載の半導体記憶装置の構成に加えて、コマ
ンドデコード回路は、セルフリフレッシュコマンドを検
出するコマンドデコーダを含み、制御回路は、コマンド
デコーダの出力に応じて周期的にリフレッシュ動作の開
始を指示するタイマ回路と、タイマ制御回路の出力に応
じてリフレッシュアドレスを発生するカウンタ回路とを
含む。
求項１６に記載の半導体記憶装置の構成に加えて、コマ
ンドデコード回路は、セルフリフレッシュコマンドを検
出するコマンドデコーダを含み、制御回路は、コマンド
デコーダの出力に応じて周期的にリフレッシュ動作の開
始を指示するタイマ回路と、タイマ制御回路の出力に応
じてリフレッシュアドレスを発生するカウンタ回路とを
含む。
【００６５】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
【００６６】［実施の形態１］図１は、本発明の実施の
形態１の半導体記憶装置１の構成を示す概略ブロック図
である。
形態１の半導体記憶装置１の構成を示す概略ブロック図
である。
【００６７】図１を参照して、半導体記憶装置１は、各
々が行列状に配列される複数のメモリセルを有するメモ
リアレイバンク１４＃０〜１４＃３と、外部から与えら
れるアドレス信号Ａ０〜Ａ１２およびバンクアドレス信
号ＢＡ０〜ＢＡ１をクロック信号ｉｎｔ．ＣＬＫＩに同
期して取込み、内部行アドレス、内部列アドレスおよび
内部バンクアドレスを出力するアドレスバッファ２と、
外部からクロック信号ＣＬＫおよびクロックイネーブル
信号ＣＫＥを受けて半導体記憶装置内部で用いられるク
ロック信号ｉｎｔ．ＣＬＫＩ、ＣＬＫＱを出力するクロ
ックバッファ４と、外部から与えられる制御信号ｅｘ
ｔ．ＺＣＳ、ｅｘｔ．ＺＲＡＳ、ｅｘｔ．ＺＣＡＳ、ｅ
ｘｔ．ＺＷＥをクロック信号ＣＬＫＩに同期して取込む
制御信号入力バッファ６とを含む。
々が行列状に配列される複数のメモリセルを有するメモ
リアレイバンク１４＃０〜１４＃３と、外部から与えら
れるアドレス信号Ａ０〜Ａ１２およびバンクアドレス信
号ＢＡ０〜ＢＡ１をクロック信号ｉｎｔ．ＣＬＫＩに同
期して取込み、内部行アドレス、内部列アドレスおよび
内部バンクアドレスを出力するアドレスバッファ２と、
外部からクロック信号ＣＬＫおよびクロックイネーブル
信号ＣＫＥを受けて半導体記憶装置内部で用いられるク
ロック信号ｉｎｔ．ＣＬＫＩ、ＣＬＫＱを出力するクロ
ックバッファ４と、外部から与えられる制御信号ｅｘ
ｔ．ＺＣＳ、ｅｘｔ．ＺＲＡＳ、ｅｘｔ．ＺＣＡＳ、ｅ
ｘｔ．ＺＷＥをクロック信号ＣＬＫＩに同期して取込む
制御信号入力バッファ６とを含む。
【００６８】メモリアレイバンク１４＃０〜１４＃３の
各々は、行列状に配置されたメモリセルＭＣと、メモリ
セルＭＣの行に対応して設けられる複数のワード線ＷＬ
と、メモリセルＭＣの列に対応して設けられるビット線
対ＢＬＰとを含む。ビット線対ＢＬＰは、後に説明する
ようにビット線ＢＬおよびＺＢＬを含む。メモリアレイ
バンク１４＃０〜１４＃３は、互いに独立して読出動作
を行なうことができる。
各々は、行列状に配置されたメモリセルＭＣと、メモリ
セルＭＣの行に対応して設けられる複数のワード線ＷＬ
と、メモリセルＭＣの列に対応して設けられるビット線
対ＢＬＰとを含む。ビット線対ＢＬＰは、後に説明する
ようにビット線ＢＬおよびＺＢＬを含む。メモリアレイ
バンク１４＃０〜１４＃３は、互いに独立して読出動作
を行なうことができる。
【００６９】半導体記憶装置１は、さらに、アドレスバ
ッファ２から内部アドレス信号を受け、かつ、制御信号
入力バッファ６からクロック信号に同期化された制御信
号ｉｎｔ．ＺＣＳ、ｉｎｔ．ＺＲＡＳ、ｉｎｔ．ＺＣＡ
Ｓ、ｉｎｔ．ＺＷＥを受けてクロック信号ｉｎｔ．ＣＬ
ＫＩに同期して各ブロックに制御信号を出力するコント
ロール回路８を含む。図１においては、コントロール回
路８とコントロール回路８で認識された動作モードを保
持するモードレジスタとを１つのブロックで示す。
ッファ２から内部アドレス信号を受け、かつ、制御信号
入力バッファ６からクロック信号に同期化された制御信
号ｉｎｔ．ＺＣＳ、ｉｎｔ．ＺＲＡＳ、ｉｎｔ．ＺＣＡ
Ｓ、ｉｎｔ．ＺＷＥを受けてクロック信号ｉｎｔ．ＣＬ
ＫＩに同期して各ブロックに制御信号を出力するコント
ロール回路８を含む。図１においては、コントロール回
路８とコントロール回路８で認識された動作モードを保
持するモードレジスタとを１つのブロックで示す。
【００７０】コントロール回路８は、内部バンクアドレ
ス信号ｉｎｔ．ＢＡ０、ｉｎｔ．ＢＡ１をデコードする
バンクアドレスデコーダと制御信号ｉｎｔ．ＲＡＳ、ｉ
ｎｔ．ＣＡＳ、ｉｎｔ．ＷＥを受けてデコードするコマ
ンドデコーダと、後に説明する行系のタイミング制御を
行なう制御回路とを含んでいる。
ス信号ｉｎｔ．ＢＡ０、ｉｎｔ．ＢＡ１をデコードする
バンクアドレスデコーダと制御信号ｉｎｔ．ＲＡＳ、ｉ
ｎｔ．ＣＡＳ、ｉｎｔ．ＷＥを受けてデコードするコマ
ンドデコーダと、後に説明する行系のタイミング制御を
行なう制御回路とを含んでいる。
【００７１】半導体記憶装置１は、さらに、ワード線を
活性化する高電位である電位ＶＰＰを発生するＶＰＰ発
生回路２４を含む。
活性化する高電位である電位ＶＰＰを発生するＶＰＰ発
生回路２４を含む。
【００７２】半導体記憶装置１は、さらに、メモリアレ
イバンク１４＃０〜１４＃３にそれぞれ対応して設けら
れ、アドレスバッファ２から与えられた行アドレス信号
ＸまたはリフレッシュアドレスＱをロウアドレスデコー
ド信号ＲＡＤＥに応じてデコードする行デコーダと、こ
れらの行デコーダの出力信号によってメモリアレイバン
ク１４＃０〜１４＃３の内部のアドレス指定された行
（ワード線）をワード線トリガ信号ＲＸＴに応じたタイ
ミングで電位ＶＰＰに駆動するためのワードドライバと
を含む。図１では、行デコーダとワードドライバをまと
めてブロック１０＃０〜１０＃３として示す。
イバンク１４＃０〜１４＃３にそれぞれ対応して設けら
れ、アドレスバッファ２から与えられた行アドレス信号
ＸまたはリフレッシュアドレスＱをロウアドレスデコー
ド信号ＲＡＤＥに応じてデコードする行デコーダと、こ
れらの行デコーダの出力信号によってメモリアレイバン
ク１４＃０〜１４＃３の内部のアドレス指定された行
（ワード線）をワード線トリガ信号ＲＸＴに応じたタイ
ミングで電位ＶＰＰに駆動するためのワードドライバと
を含む。図１では、行デコーダとワードドライバをまと
めてブロック１０＃０〜１０＃３として示す。
【００７３】半導体記憶装置１は、さらに、アドレスバ
ッファ２から与えられた内部列アドレス信号Ｙをデコー
ドして列選択信号を発生する列デコーダ１２＃０〜１２
＃３と、メモリアレイバンク１４＃０〜１４＃３の選択
行に接続されるメモリセルのデータの検知および増幅を
行なうセンスアンプ１６＃０〜１６＃３とを含む。
ッファ２から与えられた内部列アドレス信号Ｙをデコー
ドして列選択信号を発生する列デコーダ１２＃０〜１２
＃３と、メモリアレイバンク１４＃０〜１４＃３の選択
行に接続されるメモリセルのデータの検知および増幅を
行なうセンスアンプ１６＃０〜１６＃３とを含む。
【００７４】半導体記憶装置１は、さらに、外部から書
込データを受けて内部書込データを生成する入力バッフ
ァ２２と、入力バッファ２２からの内部書込データを増
幅して選択メモリセルへ伝達するライトドライバと、選
択メモリセルから読出されたデータを増幅するプリアン
プと、このプリアンプからのデータをさらにバッファ処
理して外部に出力する出力バッファ２０とを含む。
込データを受けて内部書込データを生成する入力バッフ
ァ２２と、入力バッファ２２からの内部書込データを増
幅して選択メモリセルへ伝達するライトドライバと、選
択メモリセルから読出されたデータを増幅するプリアン
プと、このプリアンプからのデータをさらにバッファ処
理して外部に出力する出力バッファ２０とを含む。
【００７５】プリアンプおよびライトドライバはメモリ
アレイバンク１４＃０〜１４＃３に対応してそれぞれ設
けられている。図１では、プリアンプとライトドライバ
は１つのブロックとしてブロック１８＃０〜１８＃３と
して示される。
アレイバンク１４＃０〜１４＃３に対応してそれぞれ設
けられている。図１では、プリアンプとライトドライバ
は１つのブロックとしてブロック１８＃０〜１８＃３と
して示される。
【００７６】入力バッファ２２は、外部から端子に与え
られるデータＤＱ０〜ＤＱ１５をクロック信号ＣＬＫＱ
に応じて内部に取込む。
られるデータＤＱ０〜ＤＱ１５をクロック信号ＣＬＫＱ
に応じて内部に取込む。
【００７７】出力バッファ２０は、半導体記憶装置１が
外部にデータを出力するときに、クロック信号ＣＬＫＱ
に同期してデータＤＱ０〜ＤＱ１５を出力する。
外部にデータを出力するときに、クロック信号ＣＬＫＱ
に同期してデータＤＱ０〜ＤＱ１５を出力する。
【００７８】図２は、図１におけるＶＰＰ発生回路２４
の構成を示した回路図である。図２を参照して、ＶＰＰ
発生回路２４は、電源電位ＶＣＣおよび接地電位ＧＮＤ
を受けて参照電位ＶＲＥＦを出力するＶＲＥＦ発生回路
２６と、参照電位ＶＲＥＦと分圧電位ＶＤＩＶを比較す
る比較回路２８と、比較回路２８の出力に応じて電位Ｖ
ＰＰを出力するチャージポンプ回路３０と、電位ＶＰＰ
に応じた分圧電位ＶＤＶを出力する分圧回路３２とを含
む。
の構成を示した回路図である。図２を参照して、ＶＰＰ
発生回路２４は、電源電位ＶＣＣおよび接地電位ＧＮＤ
を受けて参照電位ＶＲＥＦを出力するＶＲＥＦ発生回路
２６と、参照電位ＶＲＥＦと分圧電位ＶＤＩＶを比較す
る比較回路２８と、比較回路２８の出力に応じて電位Ｖ
ＰＰを出力するチャージポンプ回路３０と、電位ＶＰＰ
に応じた分圧電位ＶＤＶを出力する分圧回路３２とを含
む。
【００７９】比較回路２８は、接地電位にソースが結合
されゲートに参照電位ＶＲＥＦを受けるＮチャネルＭＯ
Ｓトランジスタ３６と、ＮチャネルＭＯＳトランジスタ
３６のドレインにゲートおよびドレインが接続されソー
スが電源電位ＶＣＣに結合されるＰチャネルＭＯＳトラ
ンジスタ３４と、接地電位にソースが結合されゲートに
分圧電位ＶＤＩＶを受けるＮチャネルＭＯＳトランジス
タ４０と、電源ノードとＮチャネルＭＯＳトランジスタ
４０のドレインとの間に接続されゲートがＮチャネルＭ
ＯＳトランジスタ３６のドレインに接続されるＰチャネ
ルＭＯＳトランジスタ３８と、ＮチャネルＭＯＳトラン
ジスタ４０のドレインに入力が接続されるインバータ４
２とを含む。
されゲートに参照電位ＶＲＥＦを受けるＮチャネルＭＯ
Ｓトランジスタ３６と、ＮチャネルＭＯＳトランジスタ
３６のドレインにゲートおよびドレインが接続されソー
スが電源電位ＶＣＣに結合されるＰチャネルＭＯＳトラ
ンジスタ３４と、接地電位にソースが結合されゲートに
分圧電位ＶＤＩＶを受けるＮチャネルＭＯＳトランジス
タ４０と、電源ノードとＮチャネルＭＯＳトランジスタ
４０のドレインとの間に接続されゲートがＮチャネルＭ
ＯＳトランジスタ３６のドレインに接続されるＰチャネ
ルＭＯＳトランジスタ３８と、ＮチャネルＭＯＳトラン
ジスタ４０のドレインに入力が接続されるインバータ４
２とを含む。
【００８０】分圧回路３２は、電位ＶＰＰにソースが結
合されるダイオード接続されたＰチャネルＭＯＳトラン
ジスタ４４と、ゲートが接地電位に結合されソースがＰ
チャネルＭＯＳトランジスタ４４のドレインに接続され
るＰチャネルＭＯＳトランジスタ４６と、ＰチャネルＭ
ＯＳトランジスタ４６のドレインと接地ノードとの間に
接続されゲートが電源電位ＶＣＣに結合されるＮチャネ
ルＭＯＳトランジスタ４８とを含む。ＮチャネルＭＯＳ
トランジスタ４８のドレインからは分圧電位ＶＤＩＶが
出力される。
合されるダイオード接続されたＰチャネルＭＯＳトラン
ジスタ４４と、ゲートが接地電位に結合されソースがＰ
チャネルＭＯＳトランジスタ４４のドレインに接続され
るＰチャネルＭＯＳトランジスタ４６と、ＰチャネルＭ
ＯＳトランジスタ４６のドレインと接地ノードとの間に
接続されゲートが電源電位ＶＣＣに結合されるＮチャネ
ルＭＯＳトランジスタ４８とを含む。ＮチャネルＭＯＳ
トランジスタ４８のドレインからは分圧電位ＶＤＩＶが
出力される。
【００８１】図３は、図１におけるコントロール回路８
の行活性化の制御に関連する構成を示すブロック図であ
る。
の行活性化の制御に関連する構成を示すブロック図であ
る。
【００８２】図３を参照して、コントロール回路８は、
制御信号ｉｎｔ．ＺＲＡＳ，ｉｎｔ．ＺＣＡＳ，ｉｎ
ｔ．ＺＷＥ，ｉｎｔ．ＺＣＳおよび内部バンクアドレス
信号ｉｎｔ．ＢＡ＜０：１＞を受けて、ロウアドレスデ
コード信号ＲＡＤＥ＜０：３＞，ワード線トリガ信号Ｒ
ＸＴ＜０：３＞，センスアンプ活性化信号Ｓ０Ｎ＜０：
３＞およびリフレッシュ時の内部アドレスＱを出力す
る。なお、信号名に付される“Ｚ”はＬアクティブな信
号であることを示している。
制御信号ｉｎｔ．ＺＲＡＳ，ｉｎｔ．ＺＣＡＳ，ｉｎ
ｔ．ＺＷＥ，ｉｎｔ．ＺＣＳおよび内部バンクアドレス
信号ｉｎｔ．ＢＡ＜０：１＞を受けて、ロウアドレスデ
コード信号ＲＡＤＥ＜０：３＞，ワード線トリガ信号Ｒ
ＸＴ＜０：３＞，センスアンプ活性化信号Ｓ０Ｎ＜０：
３＞およびリフレッシュ時の内部アドレスＱを出力す
る。なお、信号名に付される“Ｚ”はＬアクティブな信
号であることを示している。
【００８３】コントロール回路８は、制御信号ｉｎｔ．
ＺＲＡＳ，ｉｎｔ．ＺＣＡＳ，ｉｎｔ．ＺＷＥ，ｉｎ
ｔ．ＺＣＳを受けてこれらの組合せからコマンドを検出
するコマンドデコード回路５２と、コマンドデコード回
路５２の出力に応じてリフレッシュ制御を行なうリフレ
ッシュ制御部５４とを含む。
ＺＲＡＳ，ｉｎｔ．ＺＣＡＳ，ｉｎｔ．ＺＷＥ，ｉｎ
ｔ．ＺＣＳを受けてこれらの組合せからコマンドを検出
するコマンドデコード回路５２と、コマンドデコード回
路５２の出力に応じてリフレッシュ制御を行なうリフレ
ッシュ制御部５４とを含む。
【００８４】コントロール回路８は、さらに、内部バン
クアドレス信号ｉｎｔ．ＢＡ＜０：１＞に応じてコマン
ドデコード回路５２の出力を選択するバンク選択部５６
と、内部バンクアドレス信号ｉｎｔ．ＢＡ＜０：１＞に
応じてリフレッシュ制御部５４の出力を選択するバンク
選択部６０とを含む。
クアドレス信号ｉｎｔ．ＢＡ＜０：１＞に応じてコマン
ドデコード回路５２の出力を選択するバンク選択部５６
と、内部バンクアドレス信号ｉｎｔ．ＢＡ＜０：１＞に
応じてリフレッシュ制御部５４の出力を選択するバンク
選択部６０とを含む。
【００８５】コントロール回路８は、さらに、バンク選
択部５６が出力する信号ＡＣＴ＜０：３＞とバンク選択
部６０が出力する信号ＡＲＥＦ＜０：３＞を受けて信号
ＺＲＡＳＥ＜０：３＞を出力するＮＯＲ回路５８と、信
号ＡＲＥＦ＜０：３＞および信号ＺＲＡＳＥ＜０：３＞
に応じてロウアドレスデコード信号ＲＡＤＥ＜０：３
＞，ワード線トリガ信号ＲＸＴ＜０：３＞，センスアン
プ活性化信号Ｓ０Ｎ＜０：３＞を出力する制御回路６２
とを含む。
択部５６が出力する信号ＡＣＴ＜０：３＞とバンク選択
部６０が出力する信号ＡＲＥＦ＜０：３＞を受けて信号
ＺＲＡＳＥ＜０：３＞を出力するＮＯＲ回路５８と、信
号ＡＲＥＦ＜０：３＞および信号ＺＲＡＳＥ＜０：３＞
に応じてロウアドレスデコード信号ＲＡＤＥ＜０：３
＞，ワード線トリガ信号ＲＸＴ＜０：３＞，センスアン
プ活性化信号Ｓ０Ｎ＜０：３＞を出力する制御回路６２
とを含む。
【００８６】コマンドデコード回路５２は、制御信号ｉ
ｎｔ．ＺＲＡＳ，ｉｎｔ．ＺＣＡＳ，ｉｎｔ．ＺＷＥ，
ｉｎｔ．ＺＣＳを受けてアクティブコマンドを検出する
アクティブコマンドデコーダ７２と、制御信号ｉｎｔ．
ＺＲＡＳ，ｉｎｔ．ＺＣＡＳ，ｉｎｔ．ＺＷＥ，ｉｎ
ｔ．ＺＣＳを受けてオートリフレッシュコマンドを検出
するオートリフレッシュコマンドデコーダ７４と、制御
信号ｉｎｔ．ＺＲＡＳ，ｉｎｔ．ＺＣＡＳ，ｉｎｔ．Ｚ
ＷＥ，ｉｎｔ．ＺＣＳを受けてセルフリフレッシュコマ
ンドを検出するセルフリフレッシュコマンドデコーダ７
６とを含む。
ｎｔ．ＺＲＡＳ，ｉｎｔ．ＺＣＡＳ，ｉｎｔ．ＺＷＥ，
ｉｎｔ．ＺＣＳを受けてアクティブコマンドを検出する
アクティブコマンドデコーダ７２と、制御信号ｉｎｔ．
ＺＲＡＳ，ｉｎｔ．ＺＣＡＳ，ｉｎｔ．ＺＷＥ，ｉｎ
ｔ．ＺＣＳを受けてオートリフレッシュコマンドを検出
するオートリフレッシュコマンドデコーダ７４と、制御
信号ｉｎｔ．ＺＲＡＳ，ｉｎｔ．ＺＣＡＳ，ｉｎｔ．Ｚ
ＷＥ，ｉｎｔ．ＺＣＳを受けてセルフリフレッシュコマ
ンドを検出するセルフリフレッシュコマンドデコーダ７
６とを含む。
【００８７】リフレッシュ制御部５４は、セルフリフレ
ッシュコマンドデコーダ７６が出力する信号ＳＲＥＦに
応じて信号ＲＩＮＧＯＵＴを一定周期ごとに活性化させ
るセルフリフレッシュタイマ８０と、オートリフレッシ
ュコマンドデコーダ７４の出力と信号ＲＩＮＧＯＵＴに
応じて信号ＡＲＥＦＳを出力するリフレッシュ動作制御
回路８２と、信号ＡＲＥＦＳに応じて信号ＲＥＦＡを出
力する１ショットパルス発生回路８４と、信号ＲＥＦＡ
に応じてリフレッシュ時の内部アドレスＱをカウントア
ップする内部アドレスカウンタ８６とを含む。
ッシュコマンドデコーダ７６が出力する信号ＳＲＥＦに
応じて信号ＲＩＮＧＯＵＴを一定周期ごとに活性化させ
るセルフリフレッシュタイマ８０と、オートリフレッシ
ュコマンドデコーダ７４の出力と信号ＲＩＮＧＯＵＴに
応じて信号ＡＲＥＦＳを出力するリフレッシュ動作制御
回路８２と、信号ＡＲＥＦＳに応じて信号ＲＥＦＡを出
力する１ショットパルス発生回路８４と、信号ＲＥＦＡ
に応じてリフレッシュ時の内部アドレスＱをカウントア
ップする内部アドレスカウンタ８６とを含む。
【００８８】制御回路６２は、信号ＺＲＡＳＥ＜０＞に
応じてロウアドレスデコード信号ＲＡＤＥ＜０＞、ワー
ド線トリガ信号ＲＸＴ＜０＞、センスアンプ活性化信号
Ｓ０Ｎ＜０＞を出力するロウ系制御回路６４と、信号Ｚ
ＲＡＳＥ＜１＞に応じてロウアドレスデコード信号ＲＡ
ＤＥ＜１＞、ワード線トリガ信号ＲＸＴ＜１＞、センス
アンプ活性化信号Ｓ０Ｎ＜１＞を出力するロウ系制御回
路６６と、信号ＺＲＡＳＥ＜２＞に応じてロウアドレス
デコード信号ＲＡＤＥ＜２＞、ワード線トリガ信号ＲＸ
Ｔ＜２＞、センスアンプ活性化信号Ｓ０Ｎ＜２＞を出力
するロウ系制御回路６８と、信号ＺＲＡＳＥ＜３＞に応
じてロウアドレスデコード信号ＲＡＤＥ＜３＞、ワード
線トリガ信号ＲＸＴ＜３＞、センスアンプ活性化信号Ｓ
０Ｎ＜３＞を出力するロウ系制御回路７０とを含む。図
４は、図３におけるオートリフレッシュコマンドデコー
ダ７４およびリフレッシュ動作制御回路８２の構成を示
した回路図である。
応じてロウアドレスデコード信号ＲＡＤＥ＜０＞、ワー
ド線トリガ信号ＲＸＴ＜０＞、センスアンプ活性化信号
Ｓ０Ｎ＜０＞を出力するロウ系制御回路６４と、信号Ｚ
ＲＡＳＥ＜１＞に応じてロウアドレスデコード信号ＲＡ
ＤＥ＜１＞、ワード線トリガ信号ＲＸＴ＜１＞、センス
アンプ活性化信号Ｓ０Ｎ＜１＞を出力するロウ系制御回
路６６と、信号ＺＲＡＳＥ＜２＞に応じてロウアドレス
デコード信号ＲＡＤＥ＜２＞、ワード線トリガ信号ＲＸ
Ｔ＜２＞、センスアンプ活性化信号Ｓ０Ｎ＜２＞を出力
するロウ系制御回路６８と、信号ＺＲＡＳＥ＜３＞に応
じてロウアドレスデコード信号ＲＡＤＥ＜３＞、ワード
線トリガ信号ＲＸＴ＜３＞、センスアンプ活性化信号Ｓ
０Ｎ＜３＞を出力するロウ系制御回路７０とを含む。図
４は、図３におけるオートリフレッシュコマンドデコー
ダ７４およびリフレッシュ動作制御回路８２の構成を示
した回路図である。
【００８９】図４を参照して、オートリフレッシュコマ
ンドデコーダ７４は、信号ｉｎｔ．ＺＲＡＳを受けて反
転するインバータ９２と、信号ｉｎｔ．ＺＣＡＳを受け
て反転するインバータ９４と、インバータ９２，９４の
出力および信号ｉｎｔ．ＺＷＥを受けるＮＡＮＤ回路９
６とを含む。
ンドデコーダ７４は、信号ｉｎｔ．ＺＲＡＳを受けて反
転するインバータ９２と、信号ｉｎｔ．ＺＣＡＳを受け
て反転するインバータ９４と、インバータ９２，９４の
出力および信号ｉｎｔ．ＺＷＥを受けるＮＡＮＤ回路９
６とを含む。
【００９０】リフレッシュ動作制御回路８２は、ノード
Ｎ１にＮＡＮＤ回路９６の出力を受ける。
Ｎ１にＮＡＮＤ回路９６の出力を受ける。
【００９１】リフレッシュ動作制御回路８２は、ノード
Ｎ１に入力が接続され出力がノードＮ３に接続される反
転遅延回路９８と、ノードＮ１に一方の入力が接続され
ノードＮ３に他方の入力が接続されノードＮ２に出力が
接続されるＮＯＲ回路１００と、信号ＲＩＮＧＯＵＴと
ＮＯＲ回路１００の出力とを受けるＮＯＲ回路１０２と
を含む。反転遅延回路９８は、直列に接続されたインバ
ータ１１０，１１２，１１４を含む。
Ｎ１に入力が接続され出力がノードＮ３に接続される反
転遅延回路９８と、ノードＮ１に一方の入力が接続され
ノードＮ３に他方の入力が接続されノードＮ２に出力が
接続されるＮＯＲ回路１００と、信号ＲＩＮＧＯＵＴと
ＮＯＲ回路１００の出力とを受けるＮＯＲ回路１０２と
を含む。反転遅延回路９８は、直列に接続されたインバ
ータ１１０，１１２，１１４を含む。
【００９２】リフレッシュ動作制御回路８２は、さら
に、ＮＯＲ回路１０２の出力に応じてデータがセットさ
れるラッチ回路１０４と、ラッチ回路１０４の出力を遅
延させる遅延段１０６と、遅延段１０６の出力を反転す
るインバータ１０８とを含む。
に、ＮＯＲ回路１０２の出力に応じてデータがセットさ
れるラッチ回路１０４と、ラッチ回路１０４の出力を遅
延させる遅延段１０６と、遅延段１０６の出力を反転す
るインバータ１０８とを含む。
【００９３】ラッチ回路１０４は、一方の入力がＮＯＲ
回路１０２の出力を受け他方の入力がノードＮ５に接続
され信号ＡＲＥＦＳを出力するＮＡＮＤ回路１１６と、
一方の入力が信号ＡＲＥＦＳを受け他方の入力がノード
Ｎ４に接続され出力ノードがノードＮ５に接続されるＮ
ＡＮＤ回路１１８とを含む。
回路１０２の出力を受け他方の入力がノードＮ５に接続
され信号ＡＲＥＦＳを出力するＮＡＮＤ回路１１６と、
一方の入力が信号ＡＲＥＦＳを受け他方の入力がノード
Ｎ４に接続され出力ノードがノードＮ５に接続されるＮ
ＡＮＤ回路１１８とを含む。
【００９４】遅延段１０６は、信号ＡＲＥＦＳを受ける
直列に接続されたインバータ１２０，１２２を含む。
直列に接続されたインバータ１２０，１２２を含む。
【００９５】図５は、図３におけるロウ系制御回路６４
の構成を示した回路図である。図５を参照して、ロウ系
制御回路６４は、信号ＺＲＡＳＥに応じてロウアドレス
デコード信号ＲＡＤＥを出力する信号発生部１３２と、
信号ＺＲＡＳＥおよび信号ＲＡＤＥに応じて信号ＲＸＴ
を出力する信号発生部１３４と、信号ＲＸＴに応じてセ
ンスアンプ活性化信号Ｓ０Ｎ，／Ｓ０Ｎを出力する信号
発生部１３６とを含む。
の構成を示した回路図である。図５を参照して、ロウ系
制御回路６４は、信号ＺＲＡＳＥに応じてロウアドレス
デコード信号ＲＡＤＥを出力する信号発生部１３２と、
信号ＺＲＡＳＥおよび信号ＲＡＤＥに応じて信号ＲＸＴ
を出力する信号発生部１３４と、信号ＲＸＴに応じてセ
ンスアンプ活性化信号Ｓ０Ｎ，／Ｓ０Ｎを出力する信号
発生部１３６とを含む。
【００９６】信号発生部１３２は、センスアンプ活性化
信号Ｓ０Ｎを遅延させる遅延段１４０と、信号ＺＲＡＳ
Ｅを受けて反転するインバータ１３８と、遅延段１４０
およびインバータ１３８の出力を受けて信号ＲＡＤＥを
出力するＯＲ回路１４２とを含む。
信号Ｓ０Ｎを遅延させる遅延段１４０と、信号ＺＲＡＳ
Ｅを受けて反転するインバータ１３８と、遅延段１４０
およびインバータ１３８の出力を受けて信号ＲＡＤＥを
出力するＯＲ回路１４２とを含む。
【００９７】遅延段１４０は、センスアンプ活性化信号
Ｓ０Ｎを受ける直列に接続されたインバータ１４４，１
４６を含む。
Ｓ０Ｎを受ける直列に接続されたインバータ１４４，１
４６を含む。
【００９８】信号発生部１３４は、信号ＺＲＡＳＥを受
けて反転するインバータ１４８と、インバータ１４８の
出力を受けて遅延させる遅延段１５０と、信号ＲＡＤＥ
を遅延させる遅延段１５２と、遅延段１５０，１５２の
出力を受けて信号ＲＸＴを出力するＡＮＤ回路１５４と
を含む。
けて反転するインバータ１４８と、インバータ１４８の
出力を受けて遅延させる遅延段１５０と、信号ＲＡＤＥ
を遅延させる遅延段１５２と、遅延段１５０，１５２の
出力を受けて信号ＲＸＴを出力するＡＮＤ回路１５４と
を含む。
【００９９】遅延段１５０は、インバータ１４８の出力
を受ける直列に接続されたインバータ１５６，１５８を
含む。遅延段１５２は、信号ＲＡＤＥを受ける直列に接
続されたインバータ１６０，１６２を含む。
を受ける直列に接続されたインバータ１５６，１５８を
含む。遅延段１５２は、信号ＲＡＤＥを受ける直列に接
続されたインバータ１６０，１６２を含む。
【０１００】信号発生部１３６は、信号ＲＸＴを受けて
遅延させる遅延段１６４と、遅延段１６４の出力をさら
に遅延させる遅延段１６６と、オートリフレッシュ信号
ＡＲＥＦを受けて反転するインバータ１６８と、インバ
ータ１６８の出力と遅延段１６６の出力とを受けるＯＲ
回路１７０と、遅延段１６４の出力とＯＲ回路１７０の
出力とを受けるＮＡＮＤ回路１７２と、ＮＡＮＤ回路１
７２の出力を受けて反転しセンスアンプ活性化信号Ｓ０
Ｎを出力するインバータ１７４と、センスアンプ活性化
信号Ｓ０Ｎを受けて反転しセンスアンプ活性化信号／Ｓ
０Ｎを出力するインバータ１７６とを含む。
遅延させる遅延段１６４と、遅延段１６４の出力をさら
に遅延させる遅延段１６６と、オートリフレッシュ信号
ＡＲＥＦを受けて反転するインバータ１６８と、インバ
ータ１６８の出力と遅延段１６６の出力とを受けるＯＲ
回路１７０と、遅延段１６４の出力とＯＲ回路１７０の
出力とを受けるＮＡＮＤ回路１７２と、ＮＡＮＤ回路１
７２の出力を受けて反転しセンスアンプ活性化信号Ｓ０
Ｎを出力するインバータ１７４と、センスアンプ活性化
信号Ｓ０Ｎを受けて反転しセンスアンプ活性化信号／Ｓ
０Ｎを出力するインバータ１７６とを含む。
【０１０１】ロウ系制御回路６４は、オートリフレッシ
ュ信号ＡＲＥＦが活性化されている場合には、信号ＲＸ
Ｔが活性化されてからセンスアンプ活性化信号Ｓ０Ｎが
活性化される間での時間を遅延段１６６の分だけさらに
延長する。
ュ信号ＡＲＥＦが活性化されている場合には、信号ＲＸ
Ｔが活性化されてからセンスアンプ活性化信号Ｓ０Ｎが
活性化される間での時間を遅延段１６６の分だけさらに
延長する。
【０１０２】次に、オートリフレッシュ時やセルフリフ
レッシュ時においてセンスアンプ活性化のタイミングを
遅らせる理由について説明する。
レッシュ時においてセンスアンプ活性化のタイミングを
遅らせる理由について説明する。
【０１０３】図６は、図１におけるセンスアンプとメモ
リアレイの概略構成を説明するための回路図である。
リアレイの概略構成を説明するための回路図である。
【０１０４】図６を参照して、メモリセルアレイに含ま
れる図１のビット線対ＢＬＰは、ビット線ＢＬ，ＺＢＬ
を含む。ビット線ＢＬ，ＺＢＬのいずれか一方と各メモ
リセル行に対応して設けられるワード線ＷＬｎとの交点
部にメモリセルＭＣが配置されている。図６では、代表
的に１つのメモリセルが示されている。
れる図１のビット線対ＢＬＰは、ビット線ＢＬ，ＺＢＬ
を含む。ビット線ＢＬ，ＺＢＬのいずれか一方と各メモ
リセル行に対応して設けられるワード線ＷＬｎとの交点
部にメモリセルＭＣが配置されている。図６では、代表
的に１つのメモリセルが示されている。
【０１０５】メモリセルＭＣは、ビット線ＢＬとストレ
ージノードＳＮとの間に設けられ、ゲートがワード線Ｗ
Ｌｎに接続されるＮチャネルＭＯＳトランジスタＭＴ
と、一方端がストレージノードＳＮに接続され、他方端
がセルプレート電位ＶＣＰに結合されるキャパシタＭＱ
を含む。
ージノードＳＮとの間に設けられ、ゲートがワード線Ｗ
Ｌｎに接続されるＮチャネルＭＯＳトランジスタＭＴ
と、一方端がストレージノードＳＮに接続され、他方端
がセルプレート電位ＶＣＰに結合されるキャパシタＭＱ
を含む。
【０１０６】ビット線ＢＬ，ＺＢＬの間には、さらに、
イコライズ信号ＢＬＥＱに応じてビット線ＢＬの電位と
ビット線ＺＢＬの電位とをイコライズするイコライズ回
路ＢＥＱが設けられる。
イコライズ信号ＢＬＥＱに応じてビット線ＢＬの電位と
ビット線ＺＢＬの電位とをイコライズするイコライズ回
路ＢＥＱが設けられる。
【０１０７】イコライズ回路ＢＥＱは、ビット線ＢＬと
ビット線ＺＢＬとの間に接続されゲートにイコライズ信
号ＢＬＥＱを受けるＮチャネルＭＯＳトランジスタ１９
２と、電位ＶＢＬが与えられるノードとビット線ＢＬと
の間に接続されゲートにイコライズ信号ＢＬＥＱを受け
るＮチャネルＭＯＳトランジスタ１９４と、電位ＶＢＬ
が与えられるノードとビット線ＺＢＬとの間に接続され
ゲートにイコライズ信号ＢＬＥＱを受けるＮチャネルＭ
ＯＳトランジスタ１９６とを含む。
ビット線ＺＢＬとの間に接続されゲートにイコライズ信
号ＢＬＥＱを受けるＮチャネルＭＯＳトランジスタ１９
２と、電位ＶＢＬが与えられるノードとビット線ＢＬと
の間に接続されゲートにイコライズ信号ＢＬＥＱを受け
るＮチャネルＭＯＳトランジスタ１９４と、電位ＶＢＬ
が与えられるノードとビット線ＺＢＬとの間に接続され
ゲートにイコライズ信号ＢＬＥＱを受けるＮチャネルＭ
ＯＳトランジスタ１９６とを含む。
【０１０８】ビット線ＢＬ，ＺＢＬの間には、さらに、
センスアンプ活性化信号Ｓ０Ｎ，／Ｓ０Ｎにそれぞれ応
じて導通するトランジスタ２００，１９８によって活性
化されるセンスアンプＳＡＫが設けられる。
センスアンプ活性化信号Ｓ０Ｎ，／Ｓ０Ｎにそれぞれ応
じて導通するトランジスタ２００，１９８によって活性
化されるセンスアンプＳＡＫが設けられる。
【０１０９】センスアンプＳＡＫは、ノードＮＰとノー
ドＮＮとの間に直列に接続され、ともにゲートがビット
線ＢＬに接続されるＰチャネルＭＯＳトランジスタ２０
６、ＮチャネルＭＯＳトランジスタ２０８と、ノードＮ
ＰとノードＮＮとの間に直列に接続され、ともにゲート
がビット線ＺＢＬに接続されるＰチャネルＭＯＳトラン
ジスタ２０２、ＮチャネルＭＯＳトランジスタ２０４と
を含む。
ドＮＮとの間に直列に接続され、ともにゲートがビット
線ＢＬに接続されるＰチャネルＭＯＳトランジスタ２０
６、ＮチャネルＭＯＳトランジスタ２０８と、ノードＮ
ＰとノードＮＮとの間に直列に接続され、ともにゲート
がビット線ＺＢＬに接続されるＰチャネルＭＯＳトラン
ジスタ２０２、ＮチャネルＭＯＳトランジスタ２０４と
を含む。
【０１１０】ＰチャネルＭＯＳトランジスタ２０２、Ｎ
チャネルＭＯＳトランジスタ２０４の接続ノードは、ビ
ット線ＺＢＬに接続され、ＰチャネルＭＯＳトランジス
タ２０６、ＮチャネルＭＯＳトランジスタ２０８の接続
ノードは、ビット線ＢＬに接続される。センスアンプＳ
ＡＫは、活性化されるとビット線ＢＬ，ＺＢＬの間の電
位差を拡大する。
チャネルＭＯＳトランジスタ２０４の接続ノードは、ビ
ット線ＺＢＬに接続され、ＰチャネルＭＯＳトランジス
タ２０６、ＮチャネルＭＯＳトランジスタ２０８の接続
ノードは、ビット線ＢＬに接続される。センスアンプＳ
ＡＫは、活性化されるとビット線ＢＬ，ＺＢＬの間の電
位差を拡大する。
【０１１１】また、列アドレスによって発生されるコラ
ム選択信号ＣＳＬに応じて導通するコラム選択ゲートＣ
ＳＧが各ビット線対に対応して設けられており、これに
よって、読出時または書込時にビット線ＢＬ，ＺＢＬが
ローカルＩＯ線ＬＩＯを介してグローバルＩＯ線ＧＩ
Ｏ，ＺＧＩＯにそれぞれ接続される。
ム選択信号ＣＳＬに応じて導通するコラム選択ゲートＣ
ＳＧが各ビット線対に対応して設けられており、これに
よって、読出時または書込時にビット線ＢＬ，ＺＢＬが
ローカルＩＯ線ＬＩＯを介してグローバルＩＯ線ＧＩ
Ｏ，ＺＧＩＯにそれぞれ接続される。
【０１１２】コラム選択ゲートＣＳＧは、ビット線ＢＬ
とグローバルＩＯ線ＧＩＯとの間に接続されゲートがコ
ラム選択線ＣＳＬに接続されるＮチャネルＭＯＳトラン
ジスタ２１２と、ビット線ＺＢＬとグローバルＩＯ線Ｚ
ＧＩＯとの間に接続されゲートがコラム選択線ＣＳＬに
接続されるＮチャネルＭＯＳトランジスタ２１０とを含
む。
とグローバルＩＯ線ＧＩＯとの間に接続されゲートがコ
ラム選択線ＣＳＬに接続されるＮチャネルＭＯＳトラン
ジスタ２１２と、ビット線ＺＢＬとグローバルＩＯ線Ｚ
ＧＩＯとの間に接続されゲートがコラム選択線ＣＳＬに
接続されるＮチャネルＭＯＳトランジスタ２１０とを含
む。
【０１１３】図７は、メモリセルからビット線に電流が
流れる様子を説明するための図である。
流れる様子を説明するための図である。
【０１１４】図７を参照して、メモリセルが選択され対
応するワード線ＷＬが活性化されると、トランジスタＭ
Ｔが導通するので、ストレージノードＳＮに蓄積されて
いた電荷がビット線ＢＬに対して放出される。このとき
のトランジスタＭＴは導通時の抵抗成分Ｒを有してい
る。
応するワード線ＷＬが活性化されると、トランジスタＭ
Ｔが導通するので、ストレージノードＳＮに蓄積されて
いた電荷がビット線ＢＬに対して放出される。このとき
のトランジスタＭＴは導通時の抵抗成分Ｒを有してい
る。
【０１１５】図８は、センスアンプ活性化信号Ｓ０Ｎの
活性化タイミングを遅らせることによりリフレッシュ時
間を長くする説明をするための動作波形図である。
活性化タイミングを遅らせることによりリフレッシュ時
間を長くする説明をするための動作波形図である。
【０１１６】図７、図８を参照して、まず通常動作時お
いては読出動作などに応じて時刻ｔ１においてワード線
ＷＬが活性化されると、時刻ｔ２においてビット線の電
位Ｖ１が上昇し、その結果ビット線ＢＬとビット線ＺＢ
Ｌとの間の電位差がセンスアンプが増幅可能な電位差Ｖ
ＳＡにまで到達する。このときセンスアンプ活性化信号
Ｓ０Ｎが活性化されることにより所定のアクセスタイム
を満足するタイミングでＤＲＡＭ外部にデータが読出さ
れていく。
いては読出動作などに応じて時刻ｔ１においてワード線
ＷＬが活性化されると、時刻ｔ２においてビット線の電
位Ｖ１が上昇し、その結果ビット線ＢＬとビット線ＺＢ
Ｌとの間の電位差がセンスアンプが増幅可能な電位差Ｖ
ＳＡにまで到達する。このときセンスアンプ活性化信号
Ｓ０Ｎが活性化されることにより所定のアクセスタイム
を満足するタイミングでＤＲＡＭ外部にデータが読出さ
れていく。
【０１１７】したがって、センスアンプ活性化タイミン
グをあまり遅らせるとアクセスタイムが長くなってしま
うため高速に外部にデータを読出すことができなくな
る。
グをあまり遅らせるとアクセスタイムが長くなってしま
うため高速に外部にデータを読出すことができなくな
る。
【０１１８】しかしながら、リフレッシュ動作を行なう
場合には、外部にデータを読出すアクセスタイムに縛ら
れることがないので、ワード線活性化タイミングに対し
て時刻ｔ３までセンスアンプ活性化タイミングを遅らせ
ることができる。すると、トランジスタＭＴの抵抗成分
Ｒを経由して電流がビット線に流れ込む時間が長くなる
ので、時刻ｔ３において電位差はＶＳＡ１まで増大す
る。
場合には、外部にデータを読出すアクセスタイムに縛ら
れることがないので、ワード線活性化タイミングに対し
て時刻ｔ３までセンスアンプ活性化タイミングを遅らせ
ることができる。すると、トランジスタＭＴの抵抗成分
Ｒを経由して電流がビット線に流れ込む時間が長くなる
ので、時刻ｔ３において電位差はＶＳＡ１まで増大す
る。
【０１１９】言い換えると、リフレッシュ期間を規定の
時間よりもさらに長くしてキャパシタＭＱに蓄積されて
いる電荷が通常読出時よりも少なくなると、通常時はビ
ット線の電位は電位Ｖ１であるのに対しリフレッシュ期
間が長いときには電位Ｖ２のようになる。しかし、時刻
ｔ３においてはセンスアンプが増幅可能な電位差ＶＳＡ
が確保できることを示す。
時間よりもさらに長くしてキャパシタＭＱに蓄積されて
いる電荷が通常読出時よりも少なくなると、通常時はビ
ット線の電位は電位Ｖ１であるのに対しリフレッシュ期
間が長いときには電位Ｖ２のようになる。しかし、時刻
ｔ３においてはセンスアンプが増幅可能な電位差ＶＳＡ
が確保できることを示す。
【０１２０】図９は、実施の形態１の半導体記憶装置の
動作を説明するための動作波形図である。
動作を説明するための動作波形図である。
【０１２１】図９を参照して、時刻ｔ１のクロック信号
ｅｘｔ．ＣＬＫの立上がりエッジにおいてオートリフレ
ッシュコマンドが与えられる。時刻ｔ１においては信号
ｅｘｔ．ＺＣＳ，ｅｘｔ．ＺＲＡＳ，ｅｘｔ．ＺＣＡＳ
がいずれもＬレベルに設定されており、一方、信号ｅｘ
ｔ．ＺＷＥおよび信号ＣＫＥはいずれもＨレベルに設定
されている。
ｅｘｔ．ＣＬＫの立上がりエッジにおいてオートリフレ
ッシュコマンドが与えられる。時刻ｔ１においては信号
ｅｘｔ．ＺＣＳ，ｅｘｔ．ＺＲＡＳ，ｅｘｔ．ＺＣＡＳ
がいずれもＬレベルに設定されており、一方、信号ｅｘ
ｔ．ＺＷＥおよび信号ＣＫＥはいずれもＨレベルに設定
されている。
【０１２２】応じて、図３のコマンドデコード回路５２
およびリフレッシュ制御部５４は信号ＡＲＥＦＳおよび
信号ＺＲＡＳＥを活性化する。
およびリフレッシュ制御部５４は信号ＡＲＥＦＳおよび
信号ＺＲＡＳＥを活性化する。
【０１２３】信号ＡＲＥＦＳの活性化に応じて、図３の
１ショットパルス発生回路８４は信号ＲＥＦＡとして１
ショットパルスを出力する。すると、内部アドレスカウ
ンタ８６はアドレス信号Ｑをカウントアップする。
１ショットパルス発生回路８４は信号ＲＥＦＡとして１
ショットパルスを出力する。すると、内部アドレスカウ
ンタ８６はアドレス信号Ｑをカウントアップする。
【０１２４】一方、図３の制御回路６２は、信号ＺＲＡ
ＳＥおよびオートリフレッシュ信号ＡＲＥＦに応じてロ
ウアドレスデコード信号ＲＡＤＥをＨレベルに活性化
し、続いて時刻ｔ２においてワード線トリガ信号ＲＸＴ
をＨレベルに活性化する。応じてワード線ＷＬが活性化
される。
ＳＥおよびオートリフレッシュ信号ＡＲＥＦに応じてロ
ウアドレスデコード信号ＲＡＤＥをＨレベルに活性化
し、続いて時刻ｔ２においてワード線トリガ信号ＲＸＴ
をＨレベルに活性化する。応じてワード線ＷＬが活性化
される。
【０１２５】オートリフレッシュ信号ＡＲＥＦが活性化
されていない場合には、図５のロウ系制御回路６４は、
時刻ｔ２の信号ＲＸＴが活性化されてから遅延段１６４
の遅延時間後である時刻ｔ３においてセンスアンプ活性
化信号Ｓ０Ｎを活性化させる。
されていない場合には、図５のロウ系制御回路６４は、
時刻ｔ２の信号ＲＸＴが活性化されてから遅延段１６４
の遅延時間後である時刻ｔ３においてセンスアンプ活性
化信号Ｓ０Ｎを活性化させる。
【０１２６】しかし、オートリフレッシュコマンドが入
力された場合は、オートリフレッシュ信号ＡＲＥＦが活
性化されるので、図５の遅延段１６６の遅延時間Ｔｄ分
だけセンスアンプ活性化信号Ｓ０Ｎの活性化タイミング
が遅くなり、時刻ｔ４においてセンスアンプ活性化信号
Ｓ０Ｎが活性化される。すると、同じ電荷がメモリセル
に蓄積されているとすれば、通常時に読出される電位差
ΔＶ０に対してリフレッシュ時に読出される電位差ΔＶ
１は大きくなる。
力された場合は、オートリフレッシュ信号ＡＲＥＦが活
性化されるので、図５の遅延段１６６の遅延時間Ｔｄ分
だけセンスアンプ活性化信号Ｓ０Ｎの活性化タイミング
が遅くなり、時刻ｔ４においてセンスアンプ活性化信号
Ｓ０Ｎが活性化される。すると、同じ電荷がメモリセル
に蓄積されているとすれば、通常時に読出される電位差
ΔＶ０に対してリフレッシュ時に読出される電位差ΔＶ
１は大きくなる。
【０１２７】逆に言えば、リフレッシュ時間を従来より
も長く設定し、規定量よりもメモリセルの蓄積電荷が減
ってしまった場合であってもセンスアンプによってデー
タのリフレッシュが可能となる。
も長く設定し、規定量よりもメモリセルの蓄積電荷が減
ってしまった場合であってもセンスアンプによってデー
タのリフレッシュが可能となる。
【０１２８】以上説明したように、実施の形態１の半導
体記憶装置は、センスアンプ活性化タイミングを通常の
読出時よりもリフレッシュ時において遅らせることによ
って、メモリセルの蓄積電荷が少なくなった場合でも正
確にセンスアンプで電位差を増幅することができる。し
たがってリフレッシュ動作を行なう間隔を長くすること
ができ、従来よりも消費電力を減少させることができ
る。
体記憶装置は、センスアンプ活性化タイミングを通常の
読出時よりもリフレッシュ時において遅らせることによ
って、メモリセルの蓄積電荷が少なくなった場合でも正
確にセンスアンプで電位差を増幅することができる。し
たがってリフレッシュ動作を行なう間隔を長くすること
ができ、従来よりも消費電力を減少させることができ
る。
【０１２９】なお、実施の形態１の発明による消費電力
の低減は、リフレッシュサイクルであれば行なうことが
できる。特に、一定期間外部とアクセスを行なわないオ
ートリフレッシュ時やセルフリフレッシュ時に効果的で
ある。
の低減は、リフレッシュサイクルであれば行なうことが
できる。特に、一定期間外部とアクセスを行なわないオ
ートリフレッシュ時やセルフリフレッシュ時に効果的で
ある。
【０１３０】［実施の形態２］図１０は、実施の形態２
の半導体記憶装置において用いられるコントロール回路
２５０の構成を示すブロック図である。
の半導体記憶装置において用いられるコントロール回路
２５０の構成を示すブロック図である。
【０１３１】図１０を参照して、コントロール回路２５
０は、図３に示したコントロール回路８の構成におい
て、制御回路６２に代えて制御回路２５２を含む。制御
回路２５２は、図３における制御回路６２の構成におい
て、ロウ系制御回路６６，６８，７０に代えてそれぞれ
ロウ系制御回路２５６，２５８，２６０を含む。
０は、図３に示したコントロール回路８の構成におい
て、制御回路６２に代えて制御回路２５２を含む。制御
回路２５２は、図３における制御回路６２の構成におい
て、ロウ系制御回路６６，６８，７０に代えてそれぞれ
ロウ系制御回路２５６，２５８，２６０を含む。
【０１３２】他の部分のコントロール回路２５０の構成
は、コントロール回路８と同様であるので説明は繰返さ
ない。
は、コントロール回路８と同様であるので説明は繰返さ
ない。
【０１３３】図１１は、図１０におけるロウ系制御回路
２５６の構成を示した回路図である。
２５６の構成を示した回路図である。
【０１３４】図１１を参照して、ロウ系制御回路２５６
は、図５に示したロウ系制御回路６４の構成において信
号発生部１３６に代えて信号発生部３００を含む。
は、図５に示したロウ系制御回路６４の構成において信
号発生部１３６に代えて信号発生部３００を含む。
【０１３５】信号発生部３００は、信号発生部１３６の
構成において遅延段１６６に代えて遅延段３０２を含
む。遅延段３０２は、遅延段１６６の構成においてイン
バータ１８４とＯＲ回路１７０との間に直列接続される
インバータ３０４，３０６を含む。ロウ系制御回路２５
６の他の構成は、図５に示したロウ系制御回路６４と同
様であり、説明は繰返さない。
構成において遅延段１６６に代えて遅延段３０２を含
む。遅延段３０２は、遅延段１６６の構成においてイン
バータ１８４とＯＲ回路１７０との間に直列接続される
インバータ３０４，３０６を含む。ロウ系制御回路２５
６の他の構成は、図５に示したロウ系制御回路６４と同
様であり、説明は繰返さない。
【０１３６】図１２は、図１０におけるロウ系制御回路
２５８の構成を示した回路図である。
２５８の構成を示した回路図である。
【０１３７】図１２を参照して、ロウ系制御回路２５８
は、図１１に示したロウ系制御回路２５６の構成におい
て、信号発生部３００に代えて信号発生部３１０を含
む。信号発生部３１０は、信号発生部３００の構成にお
いて遅延段３０２に代えて遅延段３１２を含む。遅延段
３１２は遅延段３０２の構成においてインバータ３０６
とＯＲ回路１７０との間にさらに直列に接続されたイン
バータ３１４，３１６を含む。
は、図１１に示したロウ系制御回路２５６の構成におい
て、信号発生部３００に代えて信号発生部３１０を含
む。信号発生部３１０は、信号発生部３００の構成にお
いて遅延段３０２に代えて遅延段３１２を含む。遅延段
３１２は遅延段３０２の構成においてインバータ３０６
とＯＲ回路１７０との間にさらに直列に接続されたイン
バータ３１４，３１６を含む。
【０１３８】ロウ系制御回路２５８の他の構成は、ロウ
系制御回路２５６と同様であり、説明は繰返さない。
系制御回路２５６と同様であり、説明は繰返さない。
【０１３９】図１３は、図１０におけるロウ系制御回路
２６０の構成を示した回路図である。
２６０の構成を示した回路図である。
【０１４０】図１３を参照して、ロウ系制御回路２６０
は、図１２に示したロウ系制御回路２５８の構成におい
て、信号発生部３１０に代えて信号発生部３２０を含
む。
は、図１２に示したロウ系制御回路２５８の構成におい
て、信号発生部３１０に代えて信号発生部３２０を含
む。
【０１４１】信号発生部３２０は、信号発生部３１０の
構成において遅延段３１２に代えて遅延段３２２を含
む。
構成において遅延段３１２に代えて遅延段３２２を含
む。
【０１４２】遅延段３２２は、遅延段３１２の構成に加
えてインバータ３１６とＯＲ回路１７０との間に直列に
接続されるインバータ３２４，３２６を含む。
えてインバータ３１６とＯＲ回路１７０との間に直列に
接続されるインバータ３２４，３２６を含む。
【０１４３】ロウ系制御回路２６０の他の構成は、図１
２に示したロウ系制御回路２５８と同様であるので説明
は繰返さない。
２に示したロウ系制御回路２５８と同様であるので説明
は繰返さない。
【０１４４】このような構成とすると、遅延段１６６、
遅延段３０２、遅延段３１２、遅延段３２２は各々異な
る遅延時間を有しているので、バンク０〜バンク３にお
いてリフレッシュ時にセンスアンプが活性化されるタイ
ミングが少しずつずれることになる。
遅延段３０２、遅延段３１２、遅延段３２２は各々異な
る遅延時間を有しているので、バンク０〜バンク３にお
いてリフレッシュ時にセンスアンプが活性化されるタイ
ミングが少しずつずれることになる。
【０１４５】すると、全バンク同時にリフレッシュ動作
を行なっていた場合に比べてピーク電流を減らすことが
できるので、電源ノイズを低減させることができかつ消
費電力を減少させることができる。
を行なっていた場合に比べてピーク電流を減らすことが
できるので、電源ノイズを低減させることができかつ消
費電力を減少させることができる。
【０１４６】［実施の形態３］図１４は、実施の形態３
において用いられるＶＰＰ発生回路４２４の構成を示し
た回路図である。
において用いられるＶＰＰ発生回路４２４の構成を示し
た回路図である。
【０１４７】ＶＰＰ発生回路４２４は、図２に示したＶ
ＰＰ発生回路２４の構成において分圧回路３２に代えて
分圧回路４３２を含む。
ＰＰ発生回路２４の構成において分圧回路３２に代えて
分圧回路４３２を含む。
【０１４８】分圧回路４３２は、図２に示した分圧回路
３２の構成において、オートリフレッシュ信号ＡＲＥＦ
を受けて反転するインバータ４４５と、ＰチャネルＭＯ
Ｓトランジスタ４６のソースとドレインとの間に接続さ
れゲートにインバータ４４５の出力を受けるＰチャネル
ＭＯＳトランジスタ４４６とをさらに含む。
３２の構成において、オートリフレッシュ信号ＡＲＥＦ
を受けて反転するインバータ４４５と、ＰチャネルＭＯ
Ｓトランジスタ４６のソースとドレインとの間に接続さ
れゲートにインバータ４４５の出力を受けるＰチャネル
ＭＯＳトランジスタ４４６とをさらに含む。
【０１４９】ＶＰＰ発生回路４２４の他の構成は、図２
に示したＶＰＰ発生回路２４と同様であるので、説明は
繰返さない。
に示したＶＰＰ発生回路２４と同様であるので、説明は
繰返さない。
【０１５０】次に、ＶＰＰ発生回路４２４の動作を簡単
に説明する。通常のアクセスが行なわれる場合には、オ
ートリフレッシュ信号ＡＲＥＦはＬレベルに設定される
ので、ＰチャネルＭＯＳトランジスタ４４６は非導通状
態となり、図２に示したＶＰＰ発生回路２４と同様な電
位ＶＰＰが発生される。
に説明する。通常のアクセスが行なわれる場合には、オ
ートリフレッシュ信号ＡＲＥＦはＬレベルに設定される
ので、ＰチャネルＭＯＳトランジスタ４４６は非導通状
態となり、図２に示したＶＰＰ発生回路２４と同様な電
位ＶＰＰが発生される。
【０１５１】次に、オートリフレッシュコマンドまたは
セルフリフレッシュコマンドが与えられ、オートリフレ
ッシュ信号ＡＲＥＦがＨレベルとなると、ＰチャネルＭ
ＯＳトランジスタ４４６が導通状態となる。すると、Ｐ
チャネルＭＯＳトランジスタ４４６の両端の抵抗成分が
小さくなるので分圧電位ＶＤＩＶは電位ＶＰＰに近づく
ことになる。その結果、通常動作時において発生される
電位ＶＰＰよりもリフレッシュ動作時に発生される電位
ＶＰＰの方が低くなる。したがって、ＶＰＰ電位を低下
させることにより、消費電力を低減することができる。
セルフリフレッシュコマンドが与えられ、オートリフレ
ッシュ信号ＡＲＥＦがＨレベルとなると、ＰチャネルＭ
ＯＳトランジスタ４４６が導通状態となる。すると、Ｐ
チャネルＭＯＳトランジスタ４４６の両端の抵抗成分が
小さくなるので分圧電位ＶＤＩＶは電位ＶＰＰに近づく
ことになる。その結果、通常動作時において発生される
電位ＶＰＰよりもリフレッシュ動作時に発生される電位
ＶＰＰの方が低くなる。したがって、ＶＰＰ電位を低下
させることにより、消費電力を低減することができる。
【０１５２】電位ＶＰＰを低下させると、ワード線の活
性化電位が低下するので、図６のトランジスタＭＴによ
ってキャパシタＭＱに再書込される電位が低下してしま
うが、実施の形態１の回路と併用すれば、これによるリ
フレッシュ特性の悪化を防ぐことができる。
性化電位が低下するので、図６のトランジスタＭＴによ
ってキャパシタＭＱに再書込される電位が低下してしま
うが、実施の形態１の回路と併用すれば、これによるリ
フレッシュ特性の悪化を防ぐことができる。
【０１５３】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１５４】
【発明の効果】請求項１〜３に記載の半導体記憶装置
は、第２のコマンドに応じて動作する時にセンスアンプ
の活性化タイミングを第１のコマンドに応じて動作する
時よりも遅らせることによって、メモリセルの蓄積電荷
が少なくなった場合でも正確にセンスアンプで電位差を
増幅することができる。したがって第２のコマンドに応
じて動作する際の消費電力を減少させることができる。
は、第２のコマンドに応じて動作する時にセンスアンプ
の活性化タイミングを第１のコマンドに応じて動作する
時よりも遅らせることによって、メモリセルの蓄積電荷
が少なくなった場合でも正確にセンスアンプで電位差を
増幅することができる。したがって第２のコマンドに応
じて動作する際の消費電力を減少させることができる。
【０１５５】請求項４，５に記載の半導体記憶装置は、
請求項１に記載の半導体記憶装置の奏する効果に加え
て、第２のコマンドがオートリフレッシュコマンドであ
る場合に、リフレッシュ間隔を長くしてもデータがリフ
レッシュ可能であるので、消費電力を減少させることが
できる。
請求項１に記載の半導体記憶装置の奏する効果に加え
て、第２のコマンドがオートリフレッシュコマンドであ
る場合に、リフレッシュ間隔を長くしてもデータがリフ
レッシュ可能であるので、消費電力を減少させることが
できる。
【０１５６】請求項６，７に記載の半導体記憶装置は、
請求項１に記載の半導体記憶装置の奏する効果に加え
て、第２のコマンドがセルフリフレッシュコマンドであ
る場合に、リフレッシュ間隔を長くしてもデータがリフ
レッシュ可能であるので、消費電力を減少させることが
できる。
請求項１に記載の半導体記憶装置の奏する効果に加え
て、第２のコマンドがセルフリフレッシュコマンドであ
る場合に、リフレッシュ間隔を長くしてもデータがリフ
レッシュ可能であるので、消費電力を減少させることが
できる。
【０１５７】請求項８，９に記載の半導体記憶装置は、
請求項１に記載の半導体記憶装置の奏する効果に加え
て、第２のコマンドに応じてワード線駆動電位を低くす
るのでさらに消費電力を減少させることができる。
請求項１に記載の半導体記憶装置の奏する効果に加え
て、第２のコマンドに応じてワード線駆動電位を低くす
るのでさらに消費電力を減少させることができる。
【０１５８】請求項１０〜１２に記載の半導体記憶装置
は、第２のコマンドに応じて動作する時にセンスアンプ
の活性化タイミングを第１のコマンドに応じて動作する
時よりも遅らせることによって、メモリセルの蓄積電荷
が少なくなった場合でも正確にセンスアンプで電位差を
増幅することができる。したがって第２のコマンドに応
じて動作する際の消費電力を減少させることができる。
また、メモリブロックごとにセンスアンプの活性化タイ
ミングをずらすので、消費電流のピーク値を小さくする
ことができ、いっそう消費電力を減少させることができ
る。
は、第２のコマンドに応じて動作する時にセンスアンプ
の活性化タイミングを第１のコマンドに応じて動作する
時よりも遅らせることによって、メモリセルの蓄積電荷
が少なくなった場合でも正確にセンスアンプで電位差を
増幅することができる。したがって第２のコマンドに応
じて動作する際の消費電力を減少させることができる。
また、メモリブロックごとにセンスアンプの活性化タイ
ミングをずらすので、消費電流のピーク値を小さくする
ことができ、いっそう消費電力を減少させることができ
る。
【０１５９】請求項１３に記載の半導体記憶装置は、請
求項１０に記載の半導体記憶装置の奏する効果に加え
て、複数のメモリブロックが独立して動作可能なバンク
である場合に消費電流のピーク値を小さくすることがで
きる。
求項１０に記載の半導体記憶装置の奏する効果に加え
て、複数のメモリブロックが独立して動作可能なバンク
である場合に消費電流のピーク値を小さくすることがで
きる。
【０１６０】請求項１４，１５に記載の半導体記憶装置
は、請求項１０に記載の半導体記憶装置の奏する効果に
加えて、第２のコマンドがオートリフレッシュコマンド
である場合に、リフレッシュ間隔を長くしてもデータが
リフレッシュ可能であるので、消費電力を減少させるこ
とができる。
は、請求項１０に記載の半導体記憶装置の奏する効果に
加えて、第２のコマンドがオートリフレッシュコマンド
である場合に、リフレッシュ間隔を長くしてもデータが
リフレッシュ可能であるので、消費電力を減少させるこ
とができる。
【０１６１】請求項１６，１７に記載の半導体記憶装置
は、請求項１０に記載の半導体記憶装置の奏する効果に
加えて、第２のコマンドがセルフリフレッシュコマンド
である場合に、リフレッシュ間隔を長くしてもデータが
リフレッシュ可能であるので、消費電力を減少させるこ
とができる。
は、請求項１０に記載の半導体記憶装置の奏する効果に
加えて、第２のコマンドがセルフリフレッシュコマンド
である場合に、リフレッシュ間隔を長くしてもデータが
リフレッシュ可能であるので、消費電力を減少させるこ
とができる。
【図１】 本発明の実施の形態１の半導体記憶装置１の
構成を示す概略ブロック図である。
構成を示す概略ブロック図である。
【図２】 図１におけるＶＰＰ発生回路２４の構成を示
した回路図である。
した回路図である。
【図３】 図１におけるコントロール回路８の行活性化
の制御に関連する構成を示すブロック図である。
の制御に関連する構成を示すブロック図である。
【図４】 図３におけるオートリフレッシュコマンドデ
コーダ７４およびリフレッシュ動作制御回路８２の構成
を示した回路図である。
コーダ７４およびリフレッシュ動作制御回路８２の構成
を示した回路図である。
【図５】 図３におけるロウ系制御回路６４の構成を示
した回路図である。
した回路図である。
【図６】 図１におけるセンスアンプとメモリアレイの
概略構成を説明するための回路図である。
概略構成を説明するための回路図である。
【図７】 メモリセルからビット線に電流が流れる様子
を説明するための図である。
を説明するための図である。
【図８】 センスアンプ活性化信号Ｓ０Ｎの活性化タイ
ミングを遅らせることによりリフレッシュ時間を長くす
る説明をするための動作波形図である。
ミングを遅らせることによりリフレッシュ時間を長くす
る説明をするための動作波形図である。
【図９】 実施の形態１の半導体記憶装置の動作を説明
するための動作波形図である。
するための動作波形図である。
【図１０】 実施の形態２の半導体記憶装置において用
いられるコントロール回路２５０の構成を示すブロック
図である。
いられるコントロール回路２５０の構成を示すブロック
図である。
【図１１】 図１０におけるロウ系制御回路２５６の構
成を示した回路図である。
成を示した回路図である。
【図１２】 図１０におけるロウ系制御回路２５８の構
成を示した回路図である。
成を示した回路図である。
【図１３】 図１０におけるロウ系制御回路２６０の構
成を示した回路図である。
成を示した回路図である。
【図１４】 実施の形態３において用いられるＶＰＰ発
生回路４２４の構成を示した回路図である。
生回路４２４の構成を示した回路図である。
【図１５】 従来のシンクロナスＤＲＡＭの行活性化タ
イミング制御を行なうコントロール回路５０８の構成を
示したブロック図である。
イミング制御を行なうコントロール回路５０８の構成を
示したブロック図である。
【図１６】 図１５におけるロウ系制御回路５６４の構
成を示した回路図である。
成を示した回路図である。
【図１７】 図１５におけるオートリフレッシュコマン
ドデコーダ５７４とリフレッシュ動作制御回路５８２の
構成を示した回路図である。
ドデコーダ５７４とリフレッシュ動作制御回路５８２の
構成を示した回路図である。
【図１８】 従来のＤＲＡＭのオートリフレッシュ動作
を説明するための動作波形図である。
を説明するための動作波形図である。
【図１９】 従来のＤＲＡＭのセルフリフレッシュ時の
動作を説明するための動作波形図である。
動作を説明するための動作波形図である。
１ 半導体記憶装置、２ アドレスバッファ、４ クロ
ックバッファ、６ 制御信号入力バッファ、８ コント
ロール回路、２５０ コントロール回路、１０ブロッ
ク、１２ 列デコーダ、１４ メモリアレイバンク、１
６ センスアンプ、１８ ブロック、２０ 出力バッフ
ァ、２２ 入力バッファ、２４，４２４ＶＰＰ発生回
路、２６ ＶＲＥＦ発生回路、２８ 比較回路、３０
チャージポンプ回路、３２，４３２ 分圧回路、５２
コマンドデコード回路、５４ リフレッシュ制御部、５
６，６０ バンク選択部、５８，１００，１０２ ＮＯ
Ｒ回路、６２，２５２ 制御回路、６４〜７０，２５６
〜２６０ ロウ系制御回路、７２ アクティブコマンド
デコーダ、７４ オートリフレッシュコマンドデコー
ダ、７６ セルフリフレッシュコマンドデコーダ、８０
セルフリフレッシュタイマ、８２ リフレッシュ動作
制御回路、８４ １ショットパルス発生回路、８６ 内
部アドレスカウンタ、９８ 反転遅延回路、１０４ ラ
ッチ回路、１１６，１１８，１７２ ＮＡＮＤ回路、１
４２，１７０ ＯＲ回路、１０６，１４０，１５０，１
５２，１６４，１６６，３０２，３１２，３２２ 遅延
段、１５４ ＡＮＤ回路、１３２〜１３６，３００〜３
２０ 信号発生部、ＢＥＱ イコライズ回路、ＢＬ，Ｚ
ＢＬ ビット線、ＢＬＰ ビット線対、ＣＳＧ コラム
選択ゲート、ＣＳＬ コラム選択線、ＭＣ メモリセ
ル、ＭＱ キャパシタ、ＭＴトランジスタ、ＳＡＫ セ
ンスアンプ、ＳＮ ストレージノード、ＷＬ ワード
線。
ックバッファ、６ 制御信号入力バッファ、８ コント
ロール回路、２５０ コントロール回路、１０ブロッ
ク、１２ 列デコーダ、１４ メモリアレイバンク、１
６ センスアンプ、１８ ブロック、２０ 出力バッフ
ァ、２２ 入力バッファ、２４，４２４ＶＰＰ発生回
路、２６ ＶＲＥＦ発生回路、２８ 比較回路、３０
チャージポンプ回路、３２，４３２ 分圧回路、５２
コマンドデコード回路、５４ リフレッシュ制御部、５
６，６０ バンク選択部、５８，１００，１０２ ＮＯ
Ｒ回路、６２，２５２ 制御回路、６４〜７０，２５６
〜２６０ ロウ系制御回路、７２ アクティブコマンド
デコーダ、７４ オートリフレッシュコマンドデコー
ダ、７６ セルフリフレッシュコマンドデコーダ、８０
セルフリフレッシュタイマ、８２ リフレッシュ動作
制御回路、８４ １ショットパルス発生回路、８６ 内
部アドレスカウンタ、９８ 反転遅延回路、１０４ ラ
ッチ回路、１１６，１１８，１７２ ＮＡＮＤ回路、１
４２，１７０ ＯＲ回路、１０６，１４０，１５０，１
５２，１６４，１６６，３０２，３１２，３２２ 遅延
段、１５４ ＡＮＤ回路、１３２〜１３６，３００〜３
２０ 信号発生部、ＢＥＱ イコライズ回路、ＢＬ，Ｚ
ＢＬ ビット線、ＢＬＰ ビット線対、ＣＳＧ コラム
選択ゲート、ＣＳＬ コラム選択線、ＭＣ メモリセ
ル、ＭＱ キャパシタ、ＭＴトランジスタ、ＳＡＫ セ
ンスアンプ、ＳＮ ストレージノード、ＷＬ ワード
線。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5M024 AA04 AA15 AA20 BB22 BB29 BB39 CC22 DD73 DD85 EE02 EE05 EE08 EE09 EE13 EE23 EE29 EE30 FF02 FF03 FF07 FF13 FF23 GG02 GG06 JJ02 LL01 PP01 PP02 PP03 PP07
Claims (17)
- 【請求項１】 行列状に配列される複数のメモリセルを
含むメモリブロックを備え、 前記メモリブロックは、 前記行に対応する複数のワード線と、 前記列に対応する複数のビット線対と、 前記複数のワード線のうちの一部を選択的に活性化する
行デコード回路と、 前記複数のビット線対のうちの一部を選択する列デコー
ド回路と、 前記複数のビット線に読出されたデータを増幅するセン
スアンプ回路とを含み、 前記行デコード回路および前記センスアンプ回路の制御
を行なう制御回路をさらに備え、 前記制御回路は、 外部から与えられる制御信号から複数のコマンドを検出
するコマンドデコード回路と、 前記コマンドデコード回路の出力に応じて前記ワード線
の活性化タイミングを示す第１の活性化信号と前記セン
スアンプの活性化タイミングを示す第２の活性化信号と
出力する行活性化タイミング制御部とを含み、 前記行活性化タイミング制御部は、前記コマンドデコー
ダが検出したコマンドが第１のコマンドであるときに
は、前記第１の活性化信号を活性化してから第１の時間
経過後に前記第２の活性化信号を活性化し、前記コマン
ドデコーダが検出したコマンドが第２のコマンドである
ときには、前記第１の活性化信号を活性化してから前記
第１の時間よりも長い第２の時間経過後に前記第２の活
性化信号を活性化する、半導体記憶装置。 - 【請求項２】 前記行活性化タイミング制御部は、 前記第１および第２のコマンドに応じて前記第１の活性
化信号を活性化する第１の信号発生部と、 前記コマンドデコーダが検出したコマンドが前記第１の
コマンドであるときには、前記第１の信号発生部の出力
を前記第１の遅延時間だけ遅延させ、前記コマンドデコ
ーダが検出したコマンドが前記第２のコマンドであると
きには、前記第１の信号発生部の出力を前記第２の遅延
時間だけ遅延させて、前記第２の活性化信号を出力する
第２の信号発生部とを有する、請求項１に記載の半導体
記憶装置。 - 【請求項３】 前記第２の信号発生部は、 前記第１の信号発生部の出力を受けて前記第１の遅延時
間だけ遅延させる第１の遅延回路と、 前記第１の遅延回路の出力を受けてさらに前記第２の遅
延時間と前記第１の遅延時間との差の時間だけ遅延させ
る第２の遅延回路と、 前記第１、第２の遅延回路の出力のいずれか一方を前記
コマンドデコーダが検出したコマンドに応じて選択して
前記第２の活性化信号を出力する選択回路とを有する、
請求項２に記載の半導体記憶装置。 - 【請求項４】 前記第１のコマンドは、行活性化コマン
ドであり、 前記第２のコマンドは、オートリフレッシュコマンドで
ある、請求項１に記載の半導体記憶装置。 - 【請求項５】 前記コマンドデコード回路は、 前記オートリフレッシュコマンドを検出するコマンドデ
コーダを含み、 前記制御回路は、 前記コマンドデコーダの出力に応じてリフレッシュ動作
の開始を指示するリフレッシュ制御回路と、 前記リフレッシュ制御回路の出力に応じてリフレッシュ
アドレスを発生するカウンタ回路とを含む、請求項４に
記載の半導体記憶装置。 - 【請求項６】 前記第１のコマンドは、行活性化コマン
ドであり、 前記第２のコマンドは、セルフリフレッシュコマンドで
ある、請求項１に記載の半導体記憶装置。 - 【請求項７】 前記コマンドデコード回路は、 前記セルフリフレッシュコマンドを検出するコマンドデ
コーダを含み、 前記制御回路は、 前記コマンドデコーダの出力に応じてリフレッシュ動作
の開始を周期的に指示するタイマ回路と、 前記タイマ制御回路の出力に応じてリフレッシュアドレ
スを発生するカウンタ回路とを含む、請求項６に記載の
半導体記憶装置。 - 【請求項８】 前記ワード線の活性化電位を発生する電
位発生回路をさらに備え、 前記電位発生回路は、前記第１のコマンドを実行するた
めに前記活性化電位として第１の電位を発生し、前記第
２のコマンドに応じて前記第１の電位よりも低い第２の
電位を前記活性化電位として発生する、請求項１に記載
の半導体記憶装置。 - 【請求項９】 前記高電位発生回路は、 参照電位を発生する参照電位発生回路と、 前記参照電位と分圧電位とを比較する比較回路と、 前記比較回路の出力に応じて昇圧動作を行ない前記活性
化電位を出力するチャージポンプ回路と、 前記活性化電位を前記第２のコマンドに応じて降下させ
前記分圧電位を出力する分圧回路とを含む、請求項８に
記載の半導体記憶装置。 - 【請求項１０】 複数のメモリブロックを備え、 前記複数のメモリブロックの各々は、 行列状に配列される複数のメモリセルと、 前記行に対応する複数のワード線と、 前記列に対応する複数のビット線対と、 前記複数のワード線のうちの一部を選択的に活性化する
行デコード回路と、 前記複数のビット線対のうちの一部を選択する列デコー
ド回路と、 前記複数のビット線に読出されたデータを増幅するセン
スアンプ回路とを含み、 前記行デコード回路および前記センスアンプ回路の制御
を行なう制御回路をさらに備え、 前記制御回路は、 外部から与えられる制御信号から複数のコマンドを検出
するコマンドデコード回路と、 前記複数のメモリブロックに対応して設けられ、前記コ
マンドデコード回路の出力に応じて前記ワード線の活性
化タイミングを示す第１の活性化信号と前記センスアン
プの活性化タイミングを示す第２の活性化信号と出力す
る複数の行活性化タイミング制御部とを含み、 前記複数の行活性化タイミング制御部の各々は、前記コ
マンドデコーダが検出したコマンドが第１のコマンドで
あるときには、前記第１の活性化信号を活性化してから
第１の時間経過後に前記第２の活性化信号を活性化し、
前記コマンドデコーダが検出したコマンドが第２のコマ
ンドであるときには、前記第１の活性化信号を活性化し
てから前記第１の時間よりも長い時間経過後に前記第２
の活性化信号を活性化し、 前記複数の行活性化タイミング制御部が前記第２のコマ
ンドに応じて前記第１の活性化信号を活性化してから前
記第２の活性化信号を活性化するまでの時間は、それぞ
れ異なる、半導体記憶装置。 - 【請求項１１】 前記複数の行活性化タイミング制御部
の各々は、 前記第１および第２のコマンドに応じて前記第１の活性
化信号を活性化する第１の信号発生部と、 前記コマンドデコーダが検出したコマンドが前記第１の
コマンドであるときには、前記第１の信号発生部の出力
を前記第１の遅延時間だけ遅延させ、前記コマンドデコ
ーダが検出したコマンドが前記第２のコマンドであると
きには、前記第１の信号発生部の出力を前記第１の遅延
時間よりも長い時間だけ遅延させて、前記第２の活性化
信号を出力する第２の信号発生部とを有する、請求項１
０に記載の半導体記憶装置。 - 【請求項１２】 前記第２の信号発生部は、 前記第１の信号発生部の出力を受けて前記第１の遅延時
間だけ遅延させる第１の遅延回路と、 前記第１の遅延回路の出力を受けてさらに遅延させる第
２の遅延回路と、前記第１、第２の遅延回路の出力のい
ずれかを前記コマンドデコーダが検出したコマンドに応
じて選択して前記第２の活性化信号を出力する選択回路
とを有すし、 前記複数の行活性化タイミング制御部に対応する前記第
２の遅延回路の遅延時間は、それぞれ異なる、請求項１
１に記載の半導体記憶装置。 - 【請求項１３】 前記複数のメモリブロックは、互いに
独立して読出動作可能なメモリバンクである、請求項１
０に記載の半導体記憶装置。 - 【請求項１４】 前記第１のコマンドは、行活性化コマ
ンドであり、 前記第２のコマンドは、オートリフレッシュコマンドで
ある、請求項１０に記載の半導体記憶装置。 - 【請求項１５】 前記コマンドデコード回路は、 前記オートリフレッシュコマンドを検出するコマンドデ
コーダを含み、 前記制御回路は、 前記コマンドデコーダの出力に応じてリフレッシュ動作
の開始を指示するリフレッシュ制御回路と、 前記リフレッシュ制御回路の出力に応じてリフレッシュ
アドレスを発生するカウンタ回路とを含む、請求項１４
に記載の半導体記憶装置。 - 【請求項１６】 前記第１のコマンドは、行活性化コマ
ンドであり、 前記第２のコマンドは、セルフリフレッシュコマンドで
ある、請求項１０に記載の半導体記憶装置。 - 【請求項１７】 前記コマンドデコード回路は、 前記セルフリフレッシュコマンドを検出するコマンドデ
コーダを含み、 前記制御回路は、 前記コマンドデコーダの出力に応じて周期的にリフレッ
シュ動作の開始を指示するタイマ回路と、 前記タイマ制御回路の出力に応じてリフレッシュアドレ
スを発生するカウンタ回路とを含む、請求項１６に記載
の半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001172362A JP2002367370A (ja) | 2001-06-07 | 2001-06-07 | 半導体記憶装置 |
| US09/987,836 US6504787B2 (en) | 2001-06-07 | 2001-11-16 | Semiconductor memory device with reduced power consumption during refresh operation |
| DE10159368A DE10159368A1 (de) | 2001-06-07 | 2001-12-04 | Halbleiterspeichervorrichtung mit verringertem Leistungsverbrauch während der Auffrischoperation |
| TW090131822A TW536702B (en) | 2001-06-07 | 2001-12-21 | Semiconductor memory device |
| KR1020020007349A KR20030010466A (ko) | 2001-06-07 | 2002-02-08 | 리프레시 동작 시의 소비 전력이 감소된 반도체 기억 장치 |
| CN02104679A CN1391228A (zh) | 2001-06-07 | 2002-02-10 | 减少了刷新工作时的功耗的半导体存储器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001172362A JP2002367370A (ja) | 2001-06-07 | 2001-06-07 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002367370A true JP2002367370A (ja) | 2002-12-20 |
Family
ID=19013994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001172362A Withdrawn JP2002367370A (ja) | 2001-06-07 | 2001-06-07 | 半導体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
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| JP (1) | JP2002367370A (ja) |
| KR (1) | KR20030010466A (ja) |
| CN (1) | CN1391228A (ja) |
| DE (1) | DE10159368A1 (ja) |
| TW (1) | TW536702B (ja) |
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| US6778457B1 (en) * | 2003-02-19 | 2004-08-17 | Freescale Semiconductor, Inc. | Variable refresh control for a memory |
| DE10315087B3 (de) * | 2003-04-02 | 2004-05-13 | Infineon Technologies Ag | Verfahren zum Auffrischen von dynamischen Speicherzellen in einer Speicherschaltung und einer Speicherschaltung |
| KR100522431B1 (ko) * | 2003-04-30 | 2005-10-20 | 주식회사 하이닉스반도체 | 리프레쉬 동작이 향상된 고속 데이터 억세스를 위한반도체 메모리 장치 |
| KR100529033B1 (ko) * | 2003-05-23 | 2005-11-17 | 주식회사 하이닉스반도체 | 동기식 반도체 메모리 소자 |
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| WO2007097320A1 (ja) | 2006-02-21 | 2007-08-30 | Toyota Jidosha Kabushiki Kaisha | オイルシール |
| TW200845003A (en) * | 2007-05-01 | 2008-11-16 | Nanya Technology Corp | Semiconductor device and memory circuit layout method |
| TWI511162B (zh) * | 2014-01-15 | 2015-12-01 | Elite Semiconductor Esmt | 自動更新記憶體單元的方法及使用其之半導體記憶裝置 |
| CN105976857A (zh) * | 2016-05-20 | 2016-09-28 | 西安紫光国芯半导体有限公司 | 一种信号建立时间控制电路及基于该电路的动态存储器 |
| CN110797061B (zh) * | 2018-08-03 | 2021-03-23 | 华邦电子股份有限公司 | 存储器装置及其控制方法 |
| US10991413B2 (en) * | 2019-07-03 | 2021-04-27 | Micron Technology, Inc. | Memory with programmable die refresh stagger |
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|---|---|---|---|---|
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- 2002-02-08 KR KR1020020007349A patent/KR20030010466A/ko not_active Application Discontinuation
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| DE10159368A1 (de) | 2002-12-12 |
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