KR20000051064A - 반도체 메모리의 워드라인 구동회로 - Google Patents

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Abstract

본 발명은 반도체 메모리의 워드라인 구동회로에 관한 것으로, 종래의 회로에 있어서는 셀프 리프레시 주기중 비활성화 구간(t2) 동안 워드라인의 비 활성화 레벨은 접지전압(VSS)이 되고, 엔모스 트랜지스터(NM2)의 소오스와 드레인 단자 사이에 리크전류(SUB THRESHOLD CURRENT)가 흘러 셀의 충전전하를 감소시키게 되는 문제점이 있었다. 따라서, 본 발명은 서로 직렬 연결되어 그 게이트에 공통으로 워드라인 인에이블 신호(PX)를 입력받아 워드라인에 구동전압(VPP)을 인가하는 피모스 트랜지스터(PM1) 및 접지전압(VSS)을 인가하는 엔모스 트랜지스터(NM1)로 구성된 워드라인 구동부와; 워드라인에 인가되는 상기 구동전압(VPP)에 의해 메모리셀을 활성화 시키는 엔모스 트랜지스터(NM2)로 구성된 워드라인 구동회로에 있어서, 메모리셀의 비활성화시에는 기판전압(VSUB)을 선택적으로 인가할 수 있도록 하는 스위칭부를 더 포함하여 셀프 리프레시 주기중 워드라인이 비 활성화 되는 구간 동안에는 접지전압(VSS) 보다 낮은 기판전압(VSUB)을 워드라인에 인가하므로써 메모리셀의 리크전류를 감소시켜 충전전하 보존시간을 늘려주게 되어 리프레시 주기가 길어지고, 이에 따라 전체 소비전력을 감소시킬 수 있는 효과가 있다.

Description

반도체 메모리의 워드라인 구동회로{WORDLINE DRIVING CIRCUIT FOR SEMICONDUCTOR MEMORY}
본 발명은 반도체 메모리의 워드라인 구동회로에 관한 것으로, 특히 다이나믹 메모리(DRAM)의 리프레시 동작시 워드라인을 활성화시키는 동작에서 셀프 리프레시 기간 중 워드라인이 비 활성화 되는 경우는 워드라인의 비 활성화 레벨을 접지(VSS)레벨보다 낮은 기판(SUBSTRATE)전압(VSUB) 레벨로 전환하여 워드라인이 비활성화될 때 발생하는 리크(LEAK)전류(SUB THRESHOLD CURRENT)를 감소시키기 위한 반도체 메모리의 워드라인 구동회로에 관한 것이다.
도1은 종래의 개략적인 워드라인 구동회로도로서, 이에 도시된 바와 같이 서로 직렬 연결되어 그 게이트에 공통으로 워드라인 인에이블 신호(PX)를 입력받아 워드라인에 구동전압(VPP)을 인가하는 피모스 트랜지스터(PM1) 및 접지전압(VSS)을 인가하는 엔모스 트랜지스터(NM1)로 구성된 워드라인 구동부(1)와; 워드라인에 인가되는 상기 구동전압(VPP)에 의해 메모리셀을 활성화 시키는 엔모스 트랜지스터(NM2)로 구성된 종래 회로의 동작 및 작용을 도2의 타이밍도를 참조하여 설명하면 다음과 같다.
일단, 상기 워드라인 인에이블 신호(PX)가 '로우'로 트랜지션되면 피모스 트랜지스터(PM1)가 턴온되어 구동전압(VPP)이 워드라인에 인가된다.
이에 따라 엔모스 트랜지스터(NM2)가 턴온되어 메모리셀을 활성화 시키게 된다.
한편, 상기 워드라인 인에이블 신호(PX)가 '하이'로 트랜지션되면 피모스 트랜지스터(PM1)는 턴오프되고, 엔모스 트랜지스터(NM1)가 턴온되어 접지전압(VSS)이 워드라인에 인가되게 된다.
이때 상기 구동전압(VPP)이 워드라인에 인가되는 시간(t1)에 메모리셀이 리프레시되고, 이와 같은 리프레시는 일정 주기(t2)마다 반복해서 실행하게 된다.
그러나, 상기 종래의 회로에 있어서는 셀프 리프레시 주기중 비활성화 구간(t2) 동안 워드라인의 비 활성화 레벨은 접지전압(VSS)이 되고, 엔모스 트랜지스터(NM2)의 소오스와 드레인 단자 사이에 리크전류(SUB THRESHOLD CURRENT)가 흘러 셀의 충전전하를 감소시키게 되는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, 워드라인의 비 활성화 레벨을 접지전압(VSS) 레벨보다 낮은 기판전압(VSUB) 레벨로 전환하여 인가하므로써 워드라인이 비활성화될 때 발생하는 리크전류를 감소시켜 리프레시 주기를 길게 할 있도록 하는 반도체 메모리의 워드라인 구동회로를 제공 하는데 그 목적이 있다.
도1은 종래의 개략적인 워드라인 구동회로도.
도2는 종래의 셀프 리프레시 타이밍도.
도3은 본 발명에 의한 워드라인 구동회로도.
도4는 본 발명에 의한 셀프 리프레시 타이밍도.
***도면의 주요 부분에 대한 부호의 설명***
10 : 스위칭부
이와 같은 목적을 달성하기 위한 본 발명의 구성은, 서로 직렬 연결되어 그 게이트에 공통으로 워드라인 인에이블 신호(PX)를 입력받아 워드라인에 구동전압(VPP)을 인가하는 피모스 트랜지스터(PM1) 및 접지전압(VSS)을 인가하는 엔모스 트랜지스터(NM1)로 구성된 워드라인 구동부와; 워드라인에 인가되는 상기 구동전압(VPP)에 의해 메모리셀을 활성화 시키는 엔모스 트랜지스터(NM2)로 구성된 워드라인 구동회로에 있어서, 메모리셀의 비활성화시에는 워드라인에 기판전압(VSUB)을 선택적으로 인가할 수 있도록 하는 스위칭부를 더 포함하여 구성함으로써 달성되는 것으로, 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도3은 본 발명에 의한 워드라인 구동회로도로서, 이에 도시한 바와 같이 서로 직렬 연결되어 그 게이트에 공통으로 워드라인 인에이블 신호(PX)를 입력받아 워드라인에 구동전압(VPP)을 인가하는 피모스 트랜지스터(PM1) 및 접지전압(VSS)을 인가하는 엔모스 트랜지스터(NM1)로 구성된 워드라인 구동부(1)와; 워드라인에 인가되는 상기 구동전압(VPP)에 의해 메모리셀을 활성화 시키는 엔모스 트랜지스터(NM2)로 구성된 워드라인 구동회로에 있어서, 메모리셀의 비활성화시에는 기판전압(VSUB)을 선택적으로 인가할 수 있도록 하는 스위칭부(10)를 더 포함하여 구성한 것으로, 이와 같이 구성한 본 발명의 동작 및 작용을 도4를 참조로 설명한다.
일단, 도4의 (a)와 같이 워드라인이 구동전압(VPP)에 의해 활성화 되는 기간(t1) 동안에는 워드라인 구동부(1)의 엔모스 트랜지스터(NM1)의 소오스에 접지전압(VSS)을 인가해 주기 위해 (b)에 도시된 바와 같이 상기 활성화 기간(t1)을 포함하는 시간(t3) 동안에는 접지전압(VSS)을 인가하도록 스위칭하여 리프레시가 정상적으로 이루어질 수 있도록 스위칭하고, 리프레시가 끝난 다음 워드라인이 비 활성화 되는 구간(t4)에서는 (c)에 도시된 바와 같이 접지전압(VSS)보다 낮은 기판전압(VSUB)이 워드라인에 인가될 수 있도록 스위칭하여 메모리셀의 충전전하 유지기간을 오래 유지할 수 있도록 한다.
이상에서 설명한 바와 같이 본 발명 반도체 메모리의 워드라인 구동회로는 셀프 리프레시 주기중 워드라인이 비 활성화 되는 구간 동안에는 접지전압(VSS) 보다 낮은 기판전압(VSUB)을 워드라인에 인가하므로써 메모리셀의 리크전류를 감소시켜 충전전하 보존시간을 늘려주게 되어 리프레시 주기가 길어지고, 이에 따라 전체 소비전력을 감소시킬 수 있는 효과가 있다.

Claims (2)

  1. 서로 직렬 연결되어 그 게이트에 공통으로 워드라인 인에이블 신호(PX)를 입력받아 워드라인에 구동전압(VPP)을 인가하는 피모스 트랜지스터(PM1) 및 접지전압(VSS)을 인가하는 엔모스 트랜지스터(NM1)로 구성된 워드라인 구동부와; 워드라인에 인가되는 상기 구동전압(VPP)에 의해 메모리셀을 활성화 시키는 엔모스 트랜지스터(NM2)로 구성된 워드라인 구동회로에 있어서, 메모리셀의 비활성화시에는 워드라인에 기판전압(VSUB)을 선택적으로 인가할 수 있도록 하는 스위칭부를 더 포함하여 구성된 것을 특징으로 하는 반도체 메모리의 워드라인 구동회로.
  2. 제1항에 있어서, 상기 스위칭부는 셀프 리프레시 구간중 메모리셀을 활성화 시키는 동안에는 워드라인에 접지전압(VSS) 레벨이 인가되도록 스위칭하고, 비 활성화 구간에서는 기판전압(VSUB) 레벨이 인가되도록 스위칭하는 것을 특징으로 하는 반도체 메모리의 워드라인 구동회로.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030010466A (ko) * 2001-06-07 2003-02-05 미쓰비시덴키 가부시키가이샤 리프레시 동작 시의 소비 전력이 감소된 반도체 기억 장치
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