CN114333942A - 虚拟静态随机存取存储器装置 - Google Patents

Abstract

本发明提供一种虚拟静态随机存取存储器装置，包括多个存储器、仲裁器以及控制器。存储器分别产生多个自刷新需求信号。每一自刷新需求信号指示对应的每一存储器执行自刷新动作的时间区间。仲裁器接收自刷新需求信号，在存储器被致能时，依据自刷新需求信号以产生延迟同步旗标。控制器依据延迟同步旗标以决定在存取操作下，存取存储器的存取延迟时间。

Description

虚拟静态随机存取存储器装置

技术领域

本发明涉及一种虚拟静态随机存取存储器装置，尤其涉及一种可动态调整访问时间延迟的虚拟静态随机存取存储器装置。

背景技术

在需使用静待存储器的电子装置中，因所需要的静态存储器的容量越来越大，因此一种利用动态随机存取存储器建构的虚拟静态随机存取存储器装置被提出。特别在物联网装置中，虚拟静态随机存取存储器装置更是一种受欢迎的选项。

由于动态随机存取存储器需要执行自刷新动作，因此，当虚拟静态随机存取存储器装置发生存取操作，而动态随机存取存储器正在执行自刷新动作时，动态随机存取存储器需要在一定长的存取延迟(latency)时间后方能提供存取数据。为了因应这个问题，一种可调整的存取延迟时间的机制被提出。

然而，上述的可调整的存取延迟时间的机制仅能应用在单一动态随机存取存储器的架构上。为了提升虚拟静态随机存取存储器装置的数据宽度以及存储密度，虚拟静态随机存取存储器装置常需要设置多个动态随机存取存储器。基于每一个动态随机存取存储器执行自刷新动作的时间不相同，上述的可调整的存取延迟时间的机制无法被应用。也因此，现有技术针对具有多个动态随机存取存储器的虚拟静态随机存取存储器装置，都设置固定的且足够长的存取延迟时间来执行存取操作。如此一来，虚拟静态随机存取存储器装置的存取速率受到一定的限制。

发明内容

本发明是针对一种虚拟静态随机存取存储器装置，可动态调整存储器的存取延迟时间，提升使用效能。

根据本发明的实施例，虚拟静态随机存取存储器装置包括多个存储器、仲裁器以及控制器。存储器分别产生多个自刷新需求信号。每一自刷新需求信号指示对应的每一存储器执行自刷新动作的时间区间。仲裁器接收自刷新需求信号，在存储器被致能时，依据自刷新需求信号以产生延迟同步旗标。控制器耦接存储器以及仲裁器。控制器依据延迟同步旗标以决定在存取操作下，存取存储器的存取延迟时间。

基于上述，本发明实施例中通过判断在存取操作下，存储器的至少其中之一是否产生自刷新动作的碰撞现象，并依据判断的结果来动态调整存取存储器的存取延迟时间。有效提升虚拟静态随机存取存储器装置的存取效能。

附图说明

包含附图以便进一步理解本发明，且附图并入本说明书中并构成本说明书的一部分。附图说明本发明的实施例，并与描述一起用于解释本发明的原理。

图1为本发明一实施例的虚拟静态随机存取存储器装置的示意图；

图2A以及图2B为本发明实施例的虚拟静态随机存取存储器装置的不同实施方式的读取动作波形图；

图2C以及图2D为本发明实施例的虚拟静态随机存取存储器装置的不同实施方式的写入动作波形图；

图3为本发明实施例的仲裁器的实施方式的示意图；

图4为本发明实施例的存储器的部分电路的实施方式的示意图；

图5为本发明实施例的存储器的另一部分电路的实施方式的示意图。

附图标号说明

100：虚拟静态随机存取存储器装置；

111～11N、400、500：存储器；

120：仲裁器；

130：控制器；

300：仲裁器；

310：逻辑电路；

320：闩锁器；

330：反馈电路；

410：定时器；

420：延迟器；

510：多任务器；

A1、A2：信号；

CK#：反向频率信号；

CK、CK1：频率信号；

CS#：芯片致能信号；

DQA1～DQAN、DQSA1[7:0]、DQSA2[7:0]：数据信号；

FF1：正反器；

IV1：反向器；

LAT11、LAT12：延迟时间；

LSF：延迟同步旗标；

ND1、ND2：与非门；

OPR：运算结果；

RR1～RRN：自刷新需求信号；

RWDS、RWDS1、RWDS2：存取延迟指示信号；

SR1：闩锁器；

TPS：启动时间区间；

tS：启动时间点；

VH、VL：电压；

WDATA1：写入数据。

具体实施方式

现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。

请参照图1，图1为本发明一实施例的虚拟静态随机存取存储器装置的示意图。虚拟静态随机存取存储器装置100包括存储器111～11N、仲裁器120以及控制器130。存储器111～11N为动态随机存取存储器。存储器111～11N分别产生多个自刷新需求信号RR1～RRN，每一个自刷新需求信号RR1～RRN指示对应的每一存储器111～11N执行自刷新动作的时间区间。自刷新需求信号RR1～RRN被提供至仲裁器120。仲裁器120并接收芯片致能信号CS#，仲裁器120并依据芯片致能信号CS#，以在一启动时间区间的启动时间点，依据自刷新需求信号RR1～RRN来产生延迟同步旗标LSF。其中，依据未被致能的芯片致能信号CS#，仲裁器120可在存储器111～11N位被启动以进行存取的待机时间区间中，通过自刷新需求信号RR1～RRN来获知每一存储器111～11N发生自刷新动作的时间区间。在芯片致能信号CS#转态为致能的时间点(即为启动时间区间的启动时间点)，仲裁器120可依据自刷新需求信号RR1～RRN来判断存储器111～11N中的任一是否尚在执行自刷新动作，若判断结果为是，则产生被致能的延迟同步旗标LSF；若判断结果为否，则产生被禁能的延迟同步旗标LSF。

仲裁器120可传送延迟同步旗标LSF至存储器111～11N，并使存储器111～11N依据延迟同步旗标LSF来产生存取延迟指示信号RWDS。在此请注意，存储器111～11N产生存取延迟指示信号RWDS的端点是耦接在相同的传输导线上，也就是说，存储器111～11N产生相同的存取延迟指示信号RWDS。

控制器130耦接至存储器111～11N，接收存储器111～11N共同产生的存取延迟指示信号RWDS、芯片致能信号CS#、频率信号CK以及反向频率信号CK#。控制器130在存取操作下，另接收存储器111～11N所分别提供的数据信号DQA1～DQAN。

此外，在存取操作下，控制器130可依据存储器111～11N所提供的存取延迟指示信号RWDS来设定存取延迟时间，并依据所设定的存取延迟时间来获得数据信号DQA1～DQAN。本实施例中的存取操作可以是数据的读取操作，也可以是数据的写入操作。

由上述的说明不难得知，本发明实施例中的仲裁器120可进行存储器111～11N所执行的自刷新动作，与存储器111～11N被致能的时间区间，有无发生碰撞的现象。而在本实施例中的虚拟静态随机存取存储器装置100可依据仲裁器120的判断结果，通过存储器111～11N所产生的存取延迟指示信号RWDS，来动态的调整执行存取操作的存取延迟时间，并藉以提升虚拟静态随机存取存储器装置100的工作效能。

附带一提的，仲裁器120可以设置在存储器111～11N中，或也可以设置在存储器111～11N外，没有特定的限制。存储器111～11N可以分别由多个动态随机存取存储器芯片来实施。此外，本发明实施例的控制器130可以为具运算能力的处理器。或者，控制器130可以是通过硬件描述语言(Hardware Description Language,HDL)或是其他任意本领域具通常知识者所熟知的数字电路的设计方式来进行设计，并通过现场可程序逻辑门数组(FieldProgrammable Gate Array,FPGA)、复杂可程序逻辑装置(Complex Programmable LogicDevice,CPLD)或是特殊应用集成电路(Application-specific Integrated Circuit,ASIC)的方式来实现的硬件电路。

以下请参照图2A以及图2B，图2A以及图2B为本发明实施例的虚拟静态随机存取存储器装置的不同实施方式的读取动作波形图。在图2A中，以虚拟静态随机存取存储器装置包括第一存储器以及第二存储器为范例。第一存储器以及第二存储器共享芯片致能信号CS#，其中芯片致能信号CS#为一低逻辑电平致能(low active)的信号。在当芯片致能信号CS#为逻辑高电平时，虚拟静态随机存取存储器装置中的多个存储器处于待机时间区间中。

在待机时间区间中，虚拟静态随机存取存储器装置中的第一存储器以及第二存储器需周期性的执行自刷新动作，并依据发生自刷新动作的时间区间以分别产生多个自刷新需求信号。

在当芯片致能信号CS#转态为逻辑低电平时，虚拟静态随机存取存储器装置中的存储器均被致能，并进入启动时间区间TPS。在此时，虚拟静态随机存取存储器装置中的仲裁器可依据自刷新需求信号来产生存取延迟指示信号RWDS。在细节上，在启动时间区间TPS的启动时间点tS，若仲裁器判断出虚拟静态随机存取存储器装置中的第一存储器以及第二存储器的至少其中之一的自刷新动作尚在执行，仲裁器可判断存储器的自刷新动作与其存取操作可能产生碰撞现象，并藉此致能延迟同步旗标。

并且，第一存储器以及第二存储器可依据被致能延迟同步旗标分别产生为逻辑高电平的存取延迟指示信号RWDS1以及RWDS2。而在本实施例中，存取延迟指示信号RWDS1以及RWDS2可以被传送至相同的传输导线上，并为相同的信号。

在另一方面，在启动时间区间TPS中，第一存储器可接收数据信号DQSA1[7:0]以获得命令及地址CMDADD1，第二存储器可接收数据信号DQSA2[7:0]以获得命令及地址CMDADD2。在依据命令及地址CMDADD1、CMDADD2判断出要针对第一存储器以及第二存储器执行数据的读取操作时，控制器可依据为逻辑高电平的存取延迟指示信号RWDS1来设定第一存储器的存取延迟时间＝延迟时间LAT11+延迟时间LAT12，依据为逻辑高电平的存取延迟指示信号RWDS2来设定第二存储器的存取延迟时间＝延迟时间LAT11+延迟时间LAT12。并在存取延迟时间后获取第一存储器传出的存取数据RDOUT1以及第二存储器传出的存取数据RDOUT2。其中，在本发明实施例中，控制器可依据命令及地址CMDADD1中的一设定位，以及命令及地址CMDADD2中的一设定位来执行数据的读取动作。

在本实施方式中，延迟时间LAT11以及LAT12可以是相同的。

附带一提的，启动时间区间TPS在芯片致能信号CS#转态为逻辑高电平时结束。而本实施方式的操作可基于互为差动信号的频率信号CK以及反向频率信号CK#来执行。

在图2B中，与图2A实施方式不相同的，仲裁器在启动时间点tS时，判断出第一存储器以及第二存储器均未执行自刷新动作，并据此使延迟同步旗标为禁能的状态。在这样的条件下，第一存储器以及第二存储器依据禁能的延迟同步旗标分别产生为逻辑低电平的存取延迟指示信号RWDS1以及RWDS2。而控制器则可在存取操作中，依据逻辑低电平的存取延迟指示信号RWDS1以及RWDS2以设定第一存储器以及第二存储器的存取延迟时间＝时间延迟LAT11。也就是说，当存储器的自刷新动作与其存取操作没有发生碰撞现象时，控制器可调降第一存储器以及第二存储器的存取延迟时间。

附带一提的，在本实施例中，通过在虚拟静态随机存取存储器中设置第一存储器以及第二存储器，可扩展存取的数据信号的宽度为单一存储器的N倍，提升使用效能。其中N为大于或等于2的整数。

以下请参照图2C以及图2D，图2C以及图2D为本发明实施例的虚拟静态随机存取存储器装置的不同实施方式的写入动作波形图。

在图2C中，在当芯片致能信号CS#转态为逻辑低电平时，虚拟静态随机存取存储器装置中的存储器均被致能，并进入启动时间区间TPS。在此时，虚拟静态随机存取存储器装置中的仲裁器可依据自刷新需求信号来产生存取延迟指示信号RWDS。在细节上，在启动时间区间TPS的启动时间点tS，若仲裁器判断出虚拟静态随机存取存储器装置中的任一存储器(例如第一存储器)的自刷新动作尚在执行，仲裁器可判断存储器的自刷新动作与其存取操作可能产生碰撞现象，并藉此致能延迟同步旗标。

并且，第一存储器可依据被致能延迟同步旗标分别产生为逻辑高电平的存取延迟指示信号RWDS1。而在本实施例中，存取延迟指示信号RWDS1可以被传输至一传输导线，并使其他存储器的存取延迟指示信号等同于存取延迟指示信号RWDS1。

在另一方面，在启动时间区间TPS中，第一存储器可接收数据信号DQSA1[7:0]以获得命令及地址CMDADD1。在依据命令及地址CMDADD1判断出要针对第一存储器执行数据的写入操作时，控制器可依据为逻辑高电平的存取延迟指示信号RWDS1来设定第一存储器的存取延迟时间＝延迟时间LAT11+延迟时间LAT12。并在存取延迟时间后对第一存储器执行写入数据WDATA1的写入动作。其中，在本发明实施例中，控制器可依据命令及地址CMDADD1中的一设定位来执行数据的写入动作。

在另一方面，在图2D中，仲裁器在启动时间点tS时，判断出第一存储器以及其他存储器均未执行自刷新动作，并据此使延迟同步旗标为禁能的状态。在这样的条件下，第一存储器依据禁能的延迟同步旗标分别产生为逻辑低电平的存取延迟指示信号RWDS1。而控制器则可在存取操作中，依据逻辑低电平的存取延迟指示信号RWDS1以设定第一存储器的存取延迟时间＝时间延迟LAT11。也就是说，当存储器的自刷新动作与其存取操作没有发生碰撞现象时，控制器可调降第一存储器的存取延迟时间。

请参照图3，图3为本发明实施例的仲裁器的实施方式的示意图。仲裁器300包括逻辑电路310、闩锁器320以及反馈电路330。逻辑电路310接收多个存储器分别产生的自刷新需求信号RR1～RRN，针对自刷新需求信号进行逻辑运算，并藉以产生运算结果OPR。

在本实施方式中，自刷新需求信号RR1～RRN可以是脉波信号，并用以反映存储器执行自刷新动作的时间区间。其中，以自刷新需求信号RR1为范例，在当自刷新需求信号RR1拉高为逻辑高电平时，表示对应的存储器正在执行自刷新动作。而自刷新需求信号RR1的正脉波长度表示自刷新动作维持的时间长度，在当自刷新需求信号RR1被拉低为逻辑低电平时，表示对应的存储器的自刷新动作执行结束。

在本实施方式中，逻辑电路310可以为或门(OR gate)，并用以执行逻辑或运算。逻辑电路310并在当自刷新需求信号RR1～RRN的至少其中之一为逻辑高电平时，产生为逻辑高电平的运算结果OPR。也就是说，当运算结果OPR为逻辑高电平时，虚拟静态随机存取存储器装置中的多个存储器中，至少有一个在执行自刷新动作。

闩锁器320接收运算结果OPR，用以闩锁运算结果OPR，并依据芯片致能信号CS#的转态时间点来提供被闩锁的运算结果OPR以产生延迟同步旗标LSF。其中，芯片致能信号CS#的转态时间点为存储器被致能的启动时间区间的启动时间点。

反馈电路330则接收延迟同步旗标LSF以及芯片致能信号CS#。反馈电路330用以在当延迟同步旗标LSF以及芯片致能信号CS#皆为逻辑高电平时，提供重置信号以清除闩锁器320闩锁的数据。在本实施方式中，反馈电路330可以为与门或与非门。闩锁器320接收的重置信号可以为高电平致能或是低电平致能。

以下请参照图4，图4为本发明实施例的存储器的部分电路的实施方式的示意图。本发明实施例中，虚拟静态随机存取存储器装置中的存储器400包括定时器410以及延迟器420。定时器410依据频率信号CK1执行计时动作，并在计时动作溢位后，使对应的自刷新需求信号被致能为逻辑高电平。延迟器420则用以控制自刷新需求信号RR被致能的时间长度，并在自刷新需求信号RR维持为逻辑高电平一默认时间后被禁能(转态为逻辑低电平)。

在本实施方式中，定时器410耦接至正反器FF1。正反器FF1可在定时器410的计时动作溢位后，依据电压VH产生等于逻辑高电平的信号A1。闩锁器SR1接收信号A1以及信号A2，并输出自刷新需求信号RR1。其中信号A2由延迟器420通过延迟自刷新需求信号RR1一个默认时间，并通过反向器IV1来产生。闩锁器SR1可由与非门ND1、ND2所组成，并为一设定-重置型闩锁器(SR-latch)。

信号A2另提供至正反器FF1的重置端，并在当信号A2为逻辑低电平时，正反器FF1可重置信号A2为逻辑低电平。

以下请参照图5，图5为本发明实施例的存储器的另一部分电路的实施方式的示意图。虚拟静态随机存取存储器装置中的存储器500包括多任务器510。多任务器510接收电压VH以及VL，其中电压VH可以为逻辑高电平而电压VL可以为逻辑低电平。多任务器510另接收延迟同步旗标LSF，并依据延迟同步旗标LSF选择输出电压VH或电压VL以产生存取延迟指示信号RWDS。

在本实施方式中，当延迟同步旗标LSF为致能时(发生自刷新动作与存取操作间的碰撞)，多任务器510可选择电压VH以产生存取延迟指示信号RWDS，相对的，当延迟同步旗标LSF为禁能时(未发生自刷新动作与存取操作间的碰撞)，多任务器510可选择电压VL以产生存取延迟指示信号RWDS。

综上所述，本发明的虚拟静态随机存取存储器装置提供仲裁机制，用以判断虚拟静态随机存取存储器装置中多个存储器的自刷新动作，与虚拟静态随机存取存储器装置的存取操作的碰撞状态，并藉此动态调整存取延迟时间。如此一来，在具有多个存储器的虚拟静态随机存取存储器装置中，仍可有效实施动态存取延迟(dynamic read latency)，并提升虚拟静态随机存取存储器装置的使用效能

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (13)

1.一种虚拟静态随机存取存储器装置，其特征在于，包括：

多个存储器，分别产生多个自刷新需求信号，每一所述自刷新需求信号指示对应的每一所述存储器执行自刷新动作的时间区间；

仲裁器，接收所述多个自刷新需求信号，在所述多个存储器被致能时，依据所述多个自刷新需求信号以产生一延迟同步旗标；以及

控制器，耦接所述多个存储器以及所述仲裁器，依据所述延迟同步旗标以决定在存取操作下，存取所述多个存储器的存取延迟时间。

2.根据权利要求1所述的虚拟静态随机存取存储器装置，其特征在于，每一所述存储器在执行自刷新动作的时间区间中，使对应的每一所述自刷新需求信号为第一逻辑电平。

3.根据权利要求2所述的虚拟静态随机存取存储器装置，其特征在于，所述仲裁器在启动时间区间前的待机时间区间中，针对所述多个自刷新需求信号以执行逻辑运算来产生运算结果，并在所述多个存储器被致能的启动时间区间的启动时间点输出所述运算结果以产生所述延迟同步旗标。

4.根据权利要求3所述的虚拟静态随机存取存储器装置，其特征在于，当所述第一逻辑电平为逻辑高电平时，所述逻辑运算为逻辑或运算。

5.根据权利要求3所述的虚拟静态随机存取存储器装置，其特征在于，所述仲裁器在所述启动时间点时，闩锁所述运算结果以产生所述延迟同步旗标。

6.根据权利要求3所述的虚拟静态随机存取存储器装置，其特征在于，所述仲裁器包括：

逻辑电路，接收所述多个自刷新需求信号，针对所述多个自刷新需求信号执行所述逻辑运算来产生所述运算结果；以及

闩锁器，耦接所述逻辑电路，依据芯片致能信号以在所述启动时间点闩锁所述运算结果，并依据所述运算结果输出所述延迟同步旗标。

7.根据权利要求6所述的虚拟静态随机存取存储器装置，其特征在于，所述仲裁器还包括：

反馈电路，耦接至所述闩锁器，针对所述延迟同步旗标以及所述芯片致能信号，用以在所述待机时间区间中，依据所述延迟同步旗标以清除所述运算结果。

8.根据权利要求6所述的虚拟静态随机存取存储器装置，其特征在于，所述多个存储器共同接收所述芯片致能信号。

9.根据权利要求1所述的虚拟静态随机存取存储器装置，其特征在于，所述多个存储器依据所述延迟同步旗标以分别产生相同的多个存取延迟指示信号，所述控制器并依据所述多个存取延迟指示信号以决定在所述存取操作下的所述存取延迟时间。

10.根据权利要求9所述的虚拟静态随机存取存储器装置，其特征在于，每一所述存储器包括：

多任务器，依据所述延迟同步旗标以选择第一电压或第二电压以产生所述存取延迟指示信号，

其中所述第一电压与所述第二电压不相同。

11.根据权利要求10所述的虚拟静态随机存取存储器装置，其特征在于，当所述存取延迟指示信号为第一信号时，所述存取延迟时间为第一长度，当所述存取延迟指示信号为第二信号时，所述存取延迟时间为第二长度，其中所述第二长度为所述第一长度的N倍，N为大于或等于2的整数。

12.根据权利要求1所述的虚拟静态随机存取存储器装置，其特征在于，每一所述存储器包括：

定时器，依据频率信号执行计时动作，并在所述计时动作溢位后，使对应的每一所述自刷新需求信号被致能；以及

延迟器，使对应的每一所述自刷新需求信号被致能默认时间后被禁能。

13.根据权利要求1所述的虚拟静态随机存取存储器装置，其特征在于，所述多个存储器为动态随机存取存储器。

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