JP7373034B1 - 擬似スタティックランダムアクセスメモリ - Google Patents

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Abstract

【課題】トランザクション中に生成された１つ以上のリフレッシュ要求の各々に応じてリフレッシュ動作を確実に実行することの可能な擬似スタティックランダムアクセスメモリを提供する。【解決手段】擬似スタティックランダムアクセスメモリは、第１トランザクション中にメモリのリフレッシュ要求が生成された場合に、メモリのリフレッシュ動作を、第１トランザクションが終了してから第１トランザクションの後の第２トランザクションが開始するまでの間に、第１トランザクション中に生成されたリフレッシュ要求の数だけ実行するように制御する制御部１０を備える。【選択図】図２

Description

本発明は、擬似スタティックランダムアクセスメモリ（ｐＳＲＡＭ：pseudo-Static Random Access Memory）に関する。
ｐＳＲＡＭは、ＳＲＡＭ（Static Random Access Memory）と互換性を有するインタフェースを備えた半導体記憶装置である（例えば、特許文献１）。
図１を参照して、従来のｐＳＲＡＭにおけるリフレッシュ動作の一例を説明する。図１に示す例では、チップセレクト信号ＣＳ＃がネゲート（ハイレベル）からアサート（ローレベル）に移行すると読み出し又は書き込みトランザクションが開始される。そして、メモリセルアレイに対するデータのアクセスを行うためのアクセス信号ＲＤ／ＷＲがネゲート（ローレベル）からアサート（ハイレベル）に移行することによって、メモリセルアレイに対するデータの読み出し又は書き込みアクセスが行われる。その後、チップセレクト信号ＣＳ＃がアサート（ローレベル）からネゲート（ハイレベル）に移行すると読み出し又は書き込みトランザクションが終了する。そして、アクセス信号ＲＤ／ＷＲがアサート（ハイレベル）からネゲート（ローレベル）に移行することによって、メモリセルアレイに対するデータの読み出し又は書き込みアクセスが終了する。
また、ｐＳＲＡＭの内部では、リフレッシュ動作を要求するためのリフレッシュ要求信号Ｒｅｆ ｒｅｑｕｅｓｔが所定の生成間隔ｔＲＥＦＩ毎に生成されるようになっている。ここで、ｐＳＲＡＭは、チップセレクト信号ＣＳ＃がネゲート（ハイレベル）されている間にリフレッシュ要求信号Ｒｅｆ ｒｅｑｕｅｓｔが生成される（ハイレベルになる）と、リフレッシュ動作を行うためのリフレッシュ信号ＲＥＦが直ちにアサート（ハイレベル）されることによって、リフレッシュ動作を行うように構成されている。一方、ｐＳＲＡＭは、チップセレクト信号ＣＳ＃がアサート（ローレベル）されている間（読み出し又は書き込みアクセス中）にリフレッシュ要求信号Ｒｅｆ ｒｅｑｕｅｓｔが生成された（ハイレベルになる）場合には、読み出し又は書き込みアクセスが行われているため、リフレッシュ動作の実行を待機する。そして、ｐＳＲＡＭは、チップセレクト信号ＣＳ＃がネゲート（ハイレベル）され、アクセス信号ＲＤ／ＷＲがアサート（ハイレベル）からネゲート（ローレベル）に移行すると、リフレッシュ動作を行う。
特開２０２０－１３５９１４号公報
このようなｐＳＲＡＭでは、チップセレクト信号ＣＳ＃がアサート（ローレベル）されている期間ｔＣＳＬがリフレッシュ要求信号Ｒｅｆ ｒｅｑｕｅｓｔの生成間隔ｔＲＥＦＩよりも長い場合（即ち、ｔＣＳＬ＞ｔＲＥＦＩ）に、リフレッシュ要求が無視されることによってリフレッシュ動作が行われなくなる虞がある。例えば、図１に示す例では、チップセレクト信号ＣＳ＃がアサート（ローレベル）されている期間ｔＣＳＬにおいて２つのリフレッシュ要求信号Ｒｅｆ ｒｅｑｕｅｓｔが生成されているが、チップセレクト信号ＣＳ＃がネゲート（ハイレベル）されている間にはリフレッシュ動作を１回しか実行することができず、２つ目のリフレッシュ要求が無視されることになる。これにより、トランザクション中に生成された１つ以上のリフレッシュ要求の各々に応じてリフレッシュ動作が行われないので、データを保持することが困難になる場合がある。
一方、ｔＣＳＬ＜ｔＲＥＦＩである場合には、リフレッシュ要求が無視されるのを抑制することが可能になる。しかしながら、この場合には、チップセレクト信号ＣＳ＃がアサート（ローレベル）されている期間ｔＣＳＬが短くなるので、１つのトランザクションで送受信可能なデータ量が低減する。これにより、データ転送レートが低下する虞がある。
上記課題を解決するために、本発明は、第１トランザクション中にメモリのリフレッシュ要求が生成された場合に、前記メモリのリフレッシュ動作を、前記第１トランザクションが終了してから前記第１トランザクションの後の第２トランザクションが開始するまでの間に、前記第１トランザクション中に生成されたリフレッシュ要求の数だけ実行するように制御する制御部を備える、擬似スタティックランダムアクセスメモリを提供する。
かかる発明によれば、第１トランザクションが終了してから第２トランザクションが開始するまでの間に、リフレッシュ動作が、第１トランザクション中に生成されたリフレッシュ要求の数だけ実行される。これにより、例えば、チップセレクト信号がアサート（ローレベル）されている期間がリフレッシュ要求信号の生成間隔よりも長い場合であっても、第１トランザクション中に生成された１つ以上のリフレッシュ要求の各々に応じてリフレッシュ動作を確実に実行することができる。よって、データ保持特性を維持することができる。
本発明の擬似スタティックランダムアクセスメモリによれば、トランザクション中に生成された１つ以上のリフレッシュ要求の各々に応じてリフレッシュ動作を確実に実行することができる。
従来のｐＳＲＡＭ内の信号の時間推移の一例を示すタイムチャートである。 本発明の第１実施形態に係るｐＳＲＡＭの構成例を示すブロック図である。 第１実施形態に係るｐＳＲＡＭ内の信号の時間推移の一例を示すタイムチャートである。 本発明の第２実施形態に係るｐＳＲＡＭの構成例を示すブロック図である。 第２実施形態に係るｐＳＲＡＭ内の信号の時間推移の一例を示すタイムチャートである。
（第１実施形態）
図２は、本発明の第１実施形態に係るｐＳＲＡＭ（擬似スタティックランダムアクセスメモリ）１０の構成例を示すブロック図である。ｐＳＲＡＭ１０は、第１トランザクション中にメモリのリフレッシュ要求信号Ｒｅｆ＿ｒｅｑｕｅｓｔが生成された場合に、メモリのリフレッシュ動作を、第１トランザクションが終了してから第１トランザクションの後の第２トランザクションが開始するまでの間に、第１トランザクション中に生成されたリフレッシュ要求信号Ｒｅｆ＿ｒｅｑｕｅｓｔの数だけ実行するように構成されている。
また、本実施形態に係るｐＳＲＡＭは、クロック信号に同期して信号が入力又は出力されるクロック同期型の擬似スタティックランダムアクセスメモリであってもよい。さらに、本実施形態に係るｐＳＲＡＭは、アドレス信号及びデータ信号の各々が入力されるように構成されたアドレスデータ端子を有するアドレスデータマルチプレックスインタフェース型のｐＳＲＡＭであってもよい。
図２に示すように、ｐＳＲＡＭ１０は、オシレータ１１と、制御部１２と、アービタ１３と、コマンド生成部１４と、を備える。
オシレータ１１は、リフレッシュ要求信号Ｒｅｆ＿ｒｅｑｕｅｓｔを所定間隔（例えば、図１に示す生成間隔ｔＲＥＦＩ）毎に生成して、制御部１２に出力する。
制御部１２は、カウンタ１２ａと、カウンタ１２ｂと、コンパレータ１２ｃと、インバータ１２ｄと、ＡＮＤ回路１２ｅと、を備える。
カウンタ１２ａは、リフレッシュ要求信号Ｒｅｆ＿ｒｅｑｕｅｓｔの数をカウントするように構成されている。具体的に説明すると、カウンタ１２ａは、リフレッシュ要求信号Ｒｅｆ＿ｒｅｑｕｅｓｔがオシレータ１１から入力される毎に、入力されたリフレッシュ要求信号Ｒｅｆ＿ｒｅｑｕｅｓｔの数をカウントする。そして、カウンタ１２ａは、リフレッシュ要求信号Ｒｅｆ＿ｒｅｑｕｅｓｔの数を示す信号Ｃｎｔ＿ｒｅｑをコンパレータ１２ｃに出力する。
なお、信号Ｃｎｔ＿ｒｅｑの値は、例えば、トランザクションが開始する（チップセレクト信号ＣＳ＃がネゲート（ハイレベル）からアサート（ローレベル）に移行する）毎に、初期値（例えば、０）にリセットされてもよい。
カウンタ１２ｂは、第１トランザクションが終了してから第２トランザクションが開始するまでの間に実行されたリフレッシュ動作の数をカウントするように構成されている。具体的に説明すると、カウンタ１２ｂは、リフレッシュ動作を実行するためのリフレッシュ信号ＲＥＦがコマンド生成部１４から入力される毎に、入力されたリフレッシュ信号ＲＥＦの数をカウントする。そして、カウンタ１２ｂは、リフレッシュ信号ＲＥＦの数を示す信号Ｃｎｔ＿ｅｘｅをコンパレータ１２ｃに出力する。
なお、信号Ｃｎｔ＿ｅｘｅの値は、例えば、トランザクションが終了する（チップセレクト信号ＣＳ＃がアサート（ローレベル）からネゲート（ハイレベル）に移行する）毎に、初期値（例えば、０）にリセットされてもよい。
コンパレータ１２ｃは、カウンタ１２ａによってカウントされたリフレッシュ要求信号Ｒｅｆ＿ｒｅｑｕｅｓｔの数と、カウンタ１２ｂによってカウントされたリフレッシュ信号ＲＥＦの数と、を比較するように構成されている。具体的に説明すると、コンパレータ１２ｃは、カウンタ１２ａから入力された信号Ｃｎｔ＿ｒｅｑの値と、カウンタ１２ｂから入力された信号Ｃｎｔ＿ｅｘｅの値と、を比較する。そして、コンパレータ１２ｃは、Ｃｎｔ＿ｒｅｑ＞Ｃｎｔ＿ｅｘｅの場合に、ハイレベルの出力信号をＡＮＤ回路１２ｅに出力する。一方、コンパレータ１２ｃは、Ｃｎｔ＿ｒｅｑ≦Ｃｎｔ＿ｅｘｅの場合に、ローレベルの出力信号をＡＮＤ回路１２ｅに出力する。
インバータ１２ｄは、コマンド生成部１４から入力されたリフレッシュ信号ＲＥＦを論理反転し、論理反転した信号をＡＮＤ回路１２ｅに出力する。
ＡＮＤ回路１２ｅの一方の入力端子には、コンパレータ１２ｃから出力された出力信号が入力される。また、ＡＮＤ回路１２ｅの他方の入力端子には、インバータ１２ｄから出力された信号が入力される。ＡＮＤ回路１２ｅは、入力された信号に基づいてＡＮＤ演算を行い、演算結果となる信号Ｃｍｐ＿ｒｅｆをアービタ１３に出力する。ここで、信号Ｃｍｐ＿ｒｅｆは、本発明の「リフレッシュ制御信号」の一例である。
アービタ１３は、チップセレクト信号ＣＳ＃と信号Ｃｍｐ＿ｒｅｆとの間でアービトレート（調停）を行い、信号Ｃｍｐ＿ｒｅｆをコマンド生成部１４に出力するタイミングを調整する。また、本実施形態において、アービタ１３は、リフレッシュ制御信号（信号Ｃｍｐ＿ｒｅｆ）が、第１トランザクションが終了してから第２トランザクションが開始するまでの間に制御部１２から入力される毎に、リフレッシュ制御信号（信号Ｃｍｐ＿ｒｅｆ）をコマンド生成部１４に出力するように構成されている。
具体的に説明すると、アービタ１３は、チップセレクト信号ＣＳ＃がネゲート（ハイレベル）されている場合（つまり、第１トランザクションが終了してから第２トランザクションが開始するまでの間）にハイレベルの信号Ｃｍｐ＿ｒｅｆが制御部１２から入力されると、ハイレベルの信号Ｃｍｐ＿ｒｅｆをコマンド生成部１４に出力してもよい。また、アービタ１３は、チップセレクト信号ＣＳ＃がアサート（ローレベル）されている間（つまり、トランザクション中）にハイレベルの信号Ｃｍｐ＿ｒｅｆが制御部１２から入力された場合には、ハイレベルの信号Ｃｍｐ＿ｒｅｆをコマンド生成部１４に出力しなくてもよい。
コマンド生成部１４は、制御部１２による制御に基づいて、リフレッシュ動作を実行するためのリフレッシュ信号ＲＥＦを生成する。また、コマンド生成部１４は、リフレッシュ信号ＲＥＦを生成する毎に、リフレッシュ信号ＲＥＦをカウンタ１２ｂに出力する。具体的に説明すると、コマンド生成部１４は、チップセレクト信号ＣＳ＃がネゲート（ハイレベル）されている場合であって、メモリセルアレイに対してデータのアクセスを行うためのアクセス信号ＲＤ／ＷＲがローレベルの場合に、ハイレベルの信号Ｃｍｐ＿ｒｅｆがアービタ１３から入力されると、ハイレベルのリフレッシュ信号ＲＥＦを生成して、メモリセルアレイ（図示省略）と、制御部１２のカウンタ１２ｂ及びインバータ１２ｄと、に出力する。
また、コマンド生成部１４は、各トランザクション中（チップセレクト信号ＣＳ＃がアサート（ローレベル）されている間）に外部から読み出し又は書き込みコマンドが入力されると、ハイレベルのアクセス信号ＲＤ／ＷＲを生成して、メモリセルアレイに出力する。
なお、ハイレベルのリフレッシュ信号ＲＥＦがメモリセルアレイに入力されるとメモリのリフレッシュ動作が実行され、ハイレベルのアクセス信号ＲＤ／ＷＲがメモリセルアレイに入力されるとメモリセルアレイに対するデータの読み出し又は書き込み処理が行われる。
次に、本実施形態に係るｐＳＲＡＭにおけるリフレッシュ動作について図３を参照して説明する。なお、ここでは、チップセレクト信号ＣＳ＃がアサート（ローレベル）されている期間ｔＣＳＬがリフレッシュ要求信号Ｒｅｆ＿ｒｅｑｕｅｓｔの生成間隔ｔＲＥＦＩよりも長い場合を一例として説明する。
先ず、チップセレクト信号ＣＳ＃がネゲート（ハイレベル）からアサート（ローレベル）に移行して最初のトランザクションが開始した後に外部から読み出し又は書き込みコマンドが入力されると、コマンド生成部１４は、ハイレベルのアクセス信号ＲＤ／ＷＲを生成してメモリセルアレイに出力する。
ここで、時刻ｔ１において、ハイレベルのリフレッシュ要求信号Ｒｅｆ＿ｒｅｑｕｅｓｔがオシレータ１１によって生成されると、制御部１２のカウンタ１２ａは、リフレッシュ要求信号Ｒｅｆ＿ｒｅｑｕｅｓｔをカウントするカウント値を０から１に増加させ、カウント値が１であることを示す信号Ｃｎｔ＿ｒｅｑをコンパレータ１２ｃに出力する。また、コンパレータ１２ｃは、信号Ｃｎｔ＿ｒｅｑの値と信号Ｃｎｔ＿ｅｘｅの値（ここでは、０である場合を想定している）とを比較し、信号Ｃｎｔ＿ｒｅｑの値が信号Ｃｎｔ＿ｅｘｅの値よりも大きいことから、ハイレベルの出力信号をＡＮＤ回路１２ｅに出力する。さらに、ＡＮＤ回路１２ｅは、コンパレータ１２ｃからの出力信号とインバータ１２ｄから出力された信号（最初のリフレッシュ信号ＲＥＦがローレベルであるため、インバータ１２ｄから出力された信号がハイレベルとなる）とのＡＮＤ演算を行い、ハイレベルの信号Ｃｍｐ＿ｒｅｆをアービタ１３に出力する。
ここで、時刻ｔ１ではチップセレクト信号ＣＳ＃がアサート（ローレベル）されているので、アービタ１３は、受信したハイレベルの信号Ｃｍｐ＿ｒｅｆをコマンド生成部１４に出力しない。また、コマンド生成部１４は、上述したように、ハイレベルのアクセス信号ＲＤ／ＷＲを生成してメモリセルアレイに出力する。
次に、時刻ｔ１から所定の間隔ｔＲＥＦＩ後の時刻ｔ２において、ハイレベルのリフレッシュ要求信号Ｒｅｆ＿ｒｅｑｕｅｓｔがオシレータ１１によって生成されると、制御部１２のカウンタ１２ａは、カウント値を１から２に増加させ、カウント値が２であることを示す信号Ｃｎｔ＿ｒｅｑをコンパレータ１２ｃに出力する。また、コンパレータ１２ｃは、信号Ｃｎｔ＿ｒｅｑの値が信号Ｃｎｔ＿ｅｘｅの値よりも大きいことから、ハイレベルの出力信号をＡＮＤ回路１２ｅに出力する。さらに、ＡＮＤ回路１２ｅは、時刻ｔ１の場合と同様に、ハイレベルの信号Ｃｍｐ＿ｒｅｆをアービタ１３に出力する。そして、時刻ｔ２におけるアービタ１３及びコマンド生成部１４の動作は、時刻ｔ１の場合と同様である。
時刻ｔ２の後にチップセレクト信号ＣＳ＃がアサート（ローレベル）からネゲート（ハイレベル）に移行すると、アービタ１３は、ハイレベルの信号Ｃｍｐ＿ｒｅｆをコマンド生成部１４に出力する。一方、コマンド生成部１４は、時刻ｔ３においてアクセス信号ＲＤ／ＷＲがローレベルになると、時刻ｔ４において、アービタ１３から入力されたハイレベルの信号Ｃｍｐ＿ｒｅｆに応じてハイレベルのリフレッシュ信号ＲＥＦを生成して、メモリセルアレイと、制御部１２のカウンタ１２ｂ及びインバータ１２ｄと、に出力する。
制御部１２のカウンタ１２ｂは、ハイレベルのリフレッシュ信号ＲＥＦが入力されると、カウント値を０から１に増加させ、カウント値が１であることを示す信号Ｃｎｔ＿ｅｘｅをコンパレータ１２ｃに出力する。なお、時刻ｔ４では、依然として、信号Ｃｎｔ＿ｒｅｑの値が信号Ｃｎｔ＿ｅｘｅの値よりも大きいことから、コンパレータ１２ｃは、ハイレベルの出力信号をＡＮＤ回路１２ｅに出力する。なお、ＡＮＤ回路１２ｅから出力される信号Ｃｍｐ＿ｒｅｆは、ハイレベルのリフレッシュ信号ＲＥＦがコマンド生成部１４から出力されている場合にローレベルとなるが、リフレッシュ動作が終了してリフレッシュ信号ＲＥＦがローレベルになると再びハイレベルになる。このとき、アービタ１３は、ハイレベルの信号Ｃｍｐ＿ｒｅｆをコマンド生成部１４に出力する。
そして、時刻ｔ４から期間ｔＲＦＣ（リフレッシュ間隔）が経過した後の時刻ｔ５において、コマンド生成部１４は、アービタ１３から入力されたハイレベルの信号Ｃｍｐ＿ｒｅｆに応じて再びハイレベルのリフレッシュ信号ＲＥＦを生成して、メモリセルアレイと、制御部１２のカウンタ１２ｂ及びインバータ１２ｄと、に出力する。ここで、制御部１２のカウンタ１２ｂは、ハイレベルのリフレッシュ信号ＲＥＦが入力されると、カウント値を１から２に増加させ、カウント値が２であることを示す信号Ｃｎｔ＿ｅｘｅをコンパレータ１２ｃに出力する。また、コンパレータ１２ｃは、信号Ｃｎｔ＿ｒｅｑの値と信号Ｃｎｔ＿ｅｘｅの値とが等しいことから、ローレベルの出力信号をＡＮＤ回路１２ｅに出力する。この場合、信号Ｃｍｐ＿ｒｅｆがローレベルになり、その後、リフレッシュ信号ＲＥＦが再びローレベルに移行すると、ＡＮＤ回路１２ｅから出力された信号Ｃｍｐ＿ｒｅｆがローレベルを維持する。そして、トランザクション中に生成された２つのリフレッシュ要求信号Ｒｅｆ＿ｒｅｑｕｅｓｔに応じた２回のリフレッシュ動作を実行した後に終了する。
なお、図３に示す例では、チップセレクト信号ＣＳ＃がローレベルからハイレベルに移行してから期間ｔＣＳＨが経過した後に再びローレベルになり、第２のトランザクションが開始される。しかし、この例では、第２のトランザクションが開始された時点では、２回目のリフレッシュ動作が行われている最中である。従って、コマンド生成部１４は、第２のトランザクションの開始に応じてアクセス信号ＲＤ／ＷＲをアサート（ハイレベル）するのを、２回目のリフレッシュ動作が終了する（２つ目のリフレッシュ信号ＲＥＦがローレベルに移行する）まで待機してもよい。
上述したように、本実施形態のｐＳＲＡＭによれば、例えば、チップセレクト信号ＣＳ＃がアサート（ローレベル）されている期間ｔＣＳＬがリフレッシュ要求信号Ｒｅｆ＿ｒｅｑｕｅｓｔの生成間隔ｔＲＥＦＩよりも長い場合であっても、トランザクション中に生成された１つ以上のリフレッシュ要求の各々に応じてリフレッシュ動作を確実に実行することができる。また、この場合には、データ転送レートの低下を抑制することができるとともに、データ保持特性を維持することができる。
（第２実施形態）
以下、本発明の第２実施形態について説明する。本実施形態のｐＳＲＡＭは、インタリーブ方式でアクセスされる複数のメモリバンクを備える点において第１実施形態と異なっている。以下、第１実施形態と異なる構成について説明する。
本実施形態において、ｐＳＲＡＭ１０は、図４に示すように、インタリーブ方式でアクセスされる複数（例えば、ｎ個（ｎは、２以上の整数））のメモリバンク２０を備える。各メモリバンク２０は、制御部１２と、アービタ１３と、コマンド生成部１４と、を備える。
本実施形態において、各メモリバンク２０の制御部１２は、第１トランザクションにおいて複数のメモリバンク２０のうち選択されたメモリバンク２０がアクセスされている場合であって、第１トランザクション中にメモリのリフレッシュ要求が生成された場合に、当該選択されたメモリバンク２０におけるリフレッシュ動作を制御する。具体的には、第１トランザクションが終了した後に、メモリバンク２０の制御部１２は、第１トランザクション中に生成されたリフレッシュ要求信号Ｒｅｆ＿ｒｅｑｕｅｓｔの数のリフレッシュ動作を実行するように制御し、選択されたメモリバンク２０以外の他のメモリバンク２０の制御部１２は、第１トランザクションにおいて、他のメモリバンク２０の制御部１２におけるリフレッシュ動作を、生成されたリフレッシュ要求信号Ｒｅｆ＿ｒｅｑｕｅｓｔに応じて実行するように制御する。
例えば、第１トランザクションにおいて、複数のメモリバンク２０のうちｉ番目（０≦ｉ≦ｎ－１）のメモリバンク２０がアクセスされている場合であって、第１トランザクション中にメモリのリフレッシュ要求が生成された場合には、ｉ番目のメモリバンク２０では、第１トランザクションが終了した後に、第１トランザクション中に生成されたリフレッシュ要求信号Ｒｅｆ＿ｒｅｑｕｅｓｔの数のリフレッシュ動作が実行される。一方、複数のメモリバンク２０のうちｉ番目以外のメモリバンク２０におけるリフレッシュ動作は、生成されたリフレッシュ要求信号Ｒｅｆ＿ｒｅｑｕｅｓｔに応じて第１トランザクション中に実行される。
本実施形態は、複数のメモリバンク２０をインターリーブパターンでアクセスすることに留意されたい。したがって、一例では、第１トランザクションが終了した後にｉ番目のメモリバンク２０に対してリフレッシュ動作を実行する際に、他のメモリバンク２０へのアクセスを同時に実行することができ、これにより、ｐＳＲＡＭの処理性能を向上させることができる。しかし、別の例では、本発明は、第１実施形態で示したように、第１トランザクションの終了から第２トランザクションの開始までの間に、ｉ番目のメモリバンク２０に対するリフレッシュ動作のみを実行し、ｉ番目のメモリバンク２０に対するリフレッシュ動作が終了した後に第２トランザクションを開始することが可能である。
本実施形態において、各メモリバンク２０のアービタ１３は、チップセレクト信号ＣＳ＃及び信号Ｃｍｐ＿ｒｅｆに加えて、バンクアドレス信号Ｂａｎｋ ａｄｄｒｅｓｓが入力される。この場合、アービタ１３は、入力されたバンクアドレス信号Ｂａｎｋ ａｄｄｒｅｓｓが、自身が設けられているメモリバンクを示している場合に、第１実施形態と同様に動作してもよい。なお、バンクアドレス信号Ｂａｎｋ ａｄｄｒｅｓｓは、例えば、ｐＳＲＡＭ１０内に設けられたアドレスデコーダ回路（図示省略）等によって生成されてもよい。
また、本実施形態において、各メモリバンク２０のコマンド生成部１４は、チップセレクト信号ＣＳ＃及び信号Ｃｍｐ＿ｒｅｆに加えて、バンクアドレス信号Ｂａｎｋ ａｄｄｒｅｓｓが入力される。この場合、コマンド生成部１４は、入力されたバンクアドレス信号Ｂａｎｋ ａｄｄｒｅｓｓが、自身が設けられているメモリバンクを示している場合に、第１実施形態と同様に動作してもよい。
本実施形態に係るｐＳＲＡＭの動作について図５を参照して説明する。なお、ここでは、第１トランザクションにおいて０番目（ｉ＝０）のメモリバンク２０がアクセスされ、第２トランザクションにおいて１番目（ｉ＝１）のメモリバンク２０がアクセスされる場合を一例として説明する。
ここで、第１トランザクションにおいて０番目（ｉ＝０）のメモリバンク２０がアクセスされている場合の０番目のメモリバンク２０の制御部１２、アービタ１３及びコマンド生成部１４の時刻ｔ１１、ｔ１２、ｔ１３、ｔ１４、ｔ１５の各々における動作は、図２に示す時刻ｔ１、ｔ２、ｔ３、ｔ４、ｔ５の各々における制御部１２、アービタ１３及びコマンド生成部１４の動作と同様である。すなわち、図５に示す０番目のメモリバンク２０のアクセス信号ＲＤ／ＷＲ＿０、リフレッシュ信号ＲＥＦ＿０、信号Ｃｎｔ＿ｒｅｑ＿０、信号Ｃｎｔ＿ｅｘｅ＿０、信号Ｃｍｐ＿ｒｅｆ＿０の各々は、図２に示すアクセス信号ＲＤ／ＷＲ、リフレッシュ信号ＲＥＦ、信号Ｃｎｔ＿ｒｅｑ、信号Ｃｎｔ＿ｅｘｅ、信号Ｃｍｐ＿ｒｅｆの各々と同様である。
これにより、第１トランザクション中にメモリのリフレッシュ要求が生成された場合には、０番目のメモリバンク２０におけるリフレッシュ動作が、第１トランザクションが終了してから第２トランザクションが開始するまでの間に、第１トランザクション中に生成されたリフレッシュ要求信号Ｒｅｆ＿ｒｅｑｕｅｓｔの数（図の例では、２回）だけ実行される。
次に、第１トランザクション中の１番目（ｉ＝１）のメモリバンク２０におけるリフレッシュ動作について説明する。先ず、チップセレクト信号ＣＳ＃がネゲート（ハイレベル）からアサート（ローレベル）に移行して第１トランザクションが開始した場合、１番目のメモリバンク２０のコマンド生成部１４は、１番目のメモリバンク２０がアクセス対象ではないため、ローレベルのアクセス信号ＲＤ／ＷＲを生成してメモリセルアレイに出力する。
時刻ｔ１１において、ハイレベルのリフレッシュ要求信号Ｒｅｆ＿ｒｅｑｕｅｓｔがオシレータ１１によって生成されると、１番目のメモリバンク２０のカウンタ１２ａは、カウント値を０から１に増加させ、カウント値が１であることを示す信号Ｃｎｔ＿ｒｅｑ＿１をコンパレータ１２ｃに出力する。また、１番目のメモリバンク２０のコンパレータ１２ｃは、信号Ｃｎｔ＿ｒｅｑ＿１の値と信号Ｃｎｔ＿ｅｘｅ＿１の値（ここでは、０である場合を想定している）とを比較し、信号Ｃｎｔ＿ｒｅｑ＿１の値が信号Ｃｎｔ＿ｅｘｅ＿１の値よりも大きいことから、ハイレベルの出力信号を１番目のメモリバンク２０のＡＮＤ回路１２ｅに出力する。さらに、１番目のメモリバンク２０のＡＮＤ回路１２ｅは、コンパレータ１２ｃからの出力信号とインバータ１２ｄから出力された信号（リフレッシュ信号ＲＥＦ＿１がローレベルであるため、ハイレベルとなる）とのＡＮＤ演算を行い、ハイレベルの信号Ｃｍｐ＿ｒｅｆ＿１を１番目のメモリバンク２０のアービタ１３に出力する。
時刻ｔ１１では、１番目のメモリバンク２０がアクセス対象ではないので、アービタ１３は、ハイレベルの信号Ｃｍｐ＿ｒｅｆ＿１をコマンド生成部１４に出力する。また、１番目のメモリバンク２０のコマンド生成部１４は、アービタ１３から入力されたハイレベルの信号Ｃｍｐ＿ｒｅｆ＿１に応じてハイレベルのリフレッシュ信号ＲＥＦ＿１を生成して、メモリセルアレイと、１番目のメモリバンク２０のカウンタ１２ｂ及びインバータ１２ｄと、に出力する。これにより、第１トランザクション中に１番目のメモリバンク２０において１回目のリフレッシュ動作が行われる。
１番目のメモリバンク２０のカウンタ１２ｂは、ハイレベルのリフレッシュ信号ＲＥＦ＿１が入力されると、カウント値を０から１に増加させ、カウント値が１であることを示す信号Ｃｎｔ＿ｅｘｅ＿１をコンパレータ１２ｃに出力する。この場合、信号Ｃｎｔ＿ｒｅｑ＿１の値が信号Ｃｎｔ＿ｅｘｅ＿１の値と等しくなることから、１番目のメモリバンク２０のコンパレータ１２ｃは、ローレベルの出力信号をＡＮＤ回路１２ｅに出力する。これにより、１番目のメモリバンク２０のＡＮＤ回路１２ｅから出力される信号Ｃｍｐ＿ｒｅｆ＿１は、ローレベルとなる。
次に、時刻ｔ１２において、ハイレベルのリフレッシュ要求信号Ｒｅｆ＿ｒｅｑｕｅｓｔがオシレータ１１によって生成されると、１番目のメモリバンク２０の制御部１２、アービタ１３及びコマンド生成部１４は、時刻ｔ１１における動作と同様に動作する。これにより、第１トランザクション中に１番目のメモリバンク２０において２回目のリフレッシュ動作が行われる。
なお、複数のメモリバンク２０のうち０番目のメモリバンク２０以外の全てのメモリバンク２０は、１番目のメモリバンク２０と同様にリフレッシュ動作を行うことが可能である。
このようにして、第１トランザクション中にメモリのリフレッシュ要求が生成された場合には、複数のメモリバンク２０のうち０番目以外のメモリバンク２０におけるリフレッシュ動作は、生成されたリフレッシュ要求信号Ｒｅｆ＿ｒｅｑｕｅｓｔに応じて第１トランザクション中に実行される。
上述したように、本実施形態のｐＳＲＡＭによれば、第１トランザクションにおいてアクセス対象となる選択されたメモリバンク２０（０番目のメモリバンク２０）については、第１トランザクションが終了してから第２トランザクションが開始するまでの間に、第１トランザクション中に生成されたリフレッシュ要求の数だけリフレッシュ動作を実行することが可能になる。一方、第１トランザクションにおいて選択されなかったメモリバンク２０（１番目のメモリバンク２０）については、第１トランザクション中にリフレッシュ要求が生成されると直ちにリフレッシュ動作を実行することが可能になる。これにより、複数のメモリバンク２０の各々におけるリフレッシュ動作を、トランザクションにおける選択されたメモリバンク２０となっているか否かに応じて適切に実行することができる。また、この場合には、（０番目のメモリバンク２０に対する）第１トランザクションが終了してから（１番目のメモリバンク２０に対する）第２トランザクションが開始するまでの期間ｔＣＳＨを短くすることが可能になるので、ｐＳＲＡＭの処理性能を向上させることが可能になる。
以上説明した各実施形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記各実施形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。
例えば、上述した各実施形態では、図２及び図４に示すように、制御部１２が、カウンタ１２ａと、カウンタ１２ｂと、コンパレータ１２ｃと、インバータ１２ｄと、ＡＮＤ回路１２ｅと、を備える場合を一例として説明したが、制御部１２の構成は適宜変更されてもよいし、他の様々な構成が採用されてもよい。
また、上述した第２実施形態では、制御部１２が複数のメモリバンク２０の各々に設けられている場合を一例として説明したが、本発明はこの場合に限定されない。例えば、ｐＳＲＡＭ１０に設けられた１つ制御部１２が、各メモリバンク２０におけるリフレッシュ動作を制御してもよい。
さらに、上述した第２実施形態では、制御部１２、アービタ１３及びコマンド生成部１４が複数のメモリバンク２０の各々に設けられている場合を一例として説明したが、本発明はこの場合に限定されない。例えば、制御部１２、アービタ１３及びコマンド生成部１４が１つずつ設けられており、制御部１２、アービタ１３及びコマンド生成部１４を用いて、各メモリバンク２０におけるリフレッシュ動作を制御してもよい。
１０…擬似スタティックランダムアクセスメモリ（ｐＳＲＡＭ）
１１…オシレータ
１２…制御部
１２ａ…カウンタ
１２ｂ…カウンタ
１２ｃ…コンパレータ
１３…アービタ
１４…コマンド生成部
２０…メモリバンク

Claims (10)

  1. 第１トランザクション中にメモリのリフレッシュ要求が生成された場合に、前記メモリのリフレッシュ動作を、前記第１トランザクションが終了してから前記第１トランザクションの後の第２トランザクションが開始するまでの間に、前記第１トランザクション中に生成されたリフレッシュ要求の数だけ実行するように制御する制御部を備える、
    擬似スタティックランダムアクセスメモリ。
  2. 前記制御部は、
    前記第１トランザクション中に生成されたリフレッシュ要求の数をカウントする第１カウンタと、
    前記第１トランザクションが終了してから前記第２トランザクションが開始するまでの間に実行されたリフレッシュ動作の数をカウントする第２カウンタと、を備え、
    前記第２カウンタによってカウントされたリフレッシュ動作の数が、前記第１カウンタによってカウントされたリフレッシュ要求の数に達するまで、リフレッシュ動作を実行するように制御する、
    請求項１に記載の擬似スタティックランダムアクセスメモリ。
  3. 前記制御部は、
    前記第１カウンタによってカウントされたリフレッシュ要求の数と、前記第２カウンタによってカウントされたリフレッシュ動作の数と、を比較するコンパレータを備える、
    請求項２に記載の擬似スタティックランダムアクセスメモリ。
  4. 前記制御部による制御に基づいて、リフレッシュ動作を実行するためのリフレッシュコマンドを生成するコマンド生成部を備え、
    前記コマンド生成部は、前記リフレッシュコマンドを生成する毎に、前記リフレッシュコマンドを前記第２カウンタに出力する、
    請求項２に記載の擬似スタティックランダムアクセスメモリ。
  5. 前記コマンド生成部は、前記第１トランザクション中に、メモリセルアレイに対してデータのアクセスを行うためのアクセスコマンドを生成する、
    請求項４に記載の擬似スタティックランダムアクセスメモリ。
  6. リフレッシュ制御信号が、前記第１トランザクションが終了してから前記第２トランザクションが開始するまでの間に前記制御部から入力される毎に、前記リフレッシュ制御信号を前記コマンド生成部に出力するアービタを備え、
    前記コマンド生成部は、前記リフレッシュ制御信号が入力される毎に前記リフレッシュコマンドを生成する、
    請求項４に記載の擬似スタティックランダムアクセスメモリ。
  7. インタリーブ方式でアクセスされる複数のメモリバンクを備え、
    前記制御部は、
    前記第１トランザクションにおいて前記複数のメモリバンクのうち選択されたメモリバンクがアクセスされている場合であって、前記第１トランザクション中にメモリのリフレッシュ要求が生成された場合に、
    前記選択されたメモリバンクにおけるリフレッシュ動作を、前記第１トランザクションが終了してから前記第２トランザクションが開始するまでの間に、前記第１トランザクション中に生成されたリフレッシュ要求の数だけ実行するように制御し、
    前記複数のメモリバンクのうち前記選択されたメモリバンク以外の他のメモリバンクにおけるリフレッシュ動作を、生成されたリフレッシュ要求に応じて前記第１トランザクション中に実行するように制御する、
    請求項１に記載の擬似スタティックランダムアクセスメモリ。
  8. 前記複数のメモリバンクの各々は、前記制御部を備える、
    請求項７に記載の擬似スタティックランダムアクセスメモリ。
  9. 前記擬似スタティックランダムアクセスメモリは、クロック信号に同期して信号が入力又は出力されるクロック同期型の擬似スタティックランダムアクセスメモリである、
    請求項１～８の何れかに記載の擬似スタティックランダムアクセスメモリ。
  10. 前記擬似スタティックランダムアクセスメモリは、アドレスデータマルチプレックスインタフェース型の擬似スタティックランダムアクセスメモリである、
    請求項１～８の何れかに記載の擬似スタティックランダムアクセスメモリ。
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