JP2023068341A - メモリコントローラ、メモリコントローラの制御方法およびプログラム - Google Patents

メモリコントローラ、メモリコントローラの制御方法およびプログラム Download PDF

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Abstract

【課題】ＤＲＡＭの複数のリフレッシュ方式から適切なリフレッシュ方式を選択することにより、メモリ利用効率の低下を抑制できるようにする。【解決手段】メモリコントローラは、ＤＲＡＭのリフレッシュ対象領域が異なる複数のリフレッシュ方式のうちの少なくとも一つが前記ＤＲＡＭの全領域をリフレッシュするリフレッシュ方式であり、前記ＤＲＡＭの全領域をリフレッシュするリフレッシュ方式でリフレッシュを実行する周期より長い周期で前記ＤＲＡＭの全領域にアクセスできない特定の事象が発生するメモリコントローラであって、リフレッシュ実行期間に前記ＤＲＡＭの全領域にアクセスできない特定の事象が発生するか否かに応じて、前記複数のリフレッシュ方式のうちの一つのリフレッシュ方式を選択する選択手段を有する。【選択図】図３

Description

本開示は、メモリコントローラ、メモリコントローラの制御方法およびプログラムに関する。
近年のＤＲＡＭの高速化に対応する上で、ＤＲＡＭと正しく通信するためにクロック信号とコマンド信号間と、データストローブ信号とデータ信号間のタイミング調整やキャリブレーションが重要になっている。温度や電圧の変動に伴い、各信号間にタイミングのずれが生じた場合、ＤＲＡＭと正しく通信できない事態が発生する。そのため、定期的にＤＲＡＭへのリードやライトなどのメモリアクセスを停止し、各信号間のタイミング調整やキャリブレーションを実行するが、実行中はメモリアクセスができないため、メモリ利用効率が低下してしまう。
これに対して、同じくメモリアクセスができなくなるリフレッシュ実行期間にタイミング調整とキャリブレーションを実行することで、メモリ利用効率を低下させない工夫がなされている。
特許文献１には、メモリデータのバースト長（ＢＬ）を第１ＢＬから第２ＢＬに切り替えられたことにより生じる第１ＢＬと第２ＢＬとの差に対応する期間に、少なくとも一つの遅延量を基準遅延量に近づくように制御するメモリコントローラが記載されている。
特許文献２には、メモリデバイスにデータを書き出すデータ出力バッファと、メモリデバイスからデータを読み出すとともに、第１のループバック経路でデータ出力バッファに接続するデータ入力バッファとを有する半導体装置が記載されている。
特開２０１３－８１１２号公報 特開２０１５－３５２２９号公報
しかし、最近では、更なるメモリ利用効率の向上のために、ＤＲＡＭの全領域をリフレッシュするオールバンクリフレッシュではなく、ＤＲＡＭを構成する複数領域毎にリフレッシュするパーバンクリフレッシュを利用する傾向にある。パーバンクリフレッシュは、リフレッシュを実行している領域以外はメモリアクセスが可能であり、リフレッシュによりＤＲＡＭの全領域にメモリアクセスできなくなることはない。そのため、これまでのように、タイミング調整とキャリブレーションをリフレッシュ実行期間で行うことが困難である。
本開示の目的は、ＤＲＡＭの複数のリフレッシュ方式から適切なリフレッシュ方式を選択することにより、メモリ利用効率の低下を抑制できるようにすることである。
メモリコントローラは、ＤＲＡＭのリフレッシュ対象領域が異なる複数のリフレッシュ方式のうちの少なくとも一つが前記ＤＲＡＭの全領域をリフレッシュするリフレッシュ方式であり、前記ＤＲＡＭの全領域をリフレッシュするリフレッシュ方式でリフレッシュを実行する周期より長い周期で前記ＤＲＡＭの全領域にアクセスできない特定の事象が発生するメモリコントローラであって、リフレッシュ実行期間に前記ＤＲＡＭの全領域にアクセスできない特定の事象が発生するか否かに応じて、前記複数のリフレッシュ方式のうちの一つのリフレッシュ方式を選択する選択手段を有する。
本開示によれば、ＤＲＡＭの複数のリフレッシュ方式から適切なリフレッシュ方式を選択することにより、メモリ利用効率の低下を抑制することができる。
メモリコントローラの構成例を示す図である。 ＤＲＡＭコマンド生成部の構成例を示す図である。 ＤＲＡＭコマンド生成部の挙動を示す波形図である。 メモリコントローラの構成例を示す図である。 ＤＲＡＭコマンド生成部の構成例を示す図である。
（第１の実施形態）
図１は、第１の実施形態によるメモリコントローラ１００の構成例を示す図である。メモリコントローラ１００は、ＤＲＡＭ１１０とバスマスタ１２０に接続される。バスマスタ１２０は、アドレス情報とライトデータを含むメモリアクセス要求をメモリコントローラ１００に送信する。メモリコントローラ１００は、バスマスタ１２０から受信したメモリアクセス要求を基にＤＲＡＭコマンドを生成し、ＤＲＡＭコマンドをＤＲＡＭ１１０に送信する。また、メモリコントローラ１００は、送信したＤＲＡＭコマンドに基づいて、ＤＲＡＭ１１０に対してデータ転送を行う。ＤＲＡＭ１１０は、複数の領域（複数のバンク）を有し、全領域（全バンク）を一度にリフレッシュするオールバンクリフレッシュと、任意の領域（任意のバンク）をリフレッシュするパーバンクリフレッシュが可能である。ＤＲＡＭ１１０は、パーバンクリフレッシュを複数回実行して全バンクをリフレッシュする途中でオールバンクリフレッシュを実行すると、パーバンクリフレッシュではリフレッシュされなかった残りバンクの全てをリフレッシュすることができる。
なお、ＤＲＡＭ１１０は、コンデンサとトランジスタを含む記憶素子を有し、記憶素子に電荷が蓄えられた状態を「１」とし、記憶素子に電荷が蓄えられていない状態を「０」とすることで、データを記憶素子に記憶する。ＤＲＡＭ１１０は、記憶素子の電荷量が時間経過とともに減少するので、データの消失を防ぐために、定期的なリフレッシュ（データの再書き込み）を行う必要がある。
メモリコントローラ１００は、ＤＲＡＭコマンド生成部１０１と、リフレッシュタイミング生成部１０２と、タイミング調整指示部１０３と、タイミング調整部１０４を有する。
ＤＲＡＭコマンド生成部１０１は、バスマスタ１２０から受信したメモリアクセス要求を基に、ＤＲＡＭ１１０に送信するリードライトコマンドを生成する。また、ＤＲＡＭコマンド生成部１０１は、ＤＲＡＭ１１０をリフレッシュするためのリフレッシュコマンドも生成する。
リフレッシュタイミング生成部１０２は、パーバンクリフレッシュを実行するタイミングを生成する。リフレッシュタイミング生成部１０２は、ＤＲＡＭ１１０が要求するパーバンクリフレッシュの実行周期を計測し、その実行周期を計測する毎に、ＤＲＡＭコマンド生成部１０１とタイミング調整指示部１０３にリフレッシュタイミングを送信する。
タイミング調整指示部１０３は、タイミング調整部１０４がタイミング調整とキャリブレーションを実行するタイミングを生成する。本実施形態でのタイミング調整とキャリブレーションは、パーバンクリフレッシュの実行周期の整数倍（Ｎ倍）の周期で実行する必要があるものとしている。タイミング調整指示部１０３は、リフレッシュタイミング生成部１０２からＮ個のリフレッシュタイミングを受信する度に、タイミング調整部１０４にタイミング調整指示を送信する。
タイミング調整部１０４は、タイミング調整指示部１０３からのタイミング調整指示を受信する。すると、タイミング調整部１０４は、ＤＲＡＭ１１０と正しく通信できるように、クロック信号とコマンド信号間と、データストローブ信号とデータ信号間のタイミング調整とキャリブレーションを実行する。タイミング調整部１０４は、ＤＲＡＭ１１０に対して、クロック信号とコマンド信号を送信する。また、タイミング調整部１０４は、ＤＲＡＭ１１０に対して、データストローブ信号とデータ信号を送受信する。
データストローブ信号は、リードライトコマンドに応じて、データを読み出すタイミングまたはデータを書き込むタイミングを示す信号である。
ＤＲＡＭコマンド生成部１０１は、リフレッシュタイミング生成部１０２からリフレッシュタイミングを受信し、かつ、リフレッシュコマンドを発行する必要があれば、パーバンクリフレッシュコマンドとオールバンクリフレッシュコマンドのいずれかを生成する。ＤＲＡＭコマンド生成部１０１は、Ｎ個のリフレッシュタイミングを受信する、つまり、タイミング調整指示が生成されるリフレッシュタイミングを受信すると、オールバンクリフレッシュコマンドを、それ以外であれば、パーバンクリフレッシュコマンドを生成する。
図２は、第１の実施形態によるＤＲＡＭコマンド生成部１０１の構成例を示す図である。ＤＲＡＭコマンド生成部１０１は、リードライトコマンド生成部１０１１と、リフレッシュタイミング管理部１０１２と、リフレッシュコマンド生成部１０１３と、コマンド選択部１０１４を有する。
リードライトコマンド生成部１０１１は、バスマスタ１２０から受信したメモリアクセス要求を基に、ＤＲＡＭ１１０に送信するリードライトコマンドを生成する。
リフレッシュタイミング管理部１０１２は、タイミング調整検出用カウンタとパーバンクリフレッシュ制御用カウンタを有する。タイミング調整検出用カウンタは、受信したリフレッシュタイミングでタイミング調整が実行されるか否かを検出するためのカウンタである。タイミング調整検出用カウンタは、初期値が０であり、リフレッシュタイミングを受信するとカウントアップされ、Ｎ個のリフレッシュタイミングを受信すると０にクリアされる。
パーバンクリフレッシュ制御用カウンタは、パーバンクリフレッシュコマンドの発行を制御するためのカウンタである。パーバンクリフレッシュ制御用カウンタは、初期値が０であり、リフレッシュタイミングを受信するとカウントアップされ、Ｍ個のリフレッシュタイミングを受信すると０にクリアされる。Ｍは、（ＤＲＡＭ１１０の全バンク数÷１つのパーバンクリフレッシュコマンドでリフレッシュ対象となるバンク数）で計算される値である。
リフレッシュタイミング管理部１０１２が、タイミング調整検出用カウンタの値が（Ｎ－１）より小さい状態でリフレッシュタイミングを受信する場合を説明する。その場合、リフレッシュタイミング管理部１０１２は、パーバンクリフレッシュコマンドの生成を指示するリフレッシュコマンド生成指示をリフレッシュコマンド生成部１０１３に送信する。本実施形態では、パーバンクリフレッシュコマンドの対象バンクは、パーバンクリフレッシュ制御用カウンタの値を使用して指定するが、パーバンクリフレッシュ制御用カウンタの値を基に何らかの計算をした値で指定してもよい。
リフレッシュタイミング管理部１０１２が、タイミング調整検出用カウンタの値が（Ｎ－１）と同じである状態でリフレッシュタイミングを受信する場合を説明する。その場合、リフレッシュタイミング管理部１０１２は、オールバンクリフレッシュコマンドの生成を指示するリフレッシュコマンド生成指示をリフレッシュコマンド生成部１０１３に送信する。
この時、リフレッシュタイミング管理部１０１２は、パーバンクリフレッシュ制御用カウンタが（Ｍ－１）より小さい場合には、リフレッシュコマンド生成指示をマスクするためのリフレッシュコマンド生成指示マスクをアサートする。リフレッシュタイミング管理部１０１２は、リフレッシュコマンド生成指示マスクがアサートされている間、リフレッシュコマンド生成部１０１３にリフレッシュコマンド生成指示を送信しない。リフレッシュタイミング管理部１０１２は、パーバンクリフレッシュ制御カウンタが（Ｍ－１）と同じ値である場合にリフレッシュタイミングを受信すると、リフレッシュコマンド生成指示マスクをデアサートする。リフレッシュタイミング管理部１０１２は、リフレッシュコマンド生成指示マスクがデアサートされている間、リフレッシュコマンド生成部１０１３にリフレッシュコマンド生成指示を送信可能である。
リフレッシュコマンド生成部１０１３は、リフレッシュタイミング管理部１０１２からのリフレッシュコマンド生成指示に基づいて、パーバンクリフレッシュコマンド、または、オールバンクリフレッシュコマンドを生成する。
コマンド選択部１０１４は、リードライトコマンド生成部１０１１が生成するリードライトコマンド、または、リフレッシュコマンド生成部１０１３が生成するリフレッシュコマンドを選択する。そして、コマンド選択部１０１４は、選択したリードライトコマンドまたはリフレッシュコマンドをタイミング調整部１０４を介してＤＲＡＭ１１０に送信する。
図３は、第１の実施形態によるＤＲＡＭコマンド生成部１０１の挙動を示す波形図である。図３では、タイミング調整は、パーバンクリフレッシュの実行周期の１２倍（Ｎ＝１２）の周期で実行する必要があるものとしている。また、ＤＲＡＭ１１０の全バンク数は８であり、１つのパーバンクリフレッシュコマンドでリフレッシュ対象となるバンク数は１である。したがって、Ｍ＝８である。以下、メモリコントローラ１００の制御方法を説明する。
時刻Ｔ０では、リフレッシュタイミング管理部１０１２は、リフレッシュタイミングを受信しない。
時刻Ｔ１では、リフレッシュタイミング管理部１０１２は、リフレッシュタイミングを受信する。その受信時のタイミング調整検出用カウンタの値は、１０であり、（Ｎ－１）ではないので、受信したリフレッシュタイミングでは、タイミング調整は実行されない。よって、リフレッシュタイミング管理部１０１２は、パーバンクリフレッシュコマンドの生成を指示するリフレッシュコマンド生成指示をリフレッシュコマンド生成部１０１３に送信する。リフレッシュコマンド生成部１０１３は、パーバンクリフレッシュコマンドの生成を指示するリフレッシュコマンド生成指示を受信すると、パーバンクリフレッシュコマンドを生成する。
時刻Ｔ２～Ｔ４では、リフレッシュタイミング管理部１０１２は、リフレッシュタイミングを受信しない。
時刻Ｔ５では、リフレッシュタイミング管理部１０１２は、リフレッシュタイミングを受信する。その受信時のタイミング調整検出用カウンタの値は、１１であり、（Ｎ－１）であるので、受信したリフレッシュタイミングによってタイミング調整は実行される。よって、リフレッシュタイミング管理部１０１２は、オールバンクリフレッシュコマンドの生成を指示するリフレッシュコマンド生成指示をリフレッシュコマンド生成部１０１３に送信する。リフレッシュコマンド生成部１０１３は、オールバンクリフレッシュコマンドの生成を指示するリフレッシュコマンド生成指示を受信すると、オールバンクリフレッシュコマンドを生成する。また、リフレッシュタイミング管理部１０１２は、その受信時のパーバンクリフレッシュ制御用カウンタの値が、３であり、（Ｍ－１）ではないので、リフレッシュコマンド生成指示マスクをアサートする。
時刻Ｔ６～Ｔ８では、リフレッシュタイミング管理部１０１２は、リフレッシュタイミングを受信しない。
時刻Ｔ９では、リフレッシュタイミング管理部１０１２は、リフレッシュタイミングを受信するが、リフレッシュコマンド生成指示マスクがアサートされているため、リフレッシュコマンド生成指示をリフレッシュコマンド生成部１０１３に送信しない。
時刻Ｔ１０～Ｔ１２では、リフレッシュタイミング管理部１０１２は、リフレッシュタイミングを受信しない。
時刻Ｔ１３では、リフレッシュタイミング管理部１０１２は、リフレッシュタイミングを受信するが、リフレッシュコマンド生成指示マスクがアサートされているため、リフレッシュコマンド生成指示をリフレッシュコマンド生成部１０１３に送信しない。
時刻Ｔ１４～Ｔ１６では、リフレッシュタイミング管理部１０１２は、リフレッシュタイミングを受信しない。
時刻Ｔ１７では、リフレッシュタイミング管理部１０１２は、リフレッシュタイミングを受信するが、リフレッシュコマンド生成指示マスクがアサートされているため、リフレッシュコマンド生成指示をリフレッシュコマンド生成部１０１３に送信しない。
時刻Ｔ１８～Ｔ２０では、リフレッシュタイミング管理部１０１２は、リフレッシュタイミングを受信しない。
時刻Ｔ２１では、リフレッシュタイミング管理部１０１２は、リフレッシュタイミングを受信するが、リフレッシュコマンド生成指示マスクがアサートされているため、リフレッシュコマンド生成指示をリフレッシュコマンド生成部１０１３に送信しない。リフレッシュタイミング管理部１０１２は、その受信時のパーバンクリフレッシュ制御用カウンタの値が７であり、（Ｍ－１）であるので、リフレッシュタイミング受信によりリフレッシュコマンド生成指示マスクをデアサートする。
時刻Ｔ２２～Ｔ２４では、リフレッシュタイミング管理部１０１２は、リフレッシュタイミングを受信しない。
時刻Ｔ２５では、リフレッシュタイミング管理部１０１２は、リフレッシュタイミングを受信する。その受信時のタイミング調整検出用カウンタの値は、４であり、（Ｎ－１）ではないので、受信したリフレッシュタイミングでは、タイミング調整は実行されない。よって、リフレッシュタイミング管理部１０１２は、パーバンクリフレッシュコマンドの生成を指示するリフレッシュコマンド生成指示をリフレッシュコマンド生成部１０１３に送信する。リフレッシュコマンド生成部１０１３は、パーバンクリフレッシュコマンドの生成を指示するリフレッシュコマンド生成指示を受信すると、パーバンクリフレッシュコマンドを生成する。
時刻Ｔ２６～Ｔ２８では、リフレッシュタイミング管理部１０１２は、リフレッシュタイミングを受信しない。
なお、本実施形態では、タイミング調整指示部１０３がタイミング調整とキャリブレーションを実行するタイミングを生成する。しかし、リフレッシュタイミング管理部１０１２が、リフレッシュタイミング生成部１０２からＮ個のリフレッシュタイミングを受信する度に、タイミング調整部１０４にタイミング調整指示を送信してもよい。
以上のように、リフレッシュタイミング生成部１０２は、クロック信号の周期の４倍の周期で、リフレッシュタイミングを生成する。タイミング調整指示部１０３は、リフレッシュタイミング生成部１０２からＮ個（１２個）のリフレッシュタイミングを受信する度に、タイミング調整部１０４にタイミング調整指示を送信する。タイミング調整部１０４は、タイミング調整指示部１０３からのタイミング調整指示を受信すると、クロック信号とコマンド信号間と、データストローブ信号とデータ信号間のタイミング調整とキャリブレーションを実行する。タイミング調整とキャリブレーションは、温度や電圧変化に対応するため、定期的に実行する必要がある。タイミング調整とキャリブレーションの実行周期は、リフレッシュタイミングの周期のＮ倍（１２倍）の周期である。
リフレッシュタイミング管理部１０１２は、リフレッシュタイミングを受信すると、タイミング調整検出用カウンタとパーバンクリフレッシュ制御用カウンタをカウントアップする。タイミング調整検出用カウンタの値が（Ｎ－１）である場合には、タイミング調整とキャリブレーションが行われるタイミングである。タイミング調整検出用カウンタの値が（Ｎ－１）でない場合には、タイミング調整とキャリブレーションが行われないタイミングである。
タイミング調整部１０４がタイミング調整とキャリブレーションを行っている期間では、メモリコントローラ１００は、ＤＲＡＭ１１０に対して、アクセスすることができなくなってしまう。
オールバンクリフレッシュは全バンクをリフレッシュするので、ＤＲＡＭ１１０がオールバンクリフレッシュを実行している期間では、メモリコントローラ１００がＤＲＡＭ１１０にアクセスすることはない。したがって、ＤＲＡＭ１１０がオールバンクリフレッシュを実行している期間では、タイミング調整部１０４は、タイミング調整とキャリブレーションを行うことが可能である。
これに対し、パーバンクリフレッシュは一部のバンクをリフレッシュするので、ＤＲＡＭ１１０がパーバンクリフレッシュを実行している期間では、メモリコントローラ１００は、ＤＲＡＭ１１０のリフレッシュを行っていないバンクにアクセス可能である。したがって、ＤＲＡＭ１１０がパーバンクリフレッシュを実行している期間では、タイミング調整部１０４は、タイミング調整とキャリブレーションを行うことができない。
リフレッシュタイミング管理部１０１２がリフレッシュタイミングを受信したとき、タイミング調整検出用カウンタの値が（Ｎ－１）である場合には、タイミング調整とキャリブレーションが行われる。その場合、リフレッシュタイミング管理部１０１２は、オールバンクリフレッシュコマンドの生成を指示するリフレッシュコマンド生成指示をリフレッシュコマンド生成部１０１３に送信する。
リフレッシュタイミング管理部１０１２がリフレッシュタイミングを受信したとき、タイミング調整検出用カウンタの値が（Ｎ－１）でない場合には、タイミング調整とキャリブレーションが行われない。その場合、リフレッシュタイミング管理部１０１２は、パーバンクリフレッシュ制御用カウンタの値に応じて、パーバンクリフレッシュコマンドの生成を指示するリフレッシュコマンド生成指示をリフレッシュコマンド生成部１０１３に送信する。
オールバンクリフレッシュの実行期間は、パーバンクリフレッシュの実行期間より長い。オールバンクリフレッシュの実行期間では、メモリコントローラ１００が、長期間、ＤＲＡＭ１１０にアクセスすることができない。そこで、オールバンクリフレッシュの後では、リフレッシュタイミング管理部１０１２は、ＤＲＡＭ１１０へのアクセス可能期間を一定期間確保にするため、リフレッシュコマンド生成指示マスクをアサートする。リフレッシュタイミング管理部１０１２は、リフレッシュコマンド生成指示マスクがアサートされている期間では、リフレッシュタイミングを受信しても、リフレッシュコマンド生成指示をリフレッシュコマンド生成部１０１３に送信しない。これにより、この期間では、パーバンクリフレッシュが行われないので、メモリコントローラ１００は、オールバンクリフレッシュの後、ＤＲＡＭ１１０へのアクセス可能期間を一定期間確保にすることができる。
リフレッシュタイミング管理部１０１２は、リフレッシュタイミングを受信したとき、タイミング調整検出用カウンタの値が（Ｎ－１）でない場合、リフレッシュコマンド生成指示マスクに応じて、リフレッシュコマンド生成指示を送信する。具体的には、リフレッシュタイミング管理部１０１２は、リフレッシュコマンド生成指示マスクがアサートされていない期間では、パーバンクリフレッシュコマンドの生成を指示するリフレッシュコマンド生成指示をリフレッシュコマンド生成部１０１３に送信する。また、リフレッシュタイミング管理部１０１２は、リフレッシュコマンド生成指示マスクがアサートされていない期間では、リフレッシュコマンド生成指示をリフレッシュコマンド生成部１０１３に送信しない。
本実施形態によれば、メモリコントローラ１００は、タイミング調整とキャリブレーションの実行タイミングであるか否かに応じて、オールバンクリフレッシュまたはパーバンクリフレッシュのリフレッシュコマンドを生成する。タイミング調整とキャリブレーションは、オールバンクリフレッシュの実行中に行われるので、ＤＲＡＭ１１０の利用効率の低減を抑制することができる。また、パーバンクリフレッシュの実行中には、タイミング調整とキャリブレーションが行われないので、ＤＲＡＭ１１０の利用効率の低減を抑制することができる。また、オールバンクリフレッシュの後のリフレッシュコマンド生成指示マスクがアサートされている期間では、リフレッシュコマンド生成指示が送信されないので、ＤＲＡＭ１１０の利用効率を向上させることができる。
（第２の実施形態）
図４は、第２の実施形態によるメモリコントローラ１００の構成例を示す図である。第２の実施形態は、第１の実施形態によるＤＲＡＭコマンド生成部１０１を異なる形態にしたものであり、タイミング調整とキャリブレーションの実行周期がパーバンクリフレッシュの実行周期の整数倍でない場合にも対応する実施形態である。以下、第２の実施形態が第１の実施形態と異なる点を説明する。
図４のメモリコントローラ１００は、図１のメモリコントローラ１００に対して、リフレッシュタイミング生成部１０２とタイミング調整指示部１０３を削除したものであり、ＤＲＡＭコマンド生成部１０１とタイミング調整部１０４を有する。
ＤＲＡＭコマンド生成部１０１は、パーバンクリフレッシュの実行周期とタイミング調整の実行周期を計測する。ＤＲＡＭコマンド生成部１０１は、パーバンクリフレッシュの実行タイミングになると、次のパーバンクリフレッシュの実行タイミングまでの間にタイミング調整の実行タイミングが発生するか否かを判定する。ＤＲＡＭコマンド生成部１０１は、発生すると判定した場合には、オールバンクリフレッシュコマンドを生成し、発生しないと判定した場合には、パーバンクリフレッシュコマンドを生成する。ＤＲＡＭコマンド生成部１０１は、オールバンクリフレッシュコマンドを生成する場合には、タイミング調整部１０４にタイミング調整指示を送信する。
タイミング調整部１０４は、ＤＲＡＭコマンド生成部１０１からのタイミング調整指示を受信する。すると、タイミング調整部１０４は、ＤＲＡＭ１１０と正しく通信できるように、クロック信号とコマンド信号間と、データストローブ信号とデータ信号間のタイミング調整とキャリブレーションを実行する。
図５は、第２の実施形態によるＤＲＡＭコマンド生成部１０１の構成例を示す図である。ＤＲＡＭコマンド生成部１０１は、リードライトコマンド生成部１０１１と、リフレッシュタイミング管理部１０１２と、リフレッシュコマンド生成部１０１３と、コマンド選択部１０１４を有する。さらに、ＤＲＡＭコマンド生成部１０１は、リフレッシュ実行周期計測部１０１５と、タイミング調整実行周期計測部１０１６を有する。リードライトコマンド生成部１０１１とリフレッシュコマンド生成部１０１３とコマンド選択部１０１４は、第１の実施形態と同様である。
リフレッシュ実行周期計測部１０１５は、パーバンクリフレッシュの実行周期を計測するカウントダウンタイマを有する。リフレッシュ実行周期計測部１０１５は、タイマの初期値がパーバンクリフレッシュの実行周期であり、現在のタイマ値をリフレッシュタイミング管理部１０１２に出力する。リフレッシュ実行周期計測部１０１５は、タイマ値が０になると、パーバンクリフレッシュの実行周期をタイマにセットして、再度計測を開始する。
タイミング調整実行周期計測部１０１６は、タイミング調整の実行周期を計測するカウントダウンタイマを有する。タイミング調整実行周期計測部１０１６は、タイマの初期値がタイミング調整の実行周期であり、現在のタイマ値をリフレッシュタイミング管理部１０１２に出力する。タイミング調整実行周期計測部１０１６は、タイマ値が０になると、タイミング調整の実行周期をタイマにセットして、再度計測を開始する。また、タイミング調整実行周期計測部１０１６は、リフレッシュタイミング管理部１０１２がタイミング調整指示を送信した場合も、タイマにタイミング実行周期をセットして、再度計測を開始する。
リフレッシュタイミング管理部１０１２は、パーバンクリフレッシュ制御用カウンタを有する。パーバンクリフレッシュ制御用カウンタは、パーバンクリフレッシュコマンドの発行を制御するためのカウンタである。パーバンクリフレッシュ制御用カウンタは、初期値が０であり、リフレッシュ実行周期計測部１０１５がリフレッシュ実行周期を計測するとカウントアップされる。また、パーバンクリフレッシュ制御用カウンタは、リフレッシュ実行周期計測部１０１５がＭ回リフレッシュ実行周期を計測すると、０にクリアされる。Ｍは、（ＤＲＡＭ１１０の全バンク数÷１つのパーバンクリフレッシュコマンドでリフレッシュ対象となるバンク数）で計算される値である。
リフレッシュタイミング管理部１０１２は、リフレッシュ実行周期計測部１０１５のタイマ値が０になると、タイミング調整実行周期計測部１０１６のタイマ値がパーバンクリフレッシュ実行周期以上であるか否かを判定する。これにより、リフレッシュタイミング管理部１０１２は、現在と次のパーバンクリフレッシュ実行の間で、タイミング調整を実行する必要があるか否かを判定する。
まず、タイミング調整実行周期計測部１０１６のタイマ値がパーバンクリフレッシュ実行周期以上である場合を説明する。その場合、リフレッシュタイミング管理部１０１２は、パーバンクリフレッシュコマンドの生成を指示するリフレッシュコマンド生成指示をリフレッシュコマンド生成部１０１３に送信する。
次に、タイミング調整実行周期計測部１０１６のタイマ値がパーバンクリフレッシュ実行周期未満である場合を説明する。その場合、リフレッシュタイミング管理部１０１２は、オールバンクリフレッシュコマンドの生成を指示するリフレッシュコマンド生成指示をリフレッシュコマンド生成部１０１３に送信する。この時、リフレッシュタイミング管理部１０１２は、パーバンクリフレッシュ制御用カウンタの値が（Ｍ－１）より小さい場合には、リフレッシュコマンド生成指示をマスクするリフレッシュコマンド生成指示マスクをアサートする。
リフレッシュタイミング管理部１０１２は、リフレッシュコマンド生成指示マスクがアサートされている間、リフレッシュコマンド生成部１０１３にリフレッシュコマンド生成指示を送信しない。リフレッシュコマンド生成指示マスクは、パーバンクリフレッシュ制御カウンタが（Ｍ－１）と同じ値である場合に、リフレッシュ実行周期計測部１０１５のタイマ値が０になると、デアサートされる。リフレッシュタイミング管理部１０１２は、リフレッシュコマンド生成指示マスクがアサートされていない間、リフレッシュコマンド生成部１０１３にリフレッシュコマンド生成指示を送信可能である。また、リフレッシュタイミング管理部１０１２は、オールバンクリフレッシュコマンド生成を指示する場合、タイミング調整指示をタイミング調整部１０４に送信する。
本実施形態によれば、メモリコントローラ１００は、タイミング調整とキャリブレーションの実行周期がパーバンクリフレッシュの実行周期の整数倍でない場合にも対応可能である。本実施形態は、第１の実施形態と同様の効果を得ることができる。
第１および第２の実施形態では、タイミング調整部１０４は、データストローブ信号とデータ信号間のタイミング調整を実行すると説明したが、メモリコントローラ１００が出力するデータ用クロック信号とデータ信号間のタイミング調整を実行してもよい。
以上のように、メモリコントローラ１００は、ＤＲＡＭ１１０のリフレッシュ対象領域が異なる複数のリフレッシュ方式を選択することができる。複数のリフレッシュ方式は、オールバンクリフレッシュとパーバンクリフレッシュを含む。オールバンクリフレッシュは、ＤＲＡＭ１１０の全領域をリフレッシュするリフレッシュ方式である。パーバンクリフレッシュは、ＤＲＡＭ１１０の一部の領域をリフレッシュするリフレッシュ方式である。
メモリコントローラ１００では、オールバンクリフレッシュでリフレッシュを実行する周期より長い周期でＤＲＡＭ１１０の全領域にアクセスできない特定の事象が発生する。ＤＲＡＭ１１０の全領域にアクセスできない特定の事象は、例えば、メモリコントローラ１００がＤＲＡＭ１１０との通信を行うためのタイミング調整またはキャリブレーションである。
ＤＲＡＭコマンド生成部１０１は、選択部として機能し、リフレッシュ実行期間にＤＲＡＭ１１０の全領域にアクセスできない特定の事象が発生するか否かに応じて、複数のリフレッシュ方式のうちの一つのリフレッシュ方式を選択する。リフレッシュ実行期間は、図１のリフレッシュタイミング生成部１０２が生成するリフレッシュタイミングに基づくリフレッシュ実行期間、または、図５のリフレッシュ実行周期計測部１０１５が計測するリフレッシュ実行周期に基づくリフレッシュ実行期間である。リフレッシュ実行期間は、所定の周期で設けられる。
ＤＲＡＭコマンド生成部１０１は、リフレッシュ実行期間にＤＲＡＭ１１０の全領域にアクセスできない特定の事象が発生する場合には、オールバンクリフレッシュを選択する。また、ＤＲＡＭコマンド生成部１０１は、リフレッシュ実行期間にＤＲＡＭ１１０の全領域にアクセスできない特定の事象が発生しない場合には、パーバンクリフレッシュを選択する。
例えば、ＤＲＡＭコマンド生成部１０１は、各リフレッシュ実行期間で、リフレッシュ実行期間にタイミング調整またはキャリブレーションが発生する場合には、オールバンクリフレッシュを選択する。また、ＤＲＡＭコマンド生成部１０１は、各リフレッシュ実行期間で、リフレッシュ実行期間にタイミング調整またはキャリブレーションが発生しない場合には、パーバンクリフレッシュを選択する。
図３では、ＤＲＡＭコマンド生成部１０１は、時刻Ｔ５のリフレッシュタイミングに基づくリフレッシュ実行期間で、オールバンクリフレッシュを選択する。そして、ＤＲＡＭコマンド生成部１０１は、オールバンクリフレッシュを選択したリフレッシュ実行期間の直後の一または複数のリフレッシュ実行期間では、ＤＲＡＭ１１０のリフレッシュを行わないように制御する。その期間では、リフレッシュコマンド生成指示マスクがアサートされている。
以上のように、メモリコントローラ１００は、ＤＲＡＭ１１０に接続され、リフレッシュ対象領域が異なる複数のリフレッシュ方式を有する様々なメモリコントローラに利用できる。メモリコントローラ１００は、リフレッシュ実行期間にタイミング調整やキャリブレーションの実行という特定の事象が発生するかにより、複数のリフレッシュ方式から適切なリフレッシュ方式を選択することで、メモリ利用効率の低下を抑制できる。
（その他の実施形態）
本開示は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサがプログラムを読み出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
なお、上述の実施形態は、何れも本開示を実施するにあたっての具体例を示したものに過ぎず、これらによって本開示の技術的範囲が限定的に解釈されない。すなわち、本開示はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
１００：メモリコントローラ、１０１：ＤＲＡＭコマンド生成部、１０２：リフレッシュタイミング生成部、１０３：タイミング調整指示部、１０４：タイミング調整部、１１０：ＤＲＡＭ、１２０：バスマスタ、１０１１：リードライトコマンド生成部、１０１２：リフレッシュタイミング管理部、１０１３：リフレッシュコマンド生成部、１０１４：コマンド選択部、１０１５：リフレッシュ実行周期計測部、１０１６：タイミング調整実行周期計測部

Claims (8)

  1. ＤＲＡＭのリフレッシュ対象領域が異なる複数のリフレッシュ方式のうちの少なくとも一つが前記ＤＲＡＭの全領域をリフレッシュするリフレッシュ方式であり、前記ＤＲＡＭの全領域をリフレッシュするリフレッシュ方式でリフレッシュを実行する周期より長い周期で前記ＤＲＡＭの全領域にアクセスできない特定の事象が発生するメモリコントローラであって、
    リフレッシュ実行期間に前記ＤＲＡＭの全領域にアクセスできない特定の事象が発生するか否かに応じて、前記複数のリフレッシュ方式のうちの一つのリフレッシュ方式を選択する選択手段を有することを特徴とするメモリコントローラ。
  2. 前記複数のリフレッシュ方式は、
    前記ＤＲＡＭの全領域をリフレッシュするリフレッシュ方式と、
    前記ＤＲＡＭの一部の領域をリフレッシュするリフレッシュ方式とを含むことを特徴とする請求項１に記載のメモリコントローラ。
  3. 前記選択手段は、
    前記リフレッシュ実行期間に前記ＤＲＡＭの全領域にアクセスできない特定の事象が発生する場合には、前記ＤＲＡＭの全領域をリフレッシュするリフレッシュ方式を選択し、
    前記リフレッシュ実行期間に前記ＤＲＡＭの全領域にアクセスできない特定の事象が発生しない場合には、前記ＤＲＡＭの一部の領域をリフレッシュするリフレッシュ方式を選択することを特徴とする請求項２に記載のメモリコントローラ。
  4. 前記ＤＲＡＭの全領域にアクセスできない特定の事象は、前記ＤＲＡＭとの通信を行うためのタイミング調整またはキャリブレーションであることを特徴とする請求項１～３のいずれか１項に記載のメモリコントローラ。
  5. 前記ＤＲＡＭの全領域にアクセスできない特定の事象は、前記ＤＲＡＭとの通信を行うためのタイミング調整またはキャリブレーションであり、
    前記リフレッシュ実行期間は、所定の周期で設けられ、
    前記選択手段は、各リフレッシュ実行期間で、前記リフレッシュ実行期間に前記タイミング調整または前記キャリブレーションが発生する場合には、前記ＤＲＡＭの全領域をリフレッシュするリフレッシュ方式を選択し、前記リフレッシュ実行期間に前記タイミング調整または前記キャリブレーションが発生しない場合には、前記ＤＲＡＭの一部の領域をリフレッシュするリフレッシュ方式を選択することを特徴とする請求項３に記載のメモリコントローラ。
  6. 前記選択手段は、前記ＤＲＡＭの全領域をリフレッシュするリフレッシュ方式を選択したリフレッシュ実行期間の直後の一または複数のリフレッシュ実行期間では、前記ＤＲＡＭのリフレッシュを行わないように制御することを特徴とする請求項５に記載のメモリコントローラ。
  7. ＤＲＡＭのリフレッシュ対象領域が異なる複数のリフレッシュ方式のうちの少なくとも一つが前記ＤＲＡＭの全領域をリフレッシュするリフレッシュ方式であり、前記ＤＲＡＭの全領域をリフレッシュするリフレッシュ方式でリフレッシュを実行する周期より長い周期で前記ＤＲＡＭの全領域にアクセスできない特定の事象が発生するメモリコントローラの制御方法であって、
    リフレッシュ実行期間に前記ＤＲＡＭの全領域にアクセスできない特定の事象が発生するか否かに応じて、前記複数のリフレッシュ方式のうちの一つのリフレッシュ方式を選択する選択ステップを有することを特徴とするメモリコントローラの制御方法。
  8. コンピュータを、請求項１～６のいずれか１項に記載されたメモリコントローラとして機能させるためのプログラム。
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