JP4149729B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）等に代表される半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、半導体記憶装置、特に２つのトランジスタと１つのキャパシタで構成されたメモリセルを有し、当該２つのトランジスタをインタリーブ動作で２ポートアクセスすることで高速ランダム動作を実現しているＤＲＡＭ（ダイナミックランダムアクセスメモリ）においては、アドレスのデコードが、アドレス信号をラッチするアドレスラッチ回路とアドレスをデコードするアドレスデコード回路アドレス信号を２ポートに分周する回路、及びそれらを制御する制御信号によって行われている。かかる構成であることによって、ランダムアクセスを高速化できないという欠点を有していた。以下、従来の半導体記憶装置について詳細に説明する。
【０００３】
図１４は、従来の半導体記憶装置の主要構成を示すブロック図である。図１４において、１６及び１７は、外部アドレスＥＸＴＡＤＤとリフレッシュアドレスＩＮＴＡＤＤの取り込みを切り替えるアドレス制御回路と、取り込んだアドレス信号をラッチするアドレスラッチ回路とで構成された、それぞれＡポート用アドレスラッチ回路及びＢポート用アドレスラッチ回路を示している。
【０００４】
また、１８は当該アドレスラッチ回路１６及び１７を制御する信号を発生する回路等を含む周辺回路を、１９はメモリセルにアクセスするための２つのトランジスタを制御するＡポート用ワードドライバ及びＢポート用ワードドライバを含むロウデコーダブロックを、それぞれ示している。
【０００５】
また、９はコマンドバッファを、１０はコマンドをデコードするコマンドデコーダを、１１はコマンドをデコードするタイミングを制御する分周クロックを発生する分周クロック発生回路を、それぞれ示している。
【０００６】
以上のように構成された半導体記憶装置におけるアドレスデコード動作について、図１５に示すタイミングチャートを用いて説明する。
【０００７】
図１５において、まずサイクルＡにおいて、外部アクセスとして読み出し動作（コマンドＲＥＡＤ）があった場合、外部入力ＡＤＤから入力されたアドレス信号Ａ０は、アドレスバッファ７内のラッチ回路で外部クロック信号ＣＬＫに同期してラッチされ、内部アドレス信号ＥＸＴＡＤＤ０としてＡポート用アドレスラッチ回路１６に転送される。その間、外部入力ＣＭＤから入力されたコマンドＲＥＡＤは、コマンドバッファ９で外部クロック信号ＣＬＫに同期してラッチされた後、コマンドデコーダ１０で内部信号にデコードされる。
【０００８】
そして、デコードされたコマンド信号と、外部クロックＣＬＫから分周クロック発生回路１１で発生された分周クロック信号ＡＣＬＫ／ＢＣＬＫによって、分周されたコマンド制御信号ＡＣＴＡ／ＡＣＴＢが生成される。この制御信号ＡＣＴＡ／ＡＣＴＢによって、内部アドレス信号ＥＸＴＡＤＤ０は、Ａポート用アドレスラッチ回路１６においてＡポート用アドレス信号ＰＤＡに分周され、ロウアドレスデコーダ２０へと転送される。
【０００９】
その後、アドレス信号ＰＤＡは、ロウアドレスデコーダ２０においてアドレスデコード信号ＰＤＤＡとなり、所望のＡポート用ワードドライバ２２をデコードし、所望のメモリセルキャパシタへアクセスするために、Ａポート用メモリセルトランジスタを活性化することになる。
【００１０】
次に、サイクルＡのアドレスのリセットを行う。具体的には、アドレスバッファ７及びＡポート用アドレスラッチ回路１６を分周周期後リセットすることによって、アドレス信号ＰＤＡ及びアドレスデコード信号ＰＤＤＡがリセットされ、Ａポート用ワードドライバ２２がリセットされる。
【００１１】
【発明が解決しようとする課題】
しかしながら、上述したような構成においては、アドレス信号のセット時に、まずアドレスバッファ７を用いて、外部クロック信号ＣＬＫによってアドレス信号をラッチすることになる。また、外部クロックＣＬＫより遅く起動する制御信号ＡＣＴＡ／ＡＣＴＢによって、アドレス信号ＥＸＴＡＤＤを一方の系統のラッチ回路に振り分けてラッチし、その後デコードするという構成になっていることから、アドレス信号をセットするまでの時間が長く、ランダムアクセスをこれ以上高速化できないという問題点があった。
【００１２】
また、Ａポート用アドレスラッチ回路１６及びＢポート用アドレスラッチ回路１７以降、アドレス信号が２系統になっていることから、それ以降の回路についても２セット必要となる。したがって、回路面積の増大やロウデコーダ上を配線されるアドレスバスの増大という問題点も生じていた。
【００１３】
さらに、アドレス信号のリセットは、Ａポート用アドレスラッチ回路１６又はＢポート用アドレスラッチ回路１７がリセットされた後、ロウアドレスデコーダ２０及び２１がリセットされ、ワードドライバ２２及び２３がリセットされるようになっていることから、特にロウアドレスデコーダ上に配線された長いアドレスデコード信号ＰＤＤＡ／ＰＤＤＢについてはプリチャージに時間がかかってしまい、ランダムサイクルを速くすることができないという問題点もあった。
【００１４】
本発明は、上記問題点を解決するために、高速なランダムアクセスを実現しつつ、かつ小面積化を実現することができる半導体記憶装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記目的を達成するために本発明にかかる半導体記憶装置は、２トランジスタ１キャパシタで構成されたメモリセルと、１つのメモリセルの読み書きを制御する２つのワード線をそれぞれ交互に制御するために２系統備えたワードドライバと、２系統備えたワードドライバを選択する第１のアドレス信号をラッチするために２系統備えたワードドライバの前段にそれぞれ設けられた２系統備えたアドレスラッチ回路と、第２のアドレス信号をデコードして第１のアドレス信号を生成するためのアドレスデコーダを１系統具備し、かつアドレスデコーダが２系統備えたアドレスラッチ回路の双方に対して第１のアドレス信号を供給し、２系統備えた前記アドレスラッチ回路が、前記メモリセルに対して一定の間隔で配置された前記２系統備えたワードドライバが配置されているロウデコーダブロック内に配置され、２系統備えた前記アドレスラッチ回路のラッチの実行を制御する制御信号が、外部コマンドを実行するための内部信号、および、外部クロック信号から分周され、かつ１系統ずつ交互に制御する制御信号（ ACLK 、 BCLK ）から生成される制御信号（ ACTA 、 ACTB ）と、前記メモリセルアレイの複数のメモリセルブロックを示すアドレスをデコードした特定のアドレスデコード信号（ PD ）との論理積として求められることを特徴とする。
【００１６】
かかる構成により、アドレス信号のラッチが、外部入力され、デコードされるまで行われないことになる。すなわち、ラッチするための制御信号を内部で発生している間に、アドレスのセットアップ時間を使ってデコードをしていることになるから、全体として、アドレスセット時間の短縮を実現することが可能となる。
【００１７】
また、アドレスデコーダを1系統にして、後段のアドレスラッチ回路で２系統に分周することで、アドレスデコーダの数やアドレスバスの数を半減することができ、レイアウト面積を大幅に縮小することができる。
【００１８】
また、アドレスラッチ回路をワードドライバが配置されているロウデコーダ内に配置することによって、ロウデコーダ上を配線された、長いアドレスバス数を半減することができるので、レイアウト面積の縮小を図ることができるからである。さらに、アドレスラッチ回路をロウデコーダ内に配置し、かつアドレスラッチ回路を制御するラッチ制御信号を、活性化されるワードドライバもしくはワードドライバブロックのみ選択的に活性化させることで、消費電力を抑制することも可能となる。
【００１９】
また、論理積として出力信号を求めることにより、活性化されたアドレス信号のみが特定の期間内だけレベルが遷移するため、後段の２系統備えたアドレスラッチ回路の制御が容易となり、ラッチミスを防ぐことができるからである。
【００２０】
また、本発明にかかる半導体記憶装置は、２系統備えたアドレスラッチ回路のラッチの実行を制御する制御信号が、メモリセルブロックを決める特定のアドレスごとに分割されたアドレスラッチ回路に入力されていることが好ましい。ラッチ制御信号を特定のメモリセルブロックごとに入力できるよう配線することで、特に大容量のメモリ構成の場合には、ラッチ制御信号の負荷を低減でき、アドレスラッチの高速化に有効だからである。
【００２１】
また、本発明にかかる半導体記憶装置は、２系統備えたアドレスラッチ回路のラッチの実行を制御する制御信号に対して、メモリセルブロックの特定数ごとに、アドレスラッチ回路が配置されているロウデコーダブロック内にタイミング調整回路を有することが好ましい。特定のメモリセルブロックごとにタイミング調整回路を設けることによって、長いアドレスバスの干渉によるアドレス信号の遅延等によるロウデコーダ内のアドレスラッチ回路でのラッチミスを防ぐことができるからである。
【００２４】
また、本発明にかかる半導体記憶装置は、アドレスデコーダと２系統備えたアドレスラッチ回路の間に、第１のアドレス信号を外部クロック信号がハイ状態である期間のみラッチするラッチ回路を具備することが好ましい。特に動作周波数が高くなり、アドレスデータの確定時間（セットアップ時間＋ホールド時間）が短くなった場合において、ラッチ回路によって外部クロックのハイ状態である期間までアドレス信号を確定することができ、後段のアドレスラッチ回路におけるラッチミスを未然に防止することができるからである。
【００２５】
また、本発明にかかる半導体記憶装置は、ラッチ回路が、外部クロック信号がロー状態である期間には第１のアドレス信号をリセットする機能をさらに備えることが好ましい。ランダムサイクル時間の高速化、あるいはアドレス信号の不定期間において、アドレスバスを固定することができることから、消費電力を抑制することができるからである。
【００２６】
また、本発明にかかる半導体記憶装置は、アドレスデコーダにおいて、アドレスデコード信号が、前記制御信号（ ACTA 、 ACTB ）から生成される制御信号（ ACT ）との論理積として求められることが好ましい。外部コマンド要求がない場合に、アドレスバスを固定できることから、消費電力を抑制することができるからである
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態にかかる半導体記憶装置について、図面を参照しながら説明する。本実施の形態においては、２トランジスタ１キャパシタで構成されたメモリセルを持つＤＲＡＭ等の半導体記憶装置を想定して説明する。
【００３０】
（実施の形態１）
以下、本発明の実施の形態１にかかる半導体装置について、図面を参照しながら説明する。図１は、本発明の実施の形態１にかかる半導体記憶装置の主要構成を示すブロック図である。図２は、図１を実際のレイアウト構成に近い形で示したブロック図である。
【００３１】
図１においては、外部クロックに同期して動作する半導体記憶装置を示しており、１はアドレスバッファ７からの外部アドレスＥＸＴＡＤＤとリフレッシュカウンタ８からのリフレッシュアドレスＩＮＴＡＤＤの取り込みを切り替えるアドレス制御回路を、２は取り込んだロウアドレス信号をデコードするロウアドレスデコーダを、それぞれ示している。
【００３２】
また、３及び４は、ロウアドレスデコード信号ＰＤをそれぞれ２系統でインタリーブ動作させるために分周周期でラッチするためのＡポート用アドレスラッチ回路及びＢポート用アドレスラッチ回路を、それぞれ示している。
【００３３】
さらに、図１及び図２において、５は図１に示すロウアドレスデコーダ２やアドレスラッチ回路３及び４を制御するための制御回路を含む周辺回路を、６はアドレスラッチ回路３及び４と、２つのトランジスタと1つのキャパシタで構成されたメモリセルにおける当該２つのトランジスタを制御するためのＡポート用ワードドライバ及びＢポート用ワードドライバを含むロウデコーダブロックを、それぞれ示している。
【００３４】
また、９はコマンドバッファを、１０はコマンドをデコードするコマンドデコーダを、１１はコマンドをデコードするタイミングを制御する分周クロックを発生する分周クロック発生回路を、それぞれ示している。
【００３５】
以上のような構成における半導体記憶装置の、主としてロウアドレスデコード動作について、図１から３を参照しながら説明する。
【００３６】
図３において、まずサイクルＡにおいて、外部コマンドＲＥＡＤと外部アドレスＡ０が入力されたことで、アドレスＡ０のデータ読み出しが行われている。周知のとおり、２トランジスタ１キャパシタメモリセルを備えた半導体記憶装置では、内部回路を２ポート化し、インタリーブ動作させることで高速動作を実現している。このとき、内部２ポートを分周周期で制御する基準信号が、分周クロック発生回路１１で発生するＡＣＬＫ及びＢＣＬＫであり、サイクルＡにおいてはＡＣＬＫにより制御されている。
【００３７】
ＡＣＬＫとコマンドデコーダでデコードされた読み出しコマンドＲＥＡＤを制御する制御信号はＡＣＴＡであり、当該制御信号ＡＣＴＡがＡポート用アドレスラッチ回路２においてアドレスをラッチするための制御信号となる。
【００３８】
次に、外部パッドＡＤＤから取り込まれた外部アドレス信号Ａ０は、アドレスバッファ７でバッファリングされ、ロウアドレスデコーダ２で内部アドレスデコード信号ＰＤとなる。かかるアドレスデコード信号ＰＤは、活性化されている制御信号ＡＣＴＡによって、Ａポート用アドレスラッチ回路３で初めてラッチされ、アドレスデコード信号ＰＤＷＡとなる。そして、所望のＡポート用ワードドライバを活性化することによって、メモリセルからのデータの読み出しを行う。
【００３９】
また、Ａポート用アドレスラッチ回路３でラッチされたアドレスラッチ信号ＰＤＷＡは、サイクルＢまでの分周周期期間ラッチされる。当該アドレスラッチ信号ＰＤＷＡのラッチのリセットは、リセット信号ＣＬＲＡによって行われる。
【００４０】
次に、サイクルＢでは、外部コマンドＲＥＦと内部リフレッシュアドレスＩＮＴＡＤＤによって、リフレッシュ動作が行われる。このときの動作は、ＢＣＬＫを基準信号とする分周周期動作となり、以下はサイクルＡと同様の動作となる。すなわち、アドレスデコード信号ＰＤＷＢによって、所望のＢポート用ワードドライバを活性化することによって、メモリセルのリフレッシュを行うことになる。
【００４１】
サイクルＣ及びサイクルＤにおける書き込み動作ＷＲＩＴについても、それぞれＡＣＬＫ及びＢＣＬＫを基準とするインタリーブ動作によって、サイクルＡにおける読み出し動作と同様のワードドライバ活性化動作を行う。
【００４２】
以上のように、コマンド入力からメモリセルトランジスタの活性化までのロウアドレスデコード動作において、アドレスのラッチを、アドレスのデコードが行われるまでは行わない構成、すなわちアドレスラッチ回路３及び４をアドレスデコーダ２の後段に配置し、アドレスラッチ回路３及び４の制御信号が発生する前にアドレスのデコードを行うようにすることで、ラッチするための制御信号を発生している間にアドレスのセットアップ時間を利用してアドレスのデコードを行うことができることから、セットアップ時間分だけロウアドレスデコード動作を高速化することが可能となる。事実、０．１５μｍプロセスにおいて、この構成を用いることで、３０％程度のランダムアクセスの高速化が実現されている。
【００４３】
また、ロウアドレスデコード信号ＰＤが１系統であるために、ロウデコーダブロック６上のアドレスバス数を従来と比較して半減することができることから、レイアウト面積の削減にも有効である。
【００４４】
さらに、ロウアドレスデコーダ２自体も１個設けておけば済むことから、これら回路を制御する制御信号等も半減することができ、周辺回路５のレイアウト面積も大幅に縮小することが可能となる。
【００４５】
また、アドレス信号の経路としてロウデコーダブロック６上の配線において、特にメモリ容量が大きい場合には、配線長が長くなるために伝送負荷が重くなってしまう。しかしながら上述したような構成にすることで、ロウデコーダブロック６上のアドレスデコード信号ＰＤは、アドレスラッチ回路３又は４でラッチされれば、アドレスバスをプリチャージ状態とすることができる。したがって、負荷の重い信号線について高速に次のサイクル動作に移行させることができ、この手段によって、ランダムサイクル動作の高速化を実現することができる。
【００４６】
なお、図４は、図１に示すアドレスラッチ回路３又は４を構成する具体的な回路の例示図である。図４に示すように、外部コマンド信号ＣＭＤと外部クロック信号ＣＬＫの分周信号で合成された制御信号ＡＣＴが活性化されたとき、アドレスデコード信号ＰＤをラッチし、アドレスラッチ信号ＰＤＷが活性化される。また、アドレスのリセットは、リセット信号ＣＬＲによって行われる。
【００４７】
したがって、ラッチ制御信号ＡＣＴを、外部コマンド信号ＣＭＤと外部クロック信号ＣＬＫの分周信号で合成された制御信号とすることで、この回路以降に位置する回路の動作を正しく２ポートインタリーブ動作させることができる。
【００４８】
また、図５に示すように、ラッチ制御信号ＡＣＴと、例えばメモリセルブロックを示すアドレス等のアドレスデコード信号ＰＢＸ０あるいはＰＢＸ１との論理積として求まる制御信号ＡＣＴ０あるいはＡＣＴ１を用いて制御する構成を用いることも考えられる。このようにすることで、ラッチ制御信号を階層化することができるため、ラッチ制御信号の負荷を低減することができ、ロウアドレスデコード動作をより高速化することが可能となる。
【００４９】
また、ラッチ制御信号ＡＣＴを、特定のメモリセルブロック単位に接続されているアドレスラッチ回路ごとに入力するよう配線する構成も考えられる。このようにすることで、特にメモリセル容量が大きくなった場合において、ラッチ制御信号ＡＣＴの配線負荷及びアドレスラッチ回路のゲート負荷が増大するのに対して、同一配線を最適に分割することができることから、ロウアドレスデコード動作の高速化に有効な手段となる。
【００５０】
次に図６は、ラッチ制御信号ＡＣＴに対して、特定のメモリセルブロックごとにタイミング調整回路１２を設けた構成を示している。特に高速周波数動作においては、メモリセル容量が大きくなった半導体記憶装置では、ロウアドレス上を走るアドレスバスの干渉ノイズや配線負荷の問題でアドレス信号にスキューが生じる場合がある。これにより、アドレスラッチ回路３及び４のラッチ制御信号ＡＣＴＡ及びＡＣＴＢとのタイミングにズレが生じ、アドレスラッチ回路３及び４でアドレスを正しくラッチできないという問題が生じていた。図６に示すように、各メモリブロックに個別のタイミング調整回路１２を配置することによって、上述したようなラッチミスを防ぐことも可能となる。
【００５１】
なお、上述したそれぞれの構成を組み合わせることによって、より大きな効果がえられることは言うまでもない。
【００５２】
（実施の形態２）
以下、本発明の実施の形態２にかかる半導体装置について、図面を参照しながら説明する。図７は、本発明の実施の形態２にかかる半導体記憶装置の主要構成を示すブロック図である。図７において、１３はロウアドレスデコーダ２でデコードされたアドレスデコード信号ＰＤを外部クロック信号ＣＬＫに同期した信号でラッチするラッチ回路を示している。
【００５３】
以上のような構成を有する半導体記憶装置の、主としてロウアドレスデコード動作について、図７及び図８を参照しながら説明する。
【００５４】
図８において、サイクルＡでは、外部コマンドＲＥＡＤと外部アドレスＡ０が入力されたことで、アドレスＡ０のデータ読み出しが行われている。このとき、内部２ポートを分周周期で制御する基準信号は、分周クロック発生回路１１で発生するＡＣＬＫ及びＢＣＬＫであり、サイクルＡはＡＣＬＫによって制御されることになる。
【００５５】
ＡＣＬＫとコマンドデコーダでデコードされた読み出しコマンドＲＥＡＤを制御する制御信号はＡＣＴＡであり、当該制御信号ＡＣＴＡがＡポート用アドレスラッチ回路３においてアドレスをラッチするための制御信号となる。
【００５６】
次に、外部パッドＡＤＤから取り込まれた外部アドレス信号Ａ０は、アドレスバッファ７でバッファリングされ、ロウアドレスデコーダ２で内部アドレスデコード信号ＰＤとなる。かかるアドレスデコード信号ＰＤは、後段のラッチ回路１２においてラッチされる。このとき、ラッチ回路１２のアドレス保持期間を、外部クロックＣＬＫがハイ状態である期間としているため、アドレスラッチ信号ＰＤＬは外部クロックＣＬＫがハイ状態である期間の確定信号となっている。
【００５７】
以下、サイクルＢ、Ｃ、及びＤにおいても、同様のロウアドレスデコード動作が行われる。
【００５８】
一般に、特に高周波数動作の半導体記憶装置において、外部アドレスの確定時間（セットアップ＋ホールド時間）が短い場合や、メモリセル容量が大きいためにロウデコーダ上を配線されたアドレスデコード信号の負荷が重い場合、あるいは動作電源電圧が低い場合等に、アドレスデコード信号の波形の乱れが生じる。以上のように、ラッチ回路１２でアドレスデコード信号ＰＤを外部クロックＣＬＫがハイ状態である期間保持することによって、アドレスデコード信号の波形の乱れによって引き起こされるアドレスの確定時間の短縮、ひいてはアドレスラッチ回路３及び４におけるラッチミスを、アドレス確定時間を延ばすことで防ぐことが可能となる。
【００５９】
また、外部クロックＣＬＫに比べて、アドレス信号ＡＤＤはセットアップ時間分早くアドレスを確定するため、ラッチ回路１２をロウアドレスデコーダ１の後段に配置することによって、ロウアドレスデコーダ１でデコードされラッチ回路１２に伝送されるまでには十分時間があり、アドレスセット動作を律速せず、高速なロウアドレスデコード動作を可能としている。
【００６０】
なお、本実施の形態２においては外部クロック信号がハイ状態である期間としているが、アドレス確定時間を確保すれば足りることから、１周期間でも良いことは言うまでもない。
【００６１】
なお図９に、図７に示すラッチ回路１２を構成する具体的な回路の例示図を示す。図７に示すように、外部クロック信号ＣＬＫがハイ状態である期間はアドレスデコード信号ＰＤが保持されており、アドレスラッチ信号ＰＤＬとなり、外部クロック信号ＣＬＫがロー状態である期間においては、アドレスラッチ信号ＰＤＬもロー状態となる。すなわち、外部クロック信号ＣＬＫがハイ状態である期間をアドレス確定期間とし、外部クロック信号ＣＬＫがロー状態である期間がアドレス固定期間（ロウデータ）となる。
【００６２】
また、上述したようなアドレス確定時間を延ばすための有効な手段であるだけでなく、外部アドレスＡＤＤの不定期間のアドレス入力に対して、負荷の重いアドレスバスＰＤＬを固定できるため、ロウデコーダ上を配線された他の信号線への干渉等の影響を極力抑えることができ、さらにバス線の充放電の抑制による消費電力の削減にも有効である。さらに、アドレス不定期間のアドレスデータを固定することで、後段におけるアドレスラッチ回路の制御も容易に行うことが可能となる。
【００６３】
次に図１０に示すように、ロウアドレスデコーダ２において、外部コマンドをデコードしたコマンドデコード信号ＡＣＴとロウアドレス信号との論理積として出力するよう構成されたロウアドレスデコーダ１３に置換することも考えられる。
【００６４】
以上のように構成された半導体記憶装置について、以下、主にロウアドレスデコード動作について図１１を参照しながら説明する。
【００６５】
図１１において、サイクルＡでは、外部コマンドＲＥＡＤと外部アドレスＡ０が入力されたことで、アドレスＡ０のデータ読み出しが行われている。このとき、内部２ポートを分周周期で制御する基準信号が、分周クロック発生回路１１で発生するＡＣＬＫ及びＢＣＬＫであり、サイクルＡにおいてはＡＣＬＫにより制御されている。
【００６６】
ＡＣＬＫとコマンドデコーダでデコードされた読み出しコマンドＲＥＡＤを制御する制御信号はＡＣＴＡであり、当該制御信号ＡＣＴＡがＡポート用アドレスラッチ回路３においてアドレスをラッチするための制御信号となる。
【００６７】
次に、外部パッドＡＤＤから取り込まれた外部アドレス信号Ａ０は、アドレスバッファ７でバッファリングされ、ロウアドレスデコーダ１３でデコードされる。このとき、アドレス信号は、コマンドデコーダで発生された制御信号ＡＣＴＡとＡＣＴＢの論理和信号ＡＣＴと論理積として求められる。これによって、アドレス信号ＥＸＡＤＤ０がハイ状態であり、かつＥＸＴＡＤＤ０の確定期間と制御信号ＡＣＴの活性化期間の論理積として求まる期間だけ、アドレスデコード信号ＰＤはハイ状態へと活性化される。
【００６８】
次に、アドレスラッチ回路２で、制御信号ＡＣＴＡによってラッチされアドレスラッチ信号ＰＤＷＡとなり、所望のＡポートメモリセルトランジスタを活性化する。
【００６９】
以上のように本実施の形態２によれば、図９で説明した有効な手段と比較して、回路規模の大きいラッチ回路１２を配置せずに、アドレスデコード信号ＰＤをアドレス不定時間はロー状態に固定することができるため、レイアウト面積を縮小できる有効な手段である。また、外部コマンド入力がない場合にはアドレスデコード信号ＰＤのプリチャージをロー状態に固定することができるため、スタンバイ時の消費電力も抑えることが可能となる。
【００７０】
（実施の形態３）
以下、本発明の実施の形態３にかかる半導体装置について、図面を参照しながら説明する。図１２は、本発明の実施の形態３にかかる半導体記憶装置の主要構成を示すブロック図である。以下、主にロウアドレスデコード動作について図１３を参照しながら説明する。
【００７１】
図１３において、サイクルＡでは、外部コマンドＲＥＡＤと外部アドレスＡ０が入力されたことで、アドレスＡ０のデータ読み出しが行われている。このとき、内部２ポートを分周周期で制御する基準信号は、分周クロック発生回路１１で発生するＡＣＫ及びＢＣＫであり、サイクルＡではＡＣＫにより制御される。このＡＣＫ信号がアドレスラッチ回路２のラッチ制御信号となる。
【００７２】
次に、外部パッドＡＤＤから取り込まれた外部アドレス信号Ａ０はアドレスバッファ７でバッファリングされ、ロウアドレスデコーダ２においてデコードされる。このとき、アドレス信号は、コマンドデコーダで発生されたコマンドデコード信号ＡＣＴとの論理積として求められる。これによって、アドレス信号ＥＸＡＤＤ０がハイ状態であり、かつＥＸＴＡＤＤ０の確定期間とコマンドデコード信号ＡＣＴの活性化期間における両信号の論理積がハイ状態である期間だけ、アドレスデコード信号ＰＤはハイ状態へと活性化される。
【００７３】
次にアドレスラッチ回路３において、ＡＣＫ信号によってラッチされ、アドレスラッチ信号ＰＤＷＡとなり、所望のＡポートメモリセルトランジスタを活性化することになる。
【００７４】
以下、サイクルＣ及びＤにおいても同様のロウアドレスデコード動作が行われる。
【００７５】
以上のように、比較的タイミング遅延や干渉の影響が少ないためにタイミングが合わせ易い周辺回路内部において、コマンドデコード信号ＡＣＴとアドレス信号による制御によって、活性化するアドレスを確定させ、配線負荷や干渉ノイズの影響により信号伝達に遅延や歪みを受けやすいロウデコーダ内にあるアドレスラッチ回路３及び４におけるラッチ制御信号には、アドレス確定時間を包含できる外部クロックの分周信号ＡＣＫ及びＢＣＫの２系統に振り分けるためだけの信号を使用することで、ラッチタイミングに余裕ができ、よりラッチミスの少ない回路にすることが可能となる。
【００７６】
また、実施の形態１及び２と比較しても、制御信号ＡＣＴＡ及びＡＣＴＢの発生が不要である等の点において、回路動作の簡略化及びレイアウト面積の縮小化を図ることが可能となる。
【００７７】
【発明の効果】
以上のように本発明にかかる半導体記憶装置によれば、２つのトランジスタと1つのキャパシタで構成されたメモリセルを有し、２つのトランジスタをインタリーブ動作で２ポートアクセスすることで高速ランダム動作を実現する半導体記憶装置において、入力アドレスをラッチするまでにアドレスのデコードを行い、かつアドレスをラッチする段階で２ポートに分周することによって、ランダムアクセス動作を高速化し、またレイアウト面積の削減、消費電力の抑制を図ることが可能となる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１にかかる半導体記憶装置の主要構成を示すブロック図
【図２】 本発明の実施の形態１にかかる半導体記憶装置の主要構成を示すブロック図
【図３】 本発明の実施の形態１にかかる半導体記憶装置の主要構成を示すタイミングチャート
【図４】 本発明の実施の形態１にかかる半導体記憶装置における回路ブロック図
【図５】 本発明の実施の形態１にかかる半導体記憶装置のブロック図
【図６】 本発明の実施の形態１にかかる半導体記憶装置のブロック図
【図７】 本発明の実施の形態２にかかる半導体記憶装置の主要構成を示すブロック図
【図８】 本発明の実施の形態２にかかる半導体記憶装置の主要構成を示すタイミングチャート
【図９】 本発明の実施の形態２にかかる半導体記憶装置における回路ブロック図
【図１０】 本発明の実施の形態２にかかる半導体記憶装置の主要構成を示すブロック図
【図１１】 本発明の実施の形態２にかかる半導体記憶装置の主要構成を示すタイミングチャート
【図１２】 本発明の実施の形態３にかかる半導体記憶装置の主要構成を示すブロック図
【図１３】 本発明の実施の形態３にかかる半導体記憶装置の主要構成を示すタイミングチャート
【図１４】 従来の半導体記憶装置の主要構成を示すブロック図
【図１５】 従来の半導体記憶装置の主要構成を示すタイミングチャート
【符号の説明】
１ アドレス制御回路
２、１４、１５、２０、２１ ロウアドレスデコーダ
３、１６ Ａポート用アドレスラッチ回路
４、１７ Ｂポート用アドレスラッチ回路
５、１８ 周辺回路
６、１９ ロウデコーダブロック
７ アドレスバッファ
８ リフレッシュカウンタ
９ コマンドバッファ
１０ コマンドデコーダ
１１ 分周クロック発生回路
１２ ロウアドレスラッチ回路
１３ ラッチ回路
【発明の属する技術分野】
本発明は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）等に代表される半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、半導体記憶装置、特に２つのトランジスタと１つのキャパシタで構成されたメモリセルを有し、当該２つのトランジスタをインタリーブ動作で２ポートアクセスすることで高速ランダム動作を実現しているＤＲＡＭ（ダイナミックランダムアクセスメモリ）においては、アドレスのデコードが、アドレス信号をラッチするアドレスラッチ回路とアドレスをデコードするアドレスデコード回路アドレス信号を２ポートに分周する回路、及びそれらを制御する制御信号によって行われている。かかる構成であることによって、ランダムアクセスを高速化できないという欠点を有していた。以下、従来の半導体記憶装置について詳細に説明する。
【０００３】
図１４は、従来の半導体記憶装置の主要構成を示すブロック図である。図１４において、１６及び１７は、外部アドレスＥＸＴＡＤＤとリフレッシュアドレスＩＮＴＡＤＤの取り込みを切り替えるアドレス制御回路と、取り込んだアドレス信号をラッチするアドレスラッチ回路とで構成された、それぞれＡポート用アドレスラッチ回路及びＢポート用アドレスラッチ回路を示している。
【０００４】
また、１８は当該アドレスラッチ回路１６及び１７を制御する信号を発生する回路等を含む周辺回路を、１９はメモリセルにアクセスするための２つのトランジスタを制御するＡポート用ワードドライバ及びＢポート用ワードドライバを含むロウデコーダブロックを、それぞれ示している。
【０００５】
また、９はコマンドバッファを、１０はコマンドをデコードするコマンドデコーダを、１１はコマンドをデコードするタイミングを制御する分周クロックを発生する分周クロック発生回路を、それぞれ示している。
【０００６】
以上のように構成された半導体記憶装置におけるアドレスデコード動作について、図１５に示すタイミングチャートを用いて説明する。
【０００７】
図１５において、まずサイクルＡにおいて、外部アクセスとして読み出し動作（コマンドＲＥＡＤ）があった場合、外部入力ＡＤＤから入力されたアドレス信号Ａ０は、アドレスバッファ７内のラッチ回路で外部クロック信号ＣＬＫに同期してラッチされ、内部アドレス信号ＥＸＴＡＤＤ０としてＡポート用アドレスラッチ回路１６に転送される。その間、外部入力ＣＭＤから入力されたコマンドＲＥＡＤは、コマンドバッファ９で外部クロック信号ＣＬＫに同期してラッチされた後、コマンドデコーダ１０で内部信号にデコードされる。
【０００８】
そして、デコードされたコマンド信号と、外部クロックＣＬＫから分周クロック発生回路１１で発生された分周クロック信号ＡＣＬＫ／ＢＣＬＫによって、分周されたコマンド制御信号ＡＣＴＡ／ＡＣＴＢが生成される。この制御信号ＡＣＴＡ／ＡＣＴＢによって、内部アドレス信号ＥＸＴＡＤＤ０は、Ａポート用アドレスラッチ回路１６においてＡポート用アドレス信号ＰＤＡに分周され、ロウアドレスデコーダ２０へと転送される。
【０００９】
その後、アドレス信号ＰＤＡは、ロウアドレスデコーダ２０においてアドレスデコード信号ＰＤＤＡとなり、所望のＡポート用ワードドライバ２２をデコードし、所望のメモリセルキャパシタへアクセスするために、Ａポート用メモリセルトランジスタを活性化することになる。
【００１０】
次に、サイクルＡのアドレスのリセットを行う。具体的には、アドレスバッファ７及びＡポート用アドレスラッチ回路１６を分周周期後リセットすることによって、アドレス信号ＰＤＡ及びアドレスデコード信号ＰＤＤＡがリセットされ、Ａポート用ワードドライバ２２がリセットされる。
【００１１】
【発明が解決しようとする課題】
しかしながら、上述したような構成においては、アドレス信号のセット時に、まずアドレスバッファ７を用いて、外部クロック信号ＣＬＫによってアドレス信号をラッチすることになる。また、外部クロックＣＬＫより遅く起動する制御信号ＡＣＴＡ／ＡＣＴＢによって、アドレス信号ＥＸＴＡＤＤを一方の系統のラッチ回路に振り分けてラッチし、その後デコードするという構成になっていることから、アドレス信号をセットするまでの時間が長く、ランダムアクセスをこれ以上高速化できないという問題点があった。
【００１２】
また、Ａポート用アドレスラッチ回路１６及びＢポート用アドレスラッチ回路１７以降、アドレス信号が２系統になっていることから、それ以降の回路についても２セット必要となる。したがって、回路面積の増大やロウデコーダ上を配線されるアドレスバスの増大という問題点も生じていた。
【００１３】
さらに、アドレス信号のリセットは、Ａポート用アドレスラッチ回路１６又はＢポート用アドレスラッチ回路１７がリセットされた後、ロウアドレスデコーダ２０及び２１がリセットされ、ワードドライバ２２及び２３がリセットされるようになっていることから、特にロウアドレスデコーダ上に配線された長いアドレスデコード信号ＰＤＤＡ／ＰＤＤＢについてはプリチャージに時間がかかってしまい、ランダムサイクルを速くすることができないという問題点もあった。
【００１４】
本発明は、上記問題点を解決するために、高速なランダムアクセスを実現しつつ、かつ小面積化を実現することができる半導体記憶装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記目的を達成するために本発明にかかる半導体記憶装置は、２トランジスタ１キャパシタで構成されたメモリセルと、１つのメモリセルの読み書きを制御する２つのワード線をそれぞれ交互に制御するために２系統備えたワードドライバと、２系統備えたワードドライバを選択する第１のアドレス信号をラッチするために２系統備えたワードドライバの前段にそれぞれ設けられた２系統備えたアドレスラッチ回路と、第２のアドレス信号をデコードして第１のアドレス信号を生成するためのアドレスデコーダを１系統具備し、かつアドレスデコーダが２系統備えたアドレスラッチ回路の双方に対して第１のアドレス信号を供給し、２系統備えた前記アドレスラッチ回路が、前記メモリセルに対して一定の間隔で配置された前記２系統備えたワードドライバが配置されているロウデコーダブロック内に配置され、２系統備えた前記アドレスラッチ回路のラッチの実行を制御する制御信号が、外部コマンドを実行するための内部信号、および、外部クロック信号から分周され、かつ１系統ずつ交互に制御する制御信号（ ACLK 、 BCLK ）から生成される制御信号（ ACTA 、 ACTB ）と、前記メモリセルアレイの複数のメモリセルブロックを示すアドレスをデコードした特定のアドレスデコード信号（ PD ）との論理積として求められることを特徴とする。
【００１６】
かかる構成により、アドレス信号のラッチが、外部入力され、デコードされるまで行われないことになる。すなわち、ラッチするための制御信号を内部で発生している間に、アドレスのセットアップ時間を使ってデコードをしていることになるから、全体として、アドレスセット時間の短縮を実現することが可能となる。
【００１７】
また、アドレスデコーダを1系統にして、後段のアドレスラッチ回路で２系統に分周することで、アドレスデコーダの数やアドレスバスの数を半減することができ、レイアウト面積を大幅に縮小することができる。
【００１８】
また、アドレスラッチ回路をワードドライバが配置されているロウデコーダ内に配置することによって、ロウデコーダ上を配線された、長いアドレスバス数を半減することができるので、レイアウト面積の縮小を図ることができるからである。さらに、アドレスラッチ回路をロウデコーダ内に配置し、かつアドレスラッチ回路を制御するラッチ制御信号を、活性化されるワードドライバもしくはワードドライバブロックのみ選択的に活性化させることで、消費電力を抑制することも可能となる。
【００１９】
また、論理積として出力信号を求めることにより、活性化されたアドレス信号のみが特定の期間内だけレベルが遷移するため、後段の２系統備えたアドレスラッチ回路の制御が容易となり、ラッチミスを防ぐことができるからである。
【００２０】
また、本発明にかかる半導体記憶装置は、２系統備えたアドレスラッチ回路のラッチの実行を制御する制御信号が、メモリセルブロックを決める特定のアドレスごとに分割されたアドレスラッチ回路に入力されていることが好ましい。ラッチ制御信号を特定のメモリセルブロックごとに入力できるよう配線することで、特に大容量のメモリ構成の場合には、ラッチ制御信号の負荷を低減でき、アドレスラッチの高速化に有効だからである。
【００２１】
また、本発明にかかる半導体記憶装置は、２系統備えたアドレスラッチ回路のラッチの実行を制御する制御信号に対して、メモリセルブロックの特定数ごとに、アドレスラッチ回路が配置されているロウデコーダブロック内にタイミング調整回路を有することが好ましい。特定のメモリセルブロックごとにタイミング調整回路を設けることによって、長いアドレスバスの干渉によるアドレス信号の遅延等によるロウデコーダ内のアドレスラッチ回路でのラッチミスを防ぐことができるからである。
【００２４】
また、本発明にかかる半導体記憶装置は、アドレスデコーダと２系統備えたアドレスラッチ回路の間に、第１のアドレス信号を外部クロック信号がハイ状態である期間のみラッチするラッチ回路を具備することが好ましい。特に動作周波数が高くなり、アドレスデータの確定時間（セットアップ時間＋ホールド時間）が短くなった場合において、ラッチ回路によって外部クロックのハイ状態である期間までアドレス信号を確定することができ、後段のアドレスラッチ回路におけるラッチミスを未然に防止することができるからである。
【００２５】
また、本発明にかかる半導体記憶装置は、ラッチ回路が、外部クロック信号がロー状態である期間には第１のアドレス信号をリセットする機能をさらに備えることが好ましい。ランダムサイクル時間の高速化、あるいはアドレス信号の不定期間において、アドレスバスを固定することができることから、消費電力を抑制することができるからである。
【００２６】
また、本発明にかかる半導体記憶装置は、アドレスデコーダにおいて、アドレスデコード信号が、前記制御信号（ ACTA 、 ACTB ）から生成される制御信号（ ACT ）との論理積として求められることが好ましい。外部コマンド要求がない場合に、アドレスバスを固定できることから、消費電力を抑制することができるからである
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態にかかる半導体記憶装置について、図面を参照しながら説明する。本実施の形態においては、２トランジスタ１キャパシタで構成されたメモリセルを持つＤＲＡＭ等の半導体記憶装置を想定して説明する。
【００３０】
（実施の形態１）
以下、本発明の実施の形態１にかかる半導体装置について、図面を参照しながら説明する。図１は、本発明の実施の形態１にかかる半導体記憶装置の主要構成を示すブロック図である。図２は、図１を実際のレイアウト構成に近い形で示したブロック図である。
【００３１】
図１においては、外部クロックに同期して動作する半導体記憶装置を示しており、１はアドレスバッファ７からの外部アドレスＥＸＴＡＤＤとリフレッシュカウンタ８からのリフレッシュアドレスＩＮＴＡＤＤの取り込みを切り替えるアドレス制御回路を、２は取り込んだロウアドレス信号をデコードするロウアドレスデコーダを、それぞれ示している。
【００３２】
また、３及び４は、ロウアドレスデコード信号ＰＤをそれぞれ２系統でインタリーブ動作させるために分周周期でラッチするためのＡポート用アドレスラッチ回路及びＢポート用アドレスラッチ回路を、それぞれ示している。
【００３３】
さらに、図１及び図２において、５は図１に示すロウアドレスデコーダ２やアドレスラッチ回路３及び４を制御するための制御回路を含む周辺回路を、６はアドレスラッチ回路３及び４と、２つのトランジスタと1つのキャパシタで構成されたメモリセルにおける当該２つのトランジスタを制御するためのＡポート用ワードドライバ及びＢポート用ワードドライバを含むロウデコーダブロックを、それぞれ示している。
【００３４】
また、９はコマンドバッファを、１０はコマンドをデコードするコマンドデコーダを、１１はコマンドをデコードするタイミングを制御する分周クロックを発生する分周クロック発生回路を、それぞれ示している。
【００３５】
以上のような構成における半導体記憶装置の、主としてロウアドレスデコード動作について、図１から３を参照しながら説明する。
【００３６】
図３において、まずサイクルＡにおいて、外部コマンドＲＥＡＤと外部アドレスＡ０が入力されたことで、アドレスＡ０のデータ読み出しが行われている。周知のとおり、２トランジスタ１キャパシタメモリセルを備えた半導体記憶装置では、内部回路を２ポート化し、インタリーブ動作させることで高速動作を実現している。このとき、内部２ポートを分周周期で制御する基準信号が、分周クロック発生回路１１で発生するＡＣＬＫ及びＢＣＬＫであり、サイクルＡにおいてはＡＣＬＫにより制御されている。
【００３７】
ＡＣＬＫとコマンドデコーダでデコードされた読み出しコマンドＲＥＡＤを制御する制御信号はＡＣＴＡであり、当該制御信号ＡＣＴＡがＡポート用アドレスラッチ回路２においてアドレスをラッチするための制御信号となる。
【００３８】
次に、外部パッドＡＤＤから取り込まれた外部アドレス信号Ａ０は、アドレスバッファ７でバッファリングされ、ロウアドレスデコーダ２で内部アドレスデコード信号ＰＤとなる。かかるアドレスデコード信号ＰＤは、活性化されている制御信号ＡＣＴＡによって、Ａポート用アドレスラッチ回路３で初めてラッチされ、アドレスデコード信号ＰＤＷＡとなる。そして、所望のＡポート用ワードドライバを活性化することによって、メモリセルからのデータの読み出しを行う。
【００３９】
また、Ａポート用アドレスラッチ回路３でラッチされたアドレスラッチ信号ＰＤＷＡは、サイクルＢまでの分周周期期間ラッチされる。当該アドレスラッチ信号ＰＤＷＡのラッチのリセットは、リセット信号ＣＬＲＡによって行われる。
【００４０】
次に、サイクルＢでは、外部コマンドＲＥＦと内部リフレッシュアドレスＩＮＴＡＤＤによって、リフレッシュ動作が行われる。このときの動作は、ＢＣＬＫを基準信号とする分周周期動作となり、以下はサイクルＡと同様の動作となる。すなわち、アドレスデコード信号ＰＤＷＢによって、所望のＢポート用ワードドライバを活性化することによって、メモリセルのリフレッシュを行うことになる。
【００４１】
サイクルＣ及びサイクルＤにおける書き込み動作ＷＲＩＴについても、それぞれＡＣＬＫ及びＢＣＬＫを基準とするインタリーブ動作によって、サイクルＡにおける読み出し動作と同様のワードドライバ活性化動作を行う。
【００４２】
以上のように、コマンド入力からメモリセルトランジスタの活性化までのロウアドレスデコード動作において、アドレスのラッチを、アドレスのデコードが行われるまでは行わない構成、すなわちアドレスラッチ回路３及び４をアドレスデコーダ２の後段に配置し、アドレスラッチ回路３及び４の制御信号が発生する前にアドレスのデコードを行うようにすることで、ラッチするための制御信号を発生している間にアドレスのセットアップ時間を利用してアドレスのデコードを行うことができることから、セットアップ時間分だけロウアドレスデコード動作を高速化することが可能となる。事実、０．１５μｍプロセスにおいて、この構成を用いることで、３０％程度のランダムアクセスの高速化が実現されている。
【００４３】
また、ロウアドレスデコード信号ＰＤが１系統であるために、ロウデコーダブロック６上のアドレスバス数を従来と比較して半減することができることから、レイアウト面積の削減にも有効である。
【００４４】
さらに、ロウアドレスデコーダ２自体も１個設けておけば済むことから、これら回路を制御する制御信号等も半減することができ、周辺回路５のレイアウト面積も大幅に縮小することが可能となる。
【００４５】
また、アドレス信号の経路としてロウデコーダブロック６上の配線において、特にメモリ容量が大きい場合には、配線長が長くなるために伝送負荷が重くなってしまう。しかしながら上述したような構成にすることで、ロウデコーダブロック６上のアドレスデコード信号ＰＤは、アドレスラッチ回路３又は４でラッチされれば、アドレスバスをプリチャージ状態とすることができる。したがって、負荷の重い信号線について高速に次のサイクル動作に移行させることができ、この手段によって、ランダムサイクル動作の高速化を実現することができる。
【００４６】
なお、図４は、図１に示すアドレスラッチ回路３又は４を構成する具体的な回路の例示図である。図４に示すように、外部コマンド信号ＣＭＤと外部クロック信号ＣＬＫの分周信号で合成された制御信号ＡＣＴが活性化されたとき、アドレスデコード信号ＰＤをラッチし、アドレスラッチ信号ＰＤＷが活性化される。また、アドレスのリセットは、リセット信号ＣＬＲによって行われる。
【００４７】
したがって、ラッチ制御信号ＡＣＴを、外部コマンド信号ＣＭＤと外部クロック信号ＣＬＫの分周信号で合成された制御信号とすることで、この回路以降に位置する回路の動作を正しく２ポートインタリーブ動作させることができる。
【００４８】
また、図５に示すように、ラッチ制御信号ＡＣＴと、例えばメモリセルブロックを示すアドレス等のアドレスデコード信号ＰＢＸ０あるいはＰＢＸ１との論理積として求まる制御信号ＡＣＴ０あるいはＡＣＴ１を用いて制御する構成を用いることも考えられる。このようにすることで、ラッチ制御信号を階層化することができるため、ラッチ制御信号の負荷を低減することができ、ロウアドレスデコード動作をより高速化することが可能となる。
【００４９】
また、ラッチ制御信号ＡＣＴを、特定のメモリセルブロック単位に接続されているアドレスラッチ回路ごとに入力するよう配線する構成も考えられる。このようにすることで、特にメモリセル容量が大きくなった場合において、ラッチ制御信号ＡＣＴの配線負荷及びアドレスラッチ回路のゲート負荷が増大するのに対して、同一配線を最適に分割することができることから、ロウアドレスデコード動作の高速化に有効な手段となる。
【００５０】
次に図６は、ラッチ制御信号ＡＣＴに対して、特定のメモリセルブロックごとにタイミング調整回路１２を設けた構成を示している。特に高速周波数動作においては、メモリセル容量が大きくなった半導体記憶装置では、ロウアドレス上を走るアドレスバスの干渉ノイズや配線負荷の問題でアドレス信号にスキューが生じる場合がある。これにより、アドレスラッチ回路３及び４のラッチ制御信号ＡＣＴＡ及びＡＣＴＢとのタイミングにズレが生じ、アドレスラッチ回路３及び４でアドレスを正しくラッチできないという問題が生じていた。図６に示すように、各メモリブロックに個別のタイミング調整回路１２を配置することによって、上述したようなラッチミスを防ぐことも可能となる。
【００５１】
なお、上述したそれぞれの構成を組み合わせることによって、より大きな効果がえられることは言うまでもない。
【００５２】
（実施の形態２）
以下、本発明の実施の形態２にかかる半導体装置について、図面を参照しながら説明する。図７は、本発明の実施の形態２にかかる半導体記憶装置の主要構成を示すブロック図である。図７において、１３はロウアドレスデコーダ２でデコードされたアドレスデコード信号ＰＤを外部クロック信号ＣＬＫに同期した信号でラッチするラッチ回路を示している。
【００５３】
以上のような構成を有する半導体記憶装置の、主としてロウアドレスデコード動作について、図７及び図８を参照しながら説明する。
【００５４】
図８において、サイクルＡでは、外部コマンドＲＥＡＤと外部アドレスＡ０が入力されたことで、アドレスＡ０のデータ読み出しが行われている。このとき、内部２ポートを分周周期で制御する基準信号は、分周クロック発生回路１１で発生するＡＣＬＫ及びＢＣＬＫであり、サイクルＡはＡＣＬＫによって制御されることになる。
【００５５】
ＡＣＬＫとコマンドデコーダでデコードされた読み出しコマンドＲＥＡＤを制御する制御信号はＡＣＴＡであり、当該制御信号ＡＣＴＡがＡポート用アドレスラッチ回路３においてアドレスをラッチするための制御信号となる。
【００５６】
次に、外部パッドＡＤＤから取り込まれた外部アドレス信号Ａ０は、アドレスバッファ７でバッファリングされ、ロウアドレスデコーダ２で内部アドレスデコード信号ＰＤとなる。かかるアドレスデコード信号ＰＤは、後段のラッチ回路１２においてラッチされる。このとき、ラッチ回路１２のアドレス保持期間を、外部クロックＣＬＫがハイ状態である期間としているため、アドレスラッチ信号ＰＤＬは外部クロックＣＬＫがハイ状態である期間の確定信号となっている。
【００５７】
以下、サイクルＢ、Ｃ、及びＤにおいても、同様のロウアドレスデコード動作が行われる。
【００５８】
一般に、特に高周波数動作の半導体記憶装置において、外部アドレスの確定時間（セットアップ＋ホールド時間）が短い場合や、メモリセル容量が大きいためにロウデコーダ上を配線されたアドレスデコード信号の負荷が重い場合、あるいは動作電源電圧が低い場合等に、アドレスデコード信号の波形の乱れが生じる。以上のように、ラッチ回路１２でアドレスデコード信号ＰＤを外部クロックＣＬＫがハイ状態である期間保持することによって、アドレスデコード信号の波形の乱れによって引き起こされるアドレスの確定時間の短縮、ひいてはアドレスラッチ回路３及び４におけるラッチミスを、アドレス確定時間を延ばすことで防ぐことが可能となる。
【００５９】
また、外部クロックＣＬＫに比べて、アドレス信号ＡＤＤはセットアップ時間分早くアドレスを確定するため、ラッチ回路１２をロウアドレスデコーダ１の後段に配置することによって、ロウアドレスデコーダ１でデコードされラッチ回路１２に伝送されるまでには十分時間があり、アドレスセット動作を律速せず、高速なロウアドレスデコード動作を可能としている。
【００６０】
なお、本実施の形態２においては外部クロック信号がハイ状態である期間としているが、アドレス確定時間を確保すれば足りることから、１周期間でも良いことは言うまでもない。
【００６１】
なお図９に、図７に示すラッチ回路１２を構成する具体的な回路の例示図を示す。図７に示すように、外部クロック信号ＣＬＫがハイ状態である期間はアドレスデコード信号ＰＤが保持されており、アドレスラッチ信号ＰＤＬとなり、外部クロック信号ＣＬＫがロー状態である期間においては、アドレスラッチ信号ＰＤＬもロー状態となる。すなわち、外部クロック信号ＣＬＫがハイ状態である期間をアドレス確定期間とし、外部クロック信号ＣＬＫがロー状態である期間がアドレス固定期間（ロウデータ）となる。
【００６２】
また、上述したようなアドレス確定時間を延ばすための有効な手段であるだけでなく、外部アドレスＡＤＤの不定期間のアドレス入力に対して、負荷の重いアドレスバスＰＤＬを固定できるため、ロウデコーダ上を配線された他の信号線への干渉等の影響を極力抑えることができ、さらにバス線の充放電の抑制による消費電力の削減にも有効である。さらに、アドレス不定期間のアドレスデータを固定することで、後段におけるアドレスラッチ回路の制御も容易に行うことが可能となる。
【００６３】
次に図１０に示すように、ロウアドレスデコーダ２において、外部コマンドをデコードしたコマンドデコード信号ＡＣＴとロウアドレス信号との論理積として出力するよう構成されたロウアドレスデコーダ１３に置換することも考えられる。
【００６４】
以上のように構成された半導体記憶装置について、以下、主にロウアドレスデコード動作について図１１を参照しながら説明する。
【００６５】
図１１において、サイクルＡでは、外部コマンドＲＥＡＤと外部アドレスＡ０が入力されたことで、アドレスＡ０のデータ読み出しが行われている。このとき、内部２ポートを分周周期で制御する基準信号が、分周クロック発生回路１１で発生するＡＣＬＫ及びＢＣＬＫであり、サイクルＡにおいてはＡＣＬＫにより制御されている。
【００６６】
ＡＣＬＫとコマンドデコーダでデコードされた読み出しコマンドＲＥＡＤを制御する制御信号はＡＣＴＡであり、当該制御信号ＡＣＴＡがＡポート用アドレスラッチ回路３においてアドレスをラッチするための制御信号となる。
【００６７】
次に、外部パッドＡＤＤから取り込まれた外部アドレス信号Ａ０は、アドレスバッファ７でバッファリングされ、ロウアドレスデコーダ１３でデコードされる。このとき、アドレス信号は、コマンドデコーダで発生された制御信号ＡＣＴＡとＡＣＴＢの論理和信号ＡＣＴと論理積として求められる。これによって、アドレス信号ＥＸＡＤＤ０がハイ状態であり、かつＥＸＴＡＤＤ０の確定期間と制御信号ＡＣＴの活性化期間の論理積として求まる期間だけ、アドレスデコード信号ＰＤはハイ状態へと活性化される。
【００６８】
次に、アドレスラッチ回路２で、制御信号ＡＣＴＡによってラッチされアドレスラッチ信号ＰＤＷＡとなり、所望のＡポートメモリセルトランジスタを活性化する。
【００６９】
以上のように本実施の形態２によれば、図９で説明した有効な手段と比較して、回路規模の大きいラッチ回路１２を配置せずに、アドレスデコード信号ＰＤをアドレス不定時間はロー状態に固定することができるため、レイアウト面積を縮小できる有効な手段である。また、外部コマンド入力がない場合にはアドレスデコード信号ＰＤのプリチャージをロー状態に固定することができるため、スタンバイ時の消費電力も抑えることが可能となる。
【００７０】
（実施の形態３）
以下、本発明の実施の形態３にかかる半導体装置について、図面を参照しながら説明する。図１２は、本発明の実施の形態３にかかる半導体記憶装置の主要構成を示すブロック図である。以下、主にロウアドレスデコード動作について図１３を参照しながら説明する。
【００７１】
図１３において、サイクルＡでは、外部コマンドＲＥＡＤと外部アドレスＡ０が入力されたことで、アドレスＡ０のデータ読み出しが行われている。このとき、内部２ポートを分周周期で制御する基準信号は、分周クロック発生回路１１で発生するＡＣＫ及びＢＣＫであり、サイクルＡではＡＣＫにより制御される。このＡＣＫ信号がアドレスラッチ回路２のラッチ制御信号となる。
【００７２】
次に、外部パッドＡＤＤから取り込まれた外部アドレス信号Ａ０はアドレスバッファ７でバッファリングされ、ロウアドレスデコーダ２においてデコードされる。このとき、アドレス信号は、コマンドデコーダで発生されたコマンドデコード信号ＡＣＴとの論理積として求められる。これによって、アドレス信号ＥＸＡＤＤ０がハイ状態であり、かつＥＸＴＡＤＤ０の確定期間とコマンドデコード信号ＡＣＴの活性化期間における両信号の論理積がハイ状態である期間だけ、アドレスデコード信号ＰＤはハイ状態へと活性化される。
【００７３】
次にアドレスラッチ回路３において、ＡＣＫ信号によってラッチされ、アドレスラッチ信号ＰＤＷＡとなり、所望のＡポートメモリセルトランジスタを活性化することになる。
【００７４】
以下、サイクルＣ及びＤにおいても同様のロウアドレスデコード動作が行われる。
【００７５】
以上のように、比較的タイミング遅延や干渉の影響が少ないためにタイミングが合わせ易い周辺回路内部において、コマンドデコード信号ＡＣＴとアドレス信号による制御によって、活性化するアドレスを確定させ、配線負荷や干渉ノイズの影響により信号伝達に遅延や歪みを受けやすいロウデコーダ内にあるアドレスラッチ回路３及び４におけるラッチ制御信号には、アドレス確定時間を包含できる外部クロックの分周信号ＡＣＫ及びＢＣＫの２系統に振り分けるためだけの信号を使用することで、ラッチタイミングに余裕ができ、よりラッチミスの少ない回路にすることが可能となる。
【００７６】
また、実施の形態１及び２と比較しても、制御信号ＡＣＴＡ及びＡＣＴＢの発生が不要である等の点において、回路動作の簡略化及びレイアウト面積の縮小化を図ることが可能となる。
【００７７】
【発明の効果】
以上のように本発明にかかる半導体記憶装置によれば、２つのトランジスタと1つのキャパシタで構成されたメモリセルを有し、２つのトランジスタをインタリーブ動作で２ポートアクセスすることで高速ランダム動作を実現する半導体記憶装置において、入力アドレスをラッチするまでにアドレスのデコードを行い、かつアドレスをラッチする段階で２ポートに分周することによって、ランダムアクセス動作を高速化し、またレイアウト面積の削減、消費電力の抑制を図ることが可能となる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１にかかる半導体記憶装置の主要構成を示すブロック図
【図２】 本発明の実施の形態１にかかる半導体記憶装置の主要構成を示すブロック図
【図３】 本発明の実施の形態１にかかる半導体記憶装置の主要構成を示すタイミングチャート
【図４】 本発明の実施の形態１にかかる半導体記憶装置における回路ブロック図
【図５】 本発明の実施の形態１にかかる半導体記憶装置のブロック図
【図６】 本発明の実施の形態１にかかる半導体記憶装置のブロック図
【図７】 本発明の実施の形態２にかかる半導体記憶装置の主要構成を示すブロック図
【図８】 本発明の実施の形態２にかかる半導体記憶装置の主要構成を示すタイミングチャート
【図９】 本発明の実施の形態２にかかる半導体記憶装置における回路ブロック図
【図１０】 本発明の実施の形態２にかかる半導体記憶装置の主要構成を示すブロック図
【図１１】 本発明の実施の形態２にかかる半導体記憶装置の主要構成を示すタイミングチャート
【図１２】 本発明の実施の形態３にかかる半導体記憶装置の主要構成を示すブロック図
【図１３】 本発明の実施の形態３にかかる半導体記憶装置の主要構成を示すタイミングチャート
【図１４】 従来の半導体記憶装置の主要構成を示すブロック図
【図１５】 従来の半導体記憶装置の主要構成を示すタイミングチャート
【符号の説明】
１ アドレス制御回路
２、１４、１５、２０、２１ ロウアドレスデコーダ
３、１６ Ａポート用アドレスラッチ回路
４、１７ Ｂポート用アドレスラッチ回路
５、１８ 周辺回路
６、１９ ロウデコーダブロック
７ アドレスバッファ
８ リフレッシュカウンタ
９ コマンドバッファ
１０ コマンドデコーダ
１１ 分周クロック発生回路
１２ ロウアドレスラッチ回路
１３ ラッチ回路
Claims (6)
- ２トランジスタ１キャパシタで構成されたメモリセルと、
１つの前記メモリセルの読み書きを制御する２つのワード線をそれぞれ交互に制御するために２系統備えたワードドライバと、
２系統備えた前記ワードドライバを選択する第１のアドレス信号をラッチするために２系統備えた前記ワードドライバの前段にそれぞれ設けられた２系統備えたアドレスラッチ回路と、
第２のアドレス信号をデコードして前記第１のアドレス信号を生成するためのアドレスデコーダを１系統具備し、かつ前記アドレスデコーダが２系統備えた前記アドレスラッチ回路の双方に対して前記第１のアドレス信号を供給し、
２系統備えた前記アドレスラッチ回路が、前記メモリセルに対して一定の間隔で配置された前記２系統備えたワードドライバが配置されているロウデコーダブロック内に配置され、
２系統備えた前記アドレスラッチ回路のラッチの実行を制御する制御信号が、外部コマンドを実行するための内部信号、および、外部クロック信号から分周され、かつ１系統ずつ交互に制御する制御信号（ ACLK 、 BCLK ）とから生成される制御信号（ ACTA 、 ACTB ）と、前記メモリセルアレイの複数のメモリセルブロックを示すアドレスをデコードした特定のアドレスデコード信号（ PD ）との論理積として求められることを特徴とする半導体記憶装置。 - ２系統備えた前記アドレスラッチ回路のラッチの実行を制御する制御信号が、メモリセルブロックを決める特定のアドレスごとに分割された前記アドレスラッチ回路に入力されている請求項１に記載の半導体記憶装置。
- ２系統備えた前記アドレスラッチ回路のラッチの実行を制御する制御信号に対して、メモリセルブロックの特定数ごとに、前記アドレスラッチ回路が配置されている前記ロウデコーダブロック内にタイミング調整回路を有する請求項１に記載の半導体記憶装置。
- 前記アドレスデコーダと２系統備えた前記アドレスラッチ回路の間に、前記第１のアドレス信号を外部クロック信号がハイ状態である期間のみラッチするラッチ回路を具備する請求項１に記載の半導体記憶装置。
- 前記ラッチ回路が、外部クロック信号がロー状態である期間には前記第１のアドレス信号をリセットする機能をさらに備える請求項４に記載の半導体記憶装置。
- 前記アドレスデコーダにおいて、アドレスデコード信号が、前記制御信号（ ACTA 、 ACTB ）から生成される制御信号（ ACT ）との論理積として求められる請求項１に記載の半導体記憶装置。
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