KR101872778B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 패리티 동작모드를 지원하는 반도체 메모리 장치에 관한 것으로서, 패리티 동작모드에서 커맨드 입력패드를 통해 인가되는 커맨드 신호를 패리티 지연량 - 동작클록에 동기화됨 - 만큼 지연시켜 패리티 커맨드 신호로서 출력하되, 에러판단신호에 응답하여 그 동작이 제어되는 커맨드 지연부와, 패리티 커맨드 신호를 디코딩하여 다수의 뱅크에 전달하는 커맨드 디코더, 커맨드 신호의 에러 발생 여부를 판단하여 에러판단신호를 생성하는 에러 판단부, 및 패리티 동작모드에서 어드레스 입력패드를 통해 인가되는 어드레스 신호를 패리티 지연량만큼 지연시켜 패리티 어드레스 신호로서 출력하되, 에러판단신호에 응답하여 그 동작이 제어되는 어드레스 지연부를 구비하는 반도체 메모리 장치를 제공한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 패리티 동작모드를 지원하는 반도체 메모리 장치에 관한 것이다.
도 1은 종래기술에 따른 반도체 메모리 장치에서 다수의 뱅크와 주변영역의 배치를 도시한 블록 다이어그램이다.
도 1을 참조하면, 종래기술에 따른 반도체 메모리 장치는, 다수의 뱅크(BANK0, BANK1, BANK2, BANK3) 및 주변영역(DQPERI, ACPERI)을 포함하여 구성된다.
다수의 뱅크(BANK0, BANK1, BANK2, BANK3)는 실제로 데이터가 저장되는 공간이기 때문에 도면에 도시된 것처럼 반도체 메모리 장치에서 가장 큰 면적을 차지할 뿐만 아니라 반도체 메모리 장치의 각 모서리를 차지한 형태에서 서로 대칭이 되도록 배치된다.
주변영역(DQPERI, ACPERI)은 다수의 뱅크(BANK0, BANK1, BANK2, BANK3)가 반도체 메모리 장치에서 차지하고 남는 나머지 공간에 분할하여 배치된다. 즉, 주변영역(DQPERI, ACPERI) 중 데이터 입/출력 패드(DQ)를 비롯한 데이터 입/출력 동작에 관계되는 회로들이 배치되는 제1 주변영역(DQPERI)는 반도체 메모리 장치의 왼쪽에 배치되고, 주변영역(DQPERI, ACPERI) 중 커맨드 입력 패드(CMD_PAD)와 어드레스 입력 패드(ADDR_PAD)를 비롯한 반도체 메모리 장치의 동작제어에 관계되는 회로들이 배치되는 제2 주변영역(ACPERI)는 반도체 메모리 장치의 오른쪽에 배치된다.
그리고, 클록 입력 패드(CLK_PAD)는 반도체 메모리 장치의 센터(center)에 배치되어 클록 입력 패드(CLK_PAD)가 다수의 뱅크(BANK0, BANK1, BANK2, BANK3) 각각으로부터 설정된 거리를 유지하는 곳에 배치되도록 한다. 이는, 클록 입력 패드(CLK_PAD)를 통해 입력되는 동작클록(CLK)이 다수의 뱅크(BANK0, BANK1, BANK2, BANK3) 각각으로 전달될 때 스큐(skew)가 발생되지 않도록 하기 위함이다.
도 2는 도 1에 도시된 종래기술에 따른 반도체 메모리 장치에서 클록 입력 패드와 제2 주변 영역의 상세한 배치를 도시한 블록 다이어그램이다.
도 2를 참조하면, 종래기술에 따른 반도체 메모리 장치의 구성요소 중 클록 입력 패드(CLK_PAD)는 반도체 메모리 장치의 센터(center)에 위치하여 다수의 뱅크(BANK0, BANK1, BANK2, BANK3) 각각으로부터 설정된 거리를 유지하는 곳에 배치되므로 제2 주변영역(ACPERI)은 클록 입력 패드(CLK_PAD)의 오른쪽에 위치하게 된다. 따라서, 클록 입력 패드(CLK_PAD)와 제2 주변영역(ACPERI)만 도시된 도 2에서 클록 입력 패드(CLK_PAD)는 가장 왼쪽에 배치되는 것처럼 도시되었다.
구체적으로, 제2 주변영역(ACPERI) 중 커맨드 입력패드(CMD_PAD)와 커맨드 디코더(240)는 클록 입력 패드(CLK_PAD)에 최대한 인접하여 배치된다. 따라서, 커맨드 입력패드(CMD_PAD)와 커맨드 디코더(240)도 다수의 뱅크(BANK0, BANK1, BANK2, BANK3) 각각으로부터 설정된 거리를 유지하는 곳에 배치되었다고 볼 수 있는 상태가 된다.
이렇게, 반도체 메모리 장치의 센터(center)에 위치한 클록 입력 패드(CLK_PAD)에 커맨드 입력패드(CMD_PAD)와 커맨드 디코더(240)가 위치하게 되어 다수의 뱅크(BANK0, BANK1, BANK2, BANK3) 각각으로부터 설정된 거리를 유지하는 곳에 배치되면, 클록 입력 패드(CLK_PAD)를 통해 인가되는 동작클록(CLK)이 다수의 뱅크(BANK0, BANK1, BANK2, BANK3)로 전달될 때 스큐(skew)가 발생하지 않을 수 있었던 것처럼 커맨드 입력패드(CMD_PAD)를 통해 인가되는 커맨드 신호(EXT_CMD_SIG)가 커맨드 디코더(240)를 통해 디코딩된 후 다수의 뱅크(BANK0, BANK1, BANK2, BANK3) 각각으로 전달(DEC_CMD_SIG)될 때 스큐(skew)가 발생되지 않을 수 있게 된다.
참고로, 커맨드 입력패드(CMD_PAD)를 통해 인가되는 커맨드 신호(EXT_CMD_SIG)는 동작클록(CLK)에 동기화되어 내부 커맨드 신호(INT_CMD_CLK)로서 출력되는 과정이 필수적으로 포함되어야 하기 때문에 도면에 도시된 것과 같이 커맨드 입력패드(CMD_PAD) 바로 위쪽에는 동작클록(CLK)에 응답하여 외부 커맨드 신호(EXT_CMD_SIG)를 내부 커맨드 신호(INT_CMD_CLK)로서 출력하기 위한 플립플롭(F/F)이 존재하게 된다. 이때, 외부 커맨드 신호(EXT_CMD_SIG)와 내부 커맨드 신호(INT_CMD_CLK)는 동작클록(CLK)에 대한 동기화여부만 차이가 있을 뿐 실질적으로 동일한 신호이고, 반도체 메모리 장치 내부에서는 무조건 내부 커맨드 신호(INT_CMD_CLK)가 사용되는 것이 일반적이라고 볼 수 있기 때문에 특별히 내부 커맨드 신호(INT_CMD_CLK)와 외부 커맨드 신호(EXT_CMD_SIG)를 구별해야 하는 예시가 아닌 이상 이후 설명에서는 내부 커맨드 신호(INT_CMD_CLK)와 외부 커맨드 신호(EXT_CMD_SIG)를 구분하지 않고 커맨드 신호(INT_CMD_SIG)로만 표기하도록 하겠다.
그리고, 제2 주변영역(ACPERI) 중 어드레스 입력패드(ADDR_PAD)는 커맨드 입력패드(CMD_PAD) 오른쪽에 배치되어 다수의 뱅크(BANK0, BANK1, BANK2, BANK3) 중 일부 뱅크(BANK2, BANK3)에는 설정된 거리보다 가까운 곳이고 나머지 뱅크(BANK0, BANK1)에는 설정된 거리보다 먼 곳에 어드레스 입력패드(ADDR_PAD)가 배치된 것과 같은 상태가 된다.
따라서, 어드레스 입력패드(ADDR_PAD)를 통해 어드레스 신호(EXT_ADDR_SIG)를 입력받아 다수의 뱅크(BANK0, BANK1, BANK2, BANK3)로 전달할 때, 다수의 뱅크(BANK0, BANK1, BANK2, BANK3) 중 일부 뱅크(BANK2, BANK3)에 전달되는 시간과 나머지 뱅크(BANK0, BANK1)에 전달되는 시간이 서로 다를 수 있다.
이렇게, 어드레스 입력패드(ADDR_PAD)를 통해 인가되는 어드레스 신호(EXT_ADDR_SIG)가 다수의 뱅크(BANK0, BANK1, BANK2, BANK3)에 시간차를 두고 전달되어도 반도체 메모리 장치의 동작에 큰 문제가 없는 이유는, 다수의 뱅크(BANK0, BANK1, BANK2, BANK3)들이 각각 어드레스 신호(EXT_ADDR_SIG)를 디코딩하기 위한 별도의 어드레스 디코더(도시되지 않음)를 갖기 때문이다.
참고로, 어드레스 입력패드(ADDR_PAD)를 통해 인가되는 어드레스 신호(EXT_ADDR_SIG)는 동작클록(CLK)에 동기화되어 내부 어드레스 신호(INT_ADDR_SIG)로서 출력되는 과정이 필수적으로 포함되어야 하기 때문에 도면에 도시된 것과 같이 어드레스 입력패드(ADDR_PAD) 바로 위쪽에는 동작클록(CLK)에 응답하여 외부 어드레스 신호(EXT_ADDR_SIG)를 내부 어드레스 신호(INT_ADDR_SIG)로서 출력하기 위한 플립플롭(F/F)이 존재하게 된다. 이때, 외부 어드레스 신호(EXT_ADDR_SIG)와 내부 어드레스 신호(INT_ADDR_SIG)는 동작클록(CLK)에 대한 동기화여부만 차이가 있을 뿐 실질적으로 동일한 신호이고, 반도체 메모리 장치 내부에서는 무조건 내부 어드레스 신호(INT_ADDR_SIG)가 사용되는 것이 일반적이라고 볼 수 있기 때문에 특별히 내부 어드레스 신호(INT_ADDR_SIG)와 외부 어드레스 신호(EXT_ADDR_SIG)를 구별해야 하는 예시가 아닌 이상 이후 설명에서는 내부 어드레스 신호(INT_ADDR_SIG)와 외부 어드레스 신호(EXT_ADDR_SIG)를 구분하지 않고 어드레스 신호(INT_ADDR_SIG)로만 표기하도록 하겠다.
또한, 어드레스 입력패드(ADDR_PAD) 바로 위쪽에 존재하는 플립플롭(F/F)의 개수가 커맨드 입력패드(CMD_PAD) 바로 위쪽에 존재하는 플립플롭(F/F)의 개수보다 많은 것을 알 수 있는데, 이는, 도면에 구체적으로 도시되지 않았을 뿐 어드레스 입력패드(ADDR_PAD)를 통해 인가되는 어드레스 신호(INT_ADDR_SIG)의 비트 수가 커맨드 입력패드(CMD_PAD)를 통해 인가되는 커맨드 신호(INT_CMD_SIG)의 비트 수보다 훨씬 많고, 그에 따라 어드레스 입력패드(ADDR_PAD)가 차지하는 면적이 커맨드 입력패드(CMD_PAD)가 차지하는 면적보다 더 넓은 상태가 되기 때문이다.
한편, 전술한 도 1과 도 2를 통해 설명된 종래기술에 따른 반도체 메모리 장치에서는 커맨드 입력패드(CMD_PAD)를 통해 인가되는 커맨드 신호(INT_CMD_SIG)에 에러가 발생하는 경우, 이를 감지하여 반도체 메모리 장치의 동작을 제어할 수 있는 패리티(parity) 동작구성요소가 포함되어 있지 않았다. 따라서, 커맨드 입력패드(CMD_PAD)를 통해 인가되는 커맨드 신호(INT_CMD_SIG)에 에러가 발생하는 경우, 이를 반도체 메모리 장치에서 그대로 수행하게 되어 반도체 메모리 장치가 잘못된 동작을 수행하는 문제점이 발생하였다.
본 발명은 전술한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 내부에서 패리티(parity) 동작을 지원하는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 패리티 동작모드에서 커맨드 입력패드를 통해 인가되는 커맨드 신호를 패리티 지연량 - 동작클록에 동기화됨 - 만큼 지연시켜 패리티 커맨드 신호로서 출력하되, 에러판단신호에 응답하여 그 동작이 제어되는 커맨드 지연부; 상기 패리티 커맨드 신호를 디코딩하여 다수의 뱅크에 전달하는 커맨드 디코더; 및 상기 커맨드 신호의 에러 발생 여부를 판단하여 상기 에러판단신호를 생성하는 에러 판단부를 구비하고, 상기 패리티 동작모드에서 어드레스 입력패드를 통해 인가되는 어드레스 신호를 상기 패리티 지연량만큼 지연시켜 패리티 어드레스 신호로서 출력하되, 상기 에러판단신호에 응답하여 그 동작이 제어되는 어드레스 지연부를 더 구비하며, 상기 커맨드 지연부와 상기 커맨드 디코더 및 상기 커맨드 입력패드가 각각 서로 인접하여 상기 다수의 뱅크 각각으로부터 설정된 거리를 유지하는 곳에 배치되며, 상기 어드레스 지연부와 상기 에러 판단부 및 상기 어드레스 입력패드가 각각 서로 인접하여 상기 다수의 뱅크 중 일부 뱅크에는 상기 설정된 거리보다 가깝고 나머지 뱅크에는 상기 설정된 거리보다 먼 곳에 배치되는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 패리티 동작모드에서 커맨드 입력패드를 통해 인가되는 커맨드 신호를 패리티 지연량 - 동작클록에 동기화됨 - 만큼 지연시켜 패리티 커맨드 신호로서 출력하되, 에러판단신호에 응답하여 그 동작이 제어되는 커맨드 지연부; 상기 패리티 커맨드 신호를 디코딩하여 다수의 뱅크에 전달하는 커맨드 디코더; 및 상기 커맨드 신호의 에러 발생 여부를 판단하여 상기 에러판단신호를 생성하는 에러 판단부를 구비하고, 상기 패리티 동작모드에서 어드레스 입력패드를 통해 인가되는 어드레스 신호를 상기 패리티 지연량만큼 지연시켜 패리티 어드레스 신호로서 출력하되, 상기 에러판단신호에 응답하여 그 동작이 제어되는 어드레스 지연부를 더 구비하며, 상기 커맨드 입력패드는 상기 다수의 뱅크 각각으로부터 설정된 거리를 유지하는 곳에 배치되며, 상기 커맨드 지연부와 상기 커맨드 디코더와 상기 어드레스 지연부와 상기 에러 판단부 및 상기 어드레스 입력패드가 각각 서로 인접하여 상기 다수의 뱅크 중 일부 뱅크에는 상기 설정된 거리보다 가깝고 나머지 뱅크에는 상기 설정된 거리보다 먼 곳에 배치되는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, 패리티 동작모드에서 커맨드 입력패드를 통해 인가되는 커맨드 신호를 패리티 지연량 - 동작클록에 동기화됨 - 만큼 지연시켜 패리티 커맨드 신호로서 출력하되, 에러판단신호에 응답하여 그 동작이 제어되는 커맨드 지연부; 상기 패리티 커맨드 신호를 디코딩하여 다수의 뱅크에 전달하는 커맨드 디코더; 및 상기 커맨드 신호의 에러 발생 여부를 판단하여 상기 에러판단신호를 생성하는 에러 판단부를 구비하고, 상기 패리티 동작모드에서 어드레스 입력패드를 통해 인가되는 어드레스 신호를 상기 패리티 지연량만큼 지연시켜 패리티 어드레스 신호로서 출력하되, 상기 에러판단신호에 응답하여 그 동작이 제어되는 어드레스 지연부를 더 구비하며, 상기 커맨드 지연부와 상기 커맨드 디코더와 상기 어드레스 지연부와 상기 에러 판단부 및 상기 커맨드 입력패드가 각각 서로 인접하여 상기 다수의 뱅크 각각으로부터 설정된 거리를 유지하는 곳에 배치되며, 상기 어드레스 입력패드는 상기 다수의 뱅크 중 일부 뱅크에는 상기 설정된 거리보다 가깝고 나머지 뱅크에는 상기 설정된 거리보다 먼 곳에 배치되는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
전술한 본 발명은 외부에서 인가되는 커맨드 신호에서 에러가 발생하였는지를 판단하고, 그에 따라 에러판단신호의 활성화여부를 결정하는 방식을 통해 반도체 메모리 장치 내부에서 패리티(parity) 동작을 지원하는 효과가 있다.
또한, 외부에서 인가되는 커맨드를 디코딩하여 내부에 포함된 다수의 뱅크에 전달하기 위한 구성요소를 항상 반도체 메모리 장치의 센터(center)에 배치하기 때문에 반도체 메모리 장치 내부에 포함된 다수의 뱅크들이 서로 간에 스큐(skew) 없이, 즉, tAA 손실 없이 패리티(parity) 동작이 수행되도록 하는 효과가 있다.
또한, 커맨드 신호에서 에러가 발생하였는지를 판단하기 위한 구성요소가 항상 어드레스 입력패드에 인접한 위치에 배치되도록 하기 때문에, 고속으로 동작하는 반도체 메모리 장치에서도 안정적으로 패리티(parity) 동작을 수행할 수 있도록하는 효과가 있다.
도 1은 종래기술에 따른 반도체 메모리 장치에서 다수의 뱅크와 주변영역의 배치를 도시한 블록 다이어그램이다.
도 2는 도 1에 도시된 종래기술에 따른 반도체 메모리 장치에서 클록 입력 패드와 제2 주변 영역의 상세한 배치를 도시한 블록 다이어그램이다.
도 3은 패리티(parity) 동작을 지원하는 본 발명의 제1 실시예에 따른 반도체 메모리 장치에서 클록 입력 패드와 제2 주변 영역의 상세한 배치를 도시한 블록 다이어그램이다.
도 4는 도 3에 도시된 패리티(parity) 동작을 지원하는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 구성요소 중 커맨드 지연부와 어드레스 지연부를 상세히 도시한 회로도이다.
도 5는 도 3에 도시된 패리티(parity) 동작을 지원하는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.
도 6는 패리티(parity) 동작을 지원하는 본 발명의 제2 실시예에 따른 반도체 메모리 장치에서 클록 입력 패드와 제2 주변 영역의 상세한 배치를 도시한 블록 다이어그램이다.
도 7은 도 6에 도시된 패리티(parity) 동작을 지원하는 본 발명의 제2 실시예에 따른 반도체 메모리 장치에서 어드레스 신호가 전달되는 과정을 도시한 타이밍 다이어그램이다.
도 8는 패리티(parity) 동작을 지원하는 본 발명의 제3 실시예에 따른 반도체 메모리 장치에서 클록 입력 패드와 제2 주변 영역의 상세한 배치를 도시한 블록 다이어그램이다.
도 9는 도 8에 도시된 패리티(parity) 동작을 지원하는 본 발명의 제3 실시예에 따른 반도체 메모리 장치의 구성요소 중 커맨드 지연부와 어드레스 지연부를 상세히 도시한 회로도이다.
도 10은 도 8에 도시된 패리티(parity) 동작을 지원하는 본 발명의 제3 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
<제1 실시예>
도 3은 패리티(parity) 동작을 지원하는 본 발명의 제1 실시예에 따른 반도체 메모리 장치에서 클록 입력 패드와 제2 주변 영역의 상세한 배치를 도시한 블록 다이어그램이다.
도 4는 도 3에 도시된 패리티(parity) 동작을 지원하는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 구성요소 중 커맨드 지연부와 어드레스 지연부를 상세히 도시한 회로도이다.
도 5는 도 3에 도시된 패리티(parity) 동작을 지원하는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.
이하 설명되는 본 발명의 제1 실시예에 따른 반도체 메모리 장치에서 다수의 뱅크(BANK0, BANK1, BANK2, BANK3)와 주변영역(DQPERI, ACPERI) 간에 배치되는 형태는 도 1에 도시된 도면과 동일하다. 다만, 도 3에 도시된 도면과 같이 클록 입력 패드(CLK_PAD)와 제2 주변영역(ACPERI)의 구체적인 배치 형태는 서로 다른 형태가 된다.
또한, [발명의 배경이 되는 기술]에서 설명한 바와 같이 특별히 내부 커맨드 신호(INT_CMD_CLK)와 외부 커맨드 신호(EXT_CMD_SIG)를 구별해야 하는 예시가 아닌 이상 이후 설명에서는 내부 커맨드 신호(INT_CMD_CLK)와 외부 커맨드 신호(EXT_CMD_SIG)를 구분하지 않고 커맨드 신호(INT_CMD_SIG)로만 표기하도록 하겠다. 마찬가지로, 특별히 내부 어드레스 신호(INT_ADDR_SIG)와 외부 어드레스 신호(EXT_ADDR_SIG)를 구별해야 하는 예시가 아닌 이상 이후 설명에서는 내부 어드레스 신호(INT_ADDR_SIG)와 외부 어드레스 신호(EXT_ADDR_SIG)를 구분하지 않고 어드레스 신호(INT_ADDR_SIG)로만 표기하도록 하겠다.
도 3을 참조하면, 패리티(parity) 동작을 지원하는 본 발명의 제1 실시예에 따른 반도체 메모리 장치는, 클록 입력 패드(CLK_PAD)와, 커맨드 입력패드(CMD_PAD)와, 어드레스 입력패드(ADDR_PAD)와, 에러 판단부(320)와, 지연부(300)와, 커맨드 디코더(340)를 포함하여 구성된다.
여기서, 지연부(300)는 커맨드 지연부(302)와 어드레스 지연부(304)를 포함하여 구성된다.
그 중, 커맨드 지연부(302)는 패리티 동작모드(M_PARITY가 활성화되는 구간임)에서 커맨드 입력패드(CMD_PAD)를 통해 인가되는 커맨드 신호(INT_CMD_SIG)를 동작클록(CLK)에 동기화되어 결정된 패리티 지연량만큼 지연시켜 패리티 커맨드 신호(DF_CMD_SIG)로서 출력한다. 이때, 커맨드 지연부(302)는 에러판단신호(PARITY_RESULT)에 응답하여 그 동작이 제어된다.
또한, 커맨드 지연부(302)는 노말 동작모드(M_PARITY가 비활성화되는 구간임)에서 커맨드 입력패드(CMD_PAD)를 통해 인가되는 커맨드 신호(INT_CMD_SIG)를 그대로 바이패스(bypass)하여 패리티 커맨드 신호(DF_CMD_SIG)로서 출력한다. 즉, 노말 동작모드(M_PARITY가 비활성화되는 구간임)에서 커맨드 지연부(302)는 아무런 동작도 하지 않는 것과 같은 상태가 된다.
그리고, 어드레스 지연부(304)는 패리티 동작모드(M_PARITY가 활성화되는 구간임)에서 어드레스 입력패드(ADDR_PAD)를 통해 인가되는 어드레스 신호(INT_ADDR_SIG)를 동작클록(CLK)에 동기화되어 결정된 패리티 지연량만큼 지연시켜 패리티 어드레스 신호(DF_ADDR_SIG)로서 출력한다. 이때, 어드레스 지연부(304)는 에러판단신호(PARITY_RESULT)에 응답하여 그 동작이 제어된다.
또한, 어드레스 지연부(304)는 노말 동작모드(M_PARITY가 비활성화되는 구간임)에서 어드레스 입력패드(ADDR_PAD)를 통해 인가되는 어드레스 신호(INT_ADDR_SIG)를 그대로 바이패스(bypass)하여 패리티 어드레스 신호(DF_ADDR_SIG)로서 출력한다. 즉, 노말 동작모드(M_PARITY가 비활성화되는 구간임)에서 어드레스 지연부(304)는 아무런 동작도 하지 않는 것과 같은 상태가 된다.
그리고, 커맨드 디코더(340)는 커맨드 지연부(302)에서 출력되는 패리티 커맨드 신호(DF_CMD_SIG)를 디코딩하여 다수의 뱅크(BANK0, BANK1, BANK2, BANK3)에 각각 전달한다.
그리고, 에러 판단부(320)는 커맨드 입력패드(CMD_PAD)를 통해 순차적으로 인가되는 다수의 커맨드 신호(INT_CMD_SIG)에서 에러가 발생하였는지를 판단하여 에러판단신호(PARITY_RESULT)의 활성화 여부를 결정하게 된다. 구체적으로, 에러 판단부(320)는, 어드레스 입력패드(ADDR_PAD)를 통해 인가되는 어드레스 신호(INT_ADDR_SIG)와 커맨드 입력패드(CMD_PAD)를 통해 인가되는 커맨드 신호(INT_CMD_SIG)를 입력받아 설정된 연산을 통해 커맨드 신호(INT_CMD_SIG)의 에러 발생 여부를 판단하며, 에러 판단 여부에 대응하여 그 활성화 여부가 제어되는 에러판단신호(PARITY_RESULT)는 동작클록(CLK)에 동기화되지 않는 상태가 된다. 이때, 커맨드 입력패드(CMD_PAD)를 통해 인가되는 커맨드 신호(INT_CMD_SIG)에서 에러가 발생하였는지를 판단하는 알고리즘은 이미 공지된 기술이므로 여기에서는 더 이상 설명하지 않도록 하겠다.
도 4를 참조하면, 커맨드 지연부(302) 및 어드레스 지연부(304)의 상세한 회로 구성을 알 수 있다.
구체적으로, 커맨드 지연부(302)는, 패리티 동작모드(M_PARITY가 활성화되는 구간임)에서 커맨드 입력패드(CMD_PAD)를 통해 순차적으로 인가되는 다수의 커맨드 신호(INT_CMD_SIG)를 동작클록(CLK)의 토글링에 대응하는 단계적인 FIFO(First In First Out) 방식으로 패리티 지연량만큼씩 지연시키기 위한 단계적 커맨드 지연부(3022)와, 노말 동작모드(M_PARITY가 비활성화되는 구간임)에서 커맨드 입력패드(CMD_PAD)를 통해 인가되는 커맨드 신호(INT_CMD_SIG)를 바이패스 시키기 위한 커맨드 바이패스부(3024), 및 에러판단신호(PARITY_RESULT)에 응답하여 단계적 커맨드 지연부(3022)에서 출력되는 신호의 값과 상관없이 패리티 커맨드 신호(DF_CMD_SIG)가 설정된 값을 갖도록 하는 커맨드 출력제어부(3026)를 구비한다.
여기서, 단계적 커맨드 지연부(3022)는, 인가되는 신호를 동작클록(CLK)의 한 주기(1tck)만큼씩 지연시켜 출력하는 체인형태로 접속된 다수의 커맨드 지연 플리플롭(F1, F2, F3, F4, F5)와, 패리티 지연량 설정신호(CA5, CA4, CA3, CA2, CA1)에 응답하여 커맨드 입력패드(CMD_PAD)를 통해 순차적으로 인가되는 다수의 커맨드 신호(INT_CMD_SIG)를 다수의 커맨드 지연 플리플롭(F1, F2, F3, F4, F5) 중 어느 하나의 플리플롭에 인가하기 위한 커맨드 입력 선택부(M1, M2, M3, M4, M5), 및 다수의 커맨드 지연 플리플롭(F1, F2, F3, F4, F5) 각각의 입력단에 접속되어 커맨드 입력 선택부(M1, M2, M3, M4, M5)를 통해 인가되는 신호를 래치(latch)하는 다수의 커맨드 래치(L1, L2, L3, L4, L5)를 구비한다. 또한, 단계적 커맨드 지연부(3022)에는 패리티 동작모드(M_PARITY가 활성화되는 구간임)에서 다수의 커맨드 지연 플리플롭(F1, F2, F3, F4, F5)과 커맨드 입력 선택부(M1, M2, M3, M4, M5)와 다수의 커맨드 래치(L1, L2, L3, L4, L5)를 인에이블 시키고, 노말 동작모드(M_PARITY가 비활성화되는 구간임)에서 다수의 커맨드 지연 플리플롭(F1, F2, F3, F4, F5)과 커맨드 입력 선택부(M1, M2, M3, M4, M5)와 다수의 커맨드 래치(L1, L2, L3, L4, L5)를 디스에이블 시키기 위한 낸드게이트(NAND2)와 인버터(IINT2)를 더 구비한다.
또한, 커맨드 바이패스부(3024)는, 노말 동작모드(M_PARITY가 비활성화되는 구간임)에서 커맨드 신호(INT_CMD_SIG)를 그대로 전달하고, 패리티 동작모드(M_PARITY가 활성화되는 구간임)에서 커맨드 신호(INT_CMD_SIG)와 상관없이 로직'하이'(High)로 활성화된 신호를 출력하는 제1 낸드게이트(NAND1)와, 제1 낸드게이트(NAND1)의 출력신호와 단계적 커맨드 지연부(3022)의 출력신호를 입력받아 부정 논리곱하여 출력하는 제2 낸드게이트(NAND3)를 구비한다.
또한, 커맨드 출력제어부(3026)는, 에러판단신호(PARITY_RESULT)를 반전한 신호와 커맨드 바이패스부(3024)의 제2 낸드게이트(NAND3)의 출력신호를 입력받아 논리곱하여 패리티 커맨드 신호(DF_CMD_SIG)로서 출력하는 낸드게이트(NAND4) 및 인버터(INT4)를 구비한다.
그리고, 어드레스 지연부(304)는 패리티 동작모드(M_PARITY가 활성화되는 구간임)에서 어드레스 입력패드(ADDR_PAD)를 통해 순차적으로 인가되는 다수의 어드레스 신호(INT_ADDR_SIG)를 동작클록(CLK)의 토글링에 대응하는 단계적인 FIFO(First In First Out) 방식으로 패리티 지연량만큼씩 지연시키기 위한 단계적 어드레스 지연부(3042)와, 노말 동작모드(M_PARITY가 비활성화되는 구간임)에서 어드레스 입력패드(ADDR_PAD)를 통해 인가되는 어드레스 신호(INT_ADDR_SIG)를 바이패스 시키기 위한 어드레스 바이패스부(3044)와, 에러판단신호(PARITY_RESULT)에 응답하여 단계적 어드레스 지연부(3042)에서 출력되는 신호의 값과 상관없이 패리티 어드레스 신호(DF_ADDR_SIG)가 설정된 값을 갖도록 하는 어드레스 출력제어부(3046)를 구비한다.
여기서, 단계적 어드레스 지연부(3042)는, 인가되는 신호를 동작클록(CLK)의 한 주기(1tck)만큼씩 지연시켜 출력하는 체인형태로 접속된 다수의 어드레스 지연 플리플롭(F1, F2, F3, F4, F5)와, 패리티 지연량 설정신호(CA5, CA4, CA3, CA2, CA1)에 응답하여 어드레스 입력패드(ADDR_PAD)를 통해 순차적으로 인가되는 다수의 어드레스 신호(INT_ADDR_SIG)를 다수의 어드레스 지연 플리플롭(F1, F2, F3, F4, F5) 중 어느 하나의 플리플롭에 인가하기 위한 어드레스 입력 선택부(M1, M2, M3, M4, M5), 및 다수의 어드레스 지연 플리플롭(F1, F2, F3, F4, F5) 각각의 입력단에 접속되어 어드레스 입력 선택부(M1, M2, M3, M4, M5)를 통해 인가되는 신호를 래치(latch)하는 다수의 어드레스 래치(L1, L2, L3, L4, L5)를 구비한다. 또한, 단계적 어드레스 지연부(3042)에는 패리티 동작모드(M_PARITY가 활성화되는 구간임)에서 다수의 어드레스 지연 플리플롭(F1, F2, F3, F4, F5)과 어드레스 입력 선택부(M1, M2, M3, M4, M5)와 다수의 어드레스 래치(L1, L2, L3, L4, L5)를 인에이블 시키고, 노말 동작모드(M_PARITY가 비활성화되는 구간임)에서 다수의 어드레스 지연 플리플롭(F1, F2, F3, F4, F5)과 어드레스 입력 선택부(M1, M2, M3, M4, M5)와 다수의 어드레스 래치(L1, L2, L3, L4, L5)를 디스에이블 시키기 위한 낸드게이트(NAND2)와 인버터(IINT2)를 더 구비한다.
또한, 어드레스 바이패스부(3044)는, 노말 동작모드(M_PARITY가 비활성화되는 구간임)에서 어드레스 신호(INT_ADDR_SIG)를 그대로 전달하고, 패리티 동작모드(M_PARITY가 활성화되는 구간임)에서 어드레스 신호(INT_ADDR_SIG)와 상관없이 로직'하이'(High)로 활성화된 신호를 출력하는 제1 낸드게이트(NAND1)와, 제1 낸드게이트(NAND1)의 출력신호와 단계적 어드레스 지연부(3042)의 출력신호를 입력받아 부정 논리곱하여 출력하는 제2 낸드게이트(NAND3)를 구비한다.
또한, 어드레스 출력제어부(3046)는, 에러판단신호(PARITY_RESULT)를 반전한 신호와 어드레스 바이패스부(3044)의 제2 낸드게이트(NAND3)의 출력신호를 입력받아 논리곱하여 패리티 어드레스 신호(DF_ADDR_SIG)로서 출력하는 낸드게이트(NAND4) 및 인버터(INT4)를 구비한다.
참고로, 패리티 지연량 설정신호(CA5, CA4, CA3, CA2, CA1)는 메모리 레지스터 셋(Memory Register Set : MRS)과 같은 도면에 도시되지 않았지만 반도체 메모리 장치에 일반적으로 포함될 수 있는 구성요소를 통해 설계자가 의도한대로 그 값이 설정될 수 있다. 즉, 전술한 커맨드 지연부(302)와 어드레스 지연부(304)의 패리티 지연량은 설계자가 의도한 대로 그 값을 설정하는 것이 가능하다.
도 5를 참조하면, 패리티(parity) 동작을 지원하는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 동작을 알 수 있다.
구체적으로, 패리티 동작모드(M_PARITY가 활성화되는 구간임)에 진입하면, 커맨드 지연부(302)에서는 커맨드 신호(INT_CMD_SIG)를 패리티 지연량만큼 지연시켜 패리티 커맨드 신호(DF_CMD_SIG)로서 출력한다.
또한, 커맨드 신호(INT_CMD_SIG)는 순차적으로 다수개의 커맨드(CMD-3, CMD-2, CMD-1, CMD+1, CMD+2)가 입력되는 것을 알 수 있으며, 그에 따라, 패리티 커맨드 신호(DF_CMD_SIG)도 순차적으로 다수개의 커맨드(CMD-3, CMD-2, CMD-1, CMD+1, CMD+2)가 생성되는 것을 알 수 있다.
이때, 순차적으로 입력되는 다수개의 커맨드(CMD-3, CMD-2, CMD-1, CMD+1, CMD+2) 중 세 번째로 인가되는 커맨드(CMD-1) 다음으로 인가되는 커맨드는 에러 커맨드(ERR)가 되는 것을 알 수 있다. 따라서, 에러 판단부(320)에서 이를 검출하여 에러 커맨드(ERR)라는 것을 판단하게 되고, 그에 따라, 에러 커맨드(ERR)가 패리티 커맨드 신호(DF_CMD_SIG)로서 출력되는 순간에 에러판단신호(PARITY_RESULT)를 로직'로우'(Low)에서 로직'하이'(High)로 활성화시켜 반도체 메모리 장치에 커맨드 입력 에러가 발생했다는 것을 알려 줄 수 있게 된다.
전술한 바와 같이 도 3 내지 도 5에 도시된 본 발명의 제1 실시예에 따른 반도체 메모리 장치는 패리티(parity) 동작을 지원하게 되어 커맨드 입력패드(CMD_PAD)를 통해 인가되는 다수개의 커맨드(CMD-3, CMD-2, CMD-1, CMD+1, CMD+2) 중 에러 커맨드(ERR)가 발생할 때, 에러판단신호(PARITY_RESULT)의 논리레벨 변동을 통해 반도체 메모리 장치에 알려 줄 수 있고, 그에 따라 반도체 메모리 장치에서는 동작을 멈추거나 에러 커맨드(ERR)를 무시하고 동작하는 방식 등으로 대응할 수 있다.
한편, 다시 도 3을 참조하여, 클록 입력 패드(CLK_PAD)와, 커맨드 입력패드(CMD_PAD)와, 어드레스 입력패드(ADDR_PAD)와, 에러 판단부(320)와, 커맨드 지연부(302)와, 어드레스 지연부(304)와, 커맨드 디코더(340)의 배치를 살펴보면 다음과 같다.
먼저, 에러 판단부(320)와, 커맨드 지연부(302)와, 어드레스 지연부(304)와, 커맨드 디코더(340)는 어드레스 입력패드(ADDR_PAD)에 인접하여 다수의 뱅크(BANK0, BANK1, BANK2, BANK3) 중 일부 뱅크(BANK2, BANK3)에는 설정된 거리보다 가까운 곳이고 나머지 뱅크(BANK0, BANK1)에는 설정된 거리보다 먼 곳에 배치된 상태가 된다.
그리고, 반도체 메모리 장치의 센터(center)에 위치하는 클록 입력 패드(CLK_PAD)에 최대한 인접하여 커맨드 입력패드(CMD_PAD)가 배치된다. 즉, 도 3에 도시된 구성에서 다수의 뱅크(BANK0, BANK1, BANK2, BANK3) 각각으로부터 설정된 거리를 유지하는 구성요소는 클록 입력 패드(CLK_PAD)와 커맨드 입력패드(CMD_PAD)밖에 없다.
이와 같이, 에러 판단부(320)에 인접하여 커맨드 지연부(302)와, 어드레스 지연부(304)와, 커맨드 디코더(340)가 배치되면, 에러 판단부(320)에서는 입력 커맨드 신호(INT_CMD_SIG)의 에러 발생 여부를 신속 정확하게 판단할 수 있고, 그에 따라 매우 효율적으로 패리티 동작이 수행될 수 있다.
하지만, 커맨드 지연부(302)에 인접하여 커맨드 디코더(340)가 배치되어야 하는 상황으로 인해, 커맨드 디코더(340)도 다수의 뱅크(BANK0, BANK1, BANK2, BANK3) 중 일부 뱅크(BANK2, BANK3)에는 설정된 거리보다 가까운 곳이고 나머지 뱅크(BANK0, BANK1)에는 설정된 거리보다 먼 곳에 배치된 상태가 되고, 이는, 커맨드 디코더(340)에서 디코딩된 신호(DEC_CMD_SIG)가 다수의 뱅크(BANK0, BANK1, BANK2, BANK3) 각각으로 동일한 시간내에 전달되지 못함을 뜻한다.
즉, 전술한 도 3과 같은 패리티(parity) 동작을 지원하는 반도체 메모리 장치의 배치에서는 커맨드 디코더(340)에서 디코딩된 신호(DEC_CMD_SIG)가 다수의 뱅크(BANK0, BANK1, BANK2, BANK3) 각각으로 전달될 때 스큐(skew)가 발생할 수 있다. 예컨대, 다수의 뱅크(BANK0, BANK1, BANK2, BANK3) 중 커맨드 디코더(340)에서 설정된 거리보다 가까운 거리에 있는 일부 뱅크(BANK2, BANK3)로 커맨드 디코더(340)의 출력신호(DEC_CMD_SIG)가 전달될 때보다 커맨드 디코더(340)에서 설정된 거리보다 먼 거리에 있는 나머지 뱅크(BANK0, BANK1)로 커맨드 디코더(340)의 출력신호(DEC_CMD_SIG)가 전달될 때, 동작클록(CLK)이 커맨드 디코더(340)까지 전달되기 위해 걸리는 시간(CLK1 -> CLK2 -> CLK3)의 2배에 해당하는 시간이 더 걸릴 수 있어 그만큼 tAA 손실로 나타나게 된다.
참고로, 반도체 메모리 장치의 tAA는 'Address Access delay time'을 뜻하며, 일반적으로 읽기 커맨드(RD)와 함께 입력된 어드레스를 기준으로 해당 데이터가 데이터 출력패드를 통해 출력될 때까지의 시간을 의미한다. 이라고 하여 스펙에서는 tAA(Address Access delay time)라고 한다. 따라서, 커맨드가 뱅크에 전달되기까지 시간이 오래 걸리면 오래 걸릴수록 tAA 손실이 발생한다고 할 수 있다.
<제2 실시예>
도 6는 패리티(parity) 동작을 지원하는 본 발명의 제2 실시예에 따른 반도체 메모리 장치에서 클록 입력 패드와 제2 주변 영역의 상세한 배치를 도시한 블록 다이어그램이다.
도 7은 도 6에 도시된 패리티(parity) 동작을 지원하는 본 발명의 제2 실시예에 따른 반도체 메모리 장치에서 어드레스 신호가 전달되는 과정을 도시한 타이밍 다이어그램이다.
이하 설명되는 본 발명의 실시예에 따른 반도체 메모리 장치에서 다수의 뱅크(BANK0, BANK1, BANK2, BANK3)와 주변영역(DQPERI, ACPERI) 간에 배치되는 형태는 도 1에 도시된 도면과 동일하다. 다만, 도 6에 도시된 도면과 같이 클록 입력 패드(CLK_PAD)와 제2 주변영역(ACPERI)의 구체적인 배치 형태는 서로 다른 형태가 된다.
또한, [발명의 배경이 되는 기술]에서 설명한 바와 같이 특별히 내부 커맨드 신호(INT_CMD_CLK)와 외부 커맨드 신호(EXT_CMD_SIG)를 구별해야 하는 예시가 아닌 이상 이후 설명에서는 내부 커맨드 신호(INT_CMD_CLK)와 외부 커맨드 신호(EXT_CMD_SIG)를 구분하지 않고 커맨드 신호(INT_CMD_SIG)로만 표기하도록 하겠다. 마찬가지로, 특별히 내부 어드레스 신호(INT_ADDR_SIG)와 외부 어드레스 신호(EXT_ADDR_SIG)를 구별해야 하는 예시가 아닌 이상 이후 설명에서는 내부 어드레스 신호(INT_ADDR_SIG)와 외부 어드레스 신호(EXT_ADDR_SIG)를 구분하지 않고 어드레스 신호(INT_ADDR_SIG)로만 표기하도록 하겠다.
도 6을 참조하면, 패리티(parity) 동작을 지원하는 본 발명의 제2 실시예에 따른 반도체 메모리 장치는, 클록 입력 패드(CLK_PAD)와, 커맨드 입력패드(CMD_PAD)와, 어드레스 입력패드(ADDR_PAD)와, 에러 판단부(620)와, 지연부(600)와, 커맨드 디코더(640)를 포함하여 구성된다.
여기서, 지연부(600)는 커맨드 지연부(602)와 어드레스 지연부(604)를 포함하여 구성된다.
그 중, 커맨드 지연부(602)는 패리티 동작모드(M_PARITY가 활성화되는 구간임)에서 커맨드 입력패드(CMD_PAD)를 통해 인가되는 커맨드 신호(INT_CMD_SIG)를 동작클록(CLK)에 동기화되어 결정된 패리티 지연량만큼 지연시켜 패리티 커맨드 신호(DF_CMD_SIG)로서 출력한다. 이때, 커맨드 지연부(602)는 에러판단신호(PARITY_RESULT)에 응답하여 그 동작이 제어된다.
또한, 커맨드 지연부(602)는 노말 동작모드(M_PARITY가 비활성화되는 구간임)에서 커맨드 입력패드(CMD_PAD)를 통해 인가되는 커맨드 신호(INT_CMD_SIG)를 그대로 바이패스(bypass)하여 패리티 커맨드 신호(DF_CMD_SIG)로서 출력한다. 즉, 노말 동작모드(M_PARITY가 비활성화되는 구간임)에서 커맨드 지연부(602)는 아무런 동작도 하지 않는 것과 같은 상태가 된다.
그리고, 어드레스 지연부(604)는 패리티 동작모드(M_PARITY가 활성화되는 구간임)에서 어드레스 입력패드(ADDR_PAD)를 통해 인가되는 어드레스 신호(INT_ADDR_SIG)를 동작클록(CLK)에 동기화되어 결정된 패리티 지연량만큼 지연시켜 패리티 어드레스 신호(DF_ADDR_SIG)로서 출력한다. 이때, 어드레스 지연부(604)는 에러판단신호(PARITY_RESULT)에 응답하여 그 동작이 제어된다.
또한, 어드레스 지연부(604)는 노말 동작모드(M_PARITY가 비활성화되는 구간임)에서 어드레스 입력패드(ADDR_PAD)를 통해 인가되는 어드레스 신호(INT_ADDR_SIG)를 그대로 바이패스(bypass)하여 패리티 어드레스 신호(DF_ADDR_SIG)로서 출력한다. 즉, 노말 동작모드(M_PARITY가 비활성화되는 구간임)에서 어드레스 지연부(604)는 아무런 동작도 하지 않는 것과 같은 상태가 된다.
그리고, 커맨드 디코더(640)는 커맨드 지연부(602)에서 출력되는 패리티 커맨드 신호(DF_CMD_SIG)를 디코딩하여 다수의 뱅크(BANK0, BANK1, BANK2, BANK3)에 각각 전달한다.
그리고, 에러 판단부(620)는 커맨드 입력패드(CMD_PAD)를 통해 순차적으로 인가되는 다수의 커맨드 신호(INT_CMD_SIG)에서 에러가 발생하였는지를 판단하여 에러판단신호(PARITY_RESULT)의 활성화 여부를 결정하게 된다. 구체적으로, 에러 판단부(620)는, 어드레스 입력패드(ADDR_PAD)를 통해 인가되는 어드레스 신호(INT_ADDR_SIG)와 커맨드 입력패드(CMD_PAD)를 통해 인가되는 커맨드 신호(INT_CMD_SIG)를 입력받아 설정된 연산을 통해 커맨드 신호(INT_CMD_SIG)의 에러 발생 여부를 판단하며, 에러 판단 여부에 대응하여 그 활성화 여부가 제어되는 에러판단신호(PARITY_RESULT)는 동작클록(CLK)에 동기화되지 않는 상태가 된다. 이때, 커맨드 입력패드(CMD_PAD)를 통해 인가되는 커맨드 신호(INT_CMD_SIG)에서 에러가 발생하였는지를 판단하는 알고리즘은 이미 공지된 기술이므로 여기에서는 더 이상 설명하지 않도록 하겠다.
또한, 커맨드 지연부(602) 및 어드레스 지연부(604)의 상세한 회로는 도 4에 도시된 것과 동일하며, 전술한 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 구성을 설명하는 과정에서 이미 설명된 부분이므로 여기에서는 더 자세히 설명하지 않도록 하겠다.
또한, 패리티(parity) 동작을 지원하는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 동작도 도 5에 도시된 것과 동일하며, 전술한 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 동작을 설명하는 과정에서 이미 설명된 부분이므로 여기에서는 더 자세히 설명하지 않도록 하겠다.
한편, 본 발명의 제2 실시예에 따른 패리티(parity) 동작을 지원하는 반도체 메모리 장치에 포함되는 클록 입력 패드(CLK_PAD)와, 커맨드 입력패드(CMD_PAD)와, 어드레스 입력패드(ADDR_PAD)와, 에러 판단부(620)와, 커맨드 지연부(602)와, 어드레스 지연부(604)와, 커맨드 디코더(640)의 배치를 살펴보면 전술한 본 발명의 제1 실시예에 따른 패리티(parity) 동작을 지원하는 반도체 메모리 장치의 배치와 완전히 반대되는 배치가 되는 것을 알 수 있다.
구체적으로, 에러 판단부(620)와, 커맨드 지연부(602)와, 어드레스 지연부(604)와, 커맨드 디코더(640)는 커맨드 입력패드(CMD_PAD)와 함께 반도체 메모리 장치의 센터(center)에 위치하는 클록 입력 패드(CLK_PAD)에 최대한 인접하여 배치된다. 즉, 에러 판단부(620)와, 커맨드 지연부(602)와, 어드레스 지연부(604)와, 커맨드 디코더(640)는 커맨드 입력패드(CMD_PAD)와 함께 다수의 뱅크(BANK0, BANK1, BANK2, BANK3) 각각으로부터 설정된 거리를 유지하는 곳에 배치된다.
이와 같이, 에러 판단부(620)에 인접하여 커맨드 지연부(602)와, 어드레스 지연부(604)와, 커맨드 디코더(640)가 배치되면, 에러 판단부(620)에서는 입력 커맨드 신호(INT_CMD_SIG)의 에러 발생 여부를 신속 정확하게 판단할 수 있고, 그에 따라 매우 효율적으로 패리티 동작이 수행될 수 있다.
또한, 커맨드 지연부(602)와 커맨드 디코더(640)가 모두 반도체 메모리 장치의 센터(center)에 최대한 인접하여 배치된 상태이기 때문에 커맨드 디코더(640)에서 디코딩된 신호(DEC_CMD_SIG)가 다수의 뱅크(BANK0, BANK1, BANK2, BANK3) 각각으로 전달되는 시간이 모두 동일한 상태가 될 수 있다.
즉, 전술한 도 6과 같은 패리티(parity) 동작을 지원하는 반도체 메모리 장치의 배치에서는 커맨드 디코더(640)에서 디코딩된 신호(DEC_CMD_SIG)가 다수의 뱅크(BANK0, BANK1, BANK2, BANK3) 각각으로 전달될 때 스큐(skew)가 발생하지 않을 수 있으므로, tAA 손실이 나타나는 것을 방지할 수 있다.
하지만, 어드레스 입력패드(ADDR_PAD)를 통해 인가되는 외부 어드레스 신호(EXT_ADDR_SIG)가 내부 어드레스 신호(INT_ADDR_SIG)가 되어 어드레스 지연부(604) 및 에러 판단부(620)에 전달되기까지의 단계가 도 7에 도시된 것과 같은 상태가 되면서 고속으로 동작하는 반도체 메모리 장치에서 패리티 동작을 지원하기가 쉽지 않을 수 있다.
구체적으로, 클록 입력 패드(CLK_PAD)를 통해 인가되는 클록(CLK)이 어드레스 입력패드(ADDR_PAD)까지 전달되어 어드레스 입력패드(ADDR_PAD)를 통해 인가되는 외부 어드레스 신호(EXT_ADDR_SIG)를 동기화시키기까지 걸리는 시간(T1, T2)을 거쳐서 중간 어드레스 신호(PRE_ADDR_SIG)가 출력된다.
이렇게 출력된 중간 어드레스 신호(PRE_ADDR_SIG)와 외부 어드레스 신호(EXT_ADDR_SIG) 사이의 시간 차이는 동작 클록(CLK)의 한 주기(1tck) 안에 포함되는 상태라는 것을 알 수 있다.
하지만, 중간 어드레스 신호(PRE_ADDR_SIG)가 다시 어드레스 지연부(604) 및 에러 판단부(620)까지 전달되는 과정에서 추가되는 시간(T3)이 더해져서 내부 어드레스 신호(INT_ADDR_SIG)가 되는 시점이 되면 동작 클록(CLK)의 한 주기(1tck)를 넘어서는 상태가 되는 것을 알 수 있다. 즉, 외부 어드레스 신호(EXT_ADDR_SIG)가 내부 어드레스 신호(INT_ADDR_SIG)로서 출력되는 시간간격이 동작클록(CLK) 한 주기(1tck)보다 더 긴 상태가 될 수 있고, 이와 같은 상태에서 반도체 메모리 장치는 정상적인 패리티(parity) 동작을 수행할 수 없다.
물론, 도 7에서는 클록 입력 패드(CLK_PAD)를 통해 인가되는 클록(CLK)이 어드레스 입력패드(ADDR_PAD)까지 전달되는 시간(T1)과 중간 어드레스 신호(PRE_ADDR_SIG)가 다시 어드레스 지연부(604) 및 에러 판단부(620)까지 전달되는 과정에서 추가되는 시간(T3)을 거의 최대치로 설정한 상태이므로, 외부 어드레스 신호(EXT_ADDR_SIG)가 내부 어드레스 신호(INT_ADDR_SIG)로서 출력되기까지 걸리는 시간이 동작클록(CLK)의 한 주기(1tck)를 넘어선 상태일 수도 있다. 하지만, 고속으로 동작하는 반도체 메모리 장치의 경우 동작클록(CLK)의 한 주기(1tck)가 점점 더 짧아진다는 것을 감안하면 고속으로 동작하는 반도체 메모리 장치에 전술한 도 6과 같은 배치로 패리티(parity) 동작을 지원하는 구성을 적용하는 것은 패리티(parity) 동작의 안정성에 의문을 줄 수 있다.
<제3 실시예>
도 8는 패리티(parity) 동작을 지원하는 본 발명의 제3 실시예에 따른 반도체 메모리 장치에서 클록 입력 패드와 제2 주변 영역의 상세한 배치를 도시한 블록 다이어그램이다.
도 9는 도 8에 도시된 패리티(parity) 동작을 지원하는 본 발명의 제3 실시예에 따른 반도체 메모리 장치의 구성요소 중 커맨드 지연부와 어드레스 지연부를 상세히 도시한 회로도이다.
도 10은 도 8에 도시된 패리티(parity) 동작을 지원하는 본 발명의 제3 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.
이하 설명되는 본 발명의 실시예에 따른 반도체 메모리 장치에서 다수의 뱅크(BANK0, BANK1, BANK2, BANK3)와 주변영역(DQPERI, ACPERI) 간에 배치되는 형태는 도 1에 도시된 도면과 동일하다. 다만, 도 8에 도시된 도면과 같이 클록 입력 패드(CLK_PAD)와 제2 주변영역(ACPERI)의 구체적인 배치 형태는 서로 다른 형태가 된다.
또한, [발명의 배경이 되는 기술]에서 설명한 바와 같이 특별히 내부 커맨드 신호(INT_CMD_CLK)와 외부 커맨드 신호(EXT_CMD_SIG)를 구별해야 하는 예시가 아닌 이상 이후 설명에서는 내부 커맨드 신호(INT_CMD_CLK)와 외부 커맨드 신호(EXT_CMD_SIG)를 구분하지 않고 커맨드 신호(INT_CMD_SIG)로만 표기하도록 하겠다. 마찬가지로, 특별히 내부 어드레스 신호(INT_ADDR_SIG)와 외부 어드레스 신호(EXT_ADDR_SIG)를 구별해야 하는 예시가 아닌 이상 이후 설명에서는 내부 어드레스 신호(INT_ADDR_SIG)와 외부 어드레스 신호(EXT_ADDR_SIG)를 구분하지 않고 어드레스 신호(INT_ADDR_SIG)로만 표기하도록 하겠다.
도 8을 참조하면, 패리티(parity) 동작을 지원하는 본 발명의 실시예에 따른 반도체 메모리 장치는, 클록 입력 패드(CLK_PAD)와, 커맨드 입력패드(CMD_PAD)와, 어드레스 입력패드(ADDR_PAD)와, 에러 판단부(820)와, 지연부(800)와, 커맨드 디코더(840)와, 커맨드 지연부(810)를 포함하여 구성된다. 여기서, 지연부(800)는 설계자의 선택에 따라 도면에 도시된 바와 달리 어드레스 지연부(804)만 포함하여 구성될 수도 있고, 도면에 도시된 것과 같이 제2 커맨드 지연부(802)와 어드레스 지연부(804)를 포함하여 구성될 수도 있다.
커맨드 지연부(810)는 패리티 동작모드(M_PARITY가 활성화되는 구간임)에서 커맨드 입력패드(CMD_PAD)를 통해 인가되는 커맨드 신호(INT_CMD_SIG)를 동작클록(CLK)에 동기화되어 결정된 패리티 지연량만큼 지연시켜 패리티 커맨드 신호(DF_CMD_SIG)로서 출력한다. 이때, 커맨드 지연부(810)는 에러판단신호(PARITY_RESULT)에 응답하여 그 동작이 제어된다.
또한, 커맨드 지연부(810)는 노말 동작모드(M_PARITY가 비활성화되는 구간임)에서 커맨드 입력패드(CMD_PAD)를 통해 인가되는 커맨드 신호(INT_CMD_SIG)를 그대로 바이패스(bypass)하여 패리티 커맨드 신호(DF_CMD_SIG)로서 출력한다. 즉, 노말 동작모드(M_PARITY가 비활성화되는 구간임)에서 커맨드 지연부(810)는 아무런 동작도 하지 않는 것과 같은 상태가 된다.
그리고, 제2 커맨드 지연부(802)는 패리티 동작모드(M_PARITY가 활성화되는 구간임)에서 패리티 지연량에 대응하는 구간동안 커맨드 입력패드(CMD_PAD)를 통해 인가되는 커맨드 신호(INT_CMD_SIG)를 래치한다. 이때, 제2 커맨드 지연부(802)는 에러판단신호(PARITY_RESULT)에 응답하여 그 동작이 제어된다.
또한, 제2 커맨드 지연부(802)는 노말 동작모드(M_PARITY가 비활성화되는 구간임)에서 커맨드 입력패드(CMD_PAD)를 통해 인가되는 커맨드 신호(INT_CMD_SIG)를 래치하지 않는다.
이와 같인 제2 커맨드 지연부(802)는 커맨드 지연부(810)의 더미(dummy)로서, 패리티 동작모드(M_PARITY가 활성화되는 구간임)에서 패리티 지연량에 대응하는 구간동안 커맨드 입력패드(CMD_PAD)를 통해 순차적으로 인가되었던 다수의 커맨드 신호(INT_CMD_SIG)를 쉬프팅 방식으로 각각 래치(latch)하되, 에러판단신호(PARITY_RESULT)에 응답하여 그 동작이 온/오프 제어되며, 출력제어신호 - 도면에 도시되지 않음 - 에 응답하여 래치(latch)된 커맨드 신호(INT_CMD_SIG)의 출력여부가 제어된다.
전술한 제2 커맨드 지연부(802)는 설계자에 의해 도 8의 구성에서 제외되어도 상관이 없을 수 있는데, 그 이유는, 제2 커맨드 지연부(802)의 역할 자체가 패리티(parity) 동작구간에서 입력되는 설정된 개수의 커맨드 신호(INT_CMD_SIG)들을 래치(latch)하는데 있기 때문이다.
그리고, 어드레스 지연부(804)는 패리티 동작모드(M_PARITY가 활성화되는 구간임)에서 어드레스 입력패드(ADDR_PAD)를 통해 인가되는 어드레스 신호(INT_ADDR_SIG)를 동작클록(CLK)에 동기화되어 결정된 패리티 지연량만큼 지연시켜 패리티 어드레스 신호(DF_ADDR_SIG)로서 출력한다. 이때, 어드레스 지연부(804)는 에러판단신호(PARITY_RESULT)에 응답하여 그 동작이 제어된다.
또한, 어드레스 지연부(804)는 노말 동작모드(M_PARITY가 비활성화되는 구간임)에서 어드레스 입력패드(ADDR_PAD)를 통해 인가되는 어드레스 신호(INT_ADDR_SIG)를 그대로 바이패스(bypass)하여 패리티 어드레스 신호(DF_ADDR_SIG)로서 출력한다. 즉, 노말 동작모드(M_PARITY가 비활성화되는 구간임)에서 어드레스 지연부(804)는 아무런 동작도 하지 않는 것과 같은 상태가 된다.
그리고, 커맨드 디코더(840)는 커맨드 지연부(810)에서 출력되는 패리티 커맨드 신호(DF_CMD_SIG)를 디코딩하여 다수의 뱅크(BANK0, BANK1, BANK2, BANK3)에 각각 전달한다.
그리고, 에러 판단부(820)는 커맨드 입력패드(CMD_PAD)를 통해 순차적으로 인가되는 다수의 커맨드 신호(INT_CMD_SIG)에서 에러가 발생하였는지를 판단하여 에러판단신호(PARITY_RESULT)의 활성화 여부를 결정하게 된다. 구체적으로, 에러 판단부(820)는, 어드레스 입력패드(ADDR_PAD)를 통해 인가되는 어드레스 신호(INT_ADDR_SIG)와 커맨드 입력패드(CMD_PAD)를 통해 인가되는 커맨드 신호(INT_CMD_SIG)를 입력받아 설정된 연산을 통해 커맨드 신호(INT_CMD_SIG)의 에러 발생 여부를 판단하며, 에러 판단 여부에 대응하여 그 활성화 여부가 제어되는 에러판단신호(PARITY_RESULT)는 동작클록(CLK)에 동기화되지 않는 상태가 된다. 이때, 커맨드 입력패드(CMD_PAD)를 통해 인가되는 커맨드 신호(INT_CMD_SIG)에서 에러가 발생하였는지를 판단하는 알고리즘은 이미 공지된 기술이므로 여기에서는 더 이상 설명하지 않도록 하겠다.
도 9를 참조하면, 커맨드 지연부(810) 및 어드레스 지연부(804)의 상세한 회로 구성을 알 수 있다.
구체적으로, 커맨드 지연부(810)는, 패리티 동작모드(M_PARITY가 활성화되는 구간임)에서 커맨드 입력패드(CMD_PAD)를 통해 순차적으로 인가되는 다수의 커맨드 신호(INT_CMD_SIG)를 동작클록(CLK)의 토글링에 대응하는 단계적인 FIFO(First In First Out) 방식으로 패리티 지연량만큼씩 지연시키기 위한 단계적 커맨드 지연부(812)와, 노말 동작모드(M_PARITY가 비활성화되는 구간임)에서 커맨드 입력패드(CMD_PAD)를 통해 인가되는 커맨드 신호(INT_CMD_SIG)를 바이패스 시키기 위한 커맨드 바이패스부(814), 및 패리티 동작모드(M_PARITY가 활성화되는 구간임)에서 에러판단신호(PARITY_RESULT)에 응답하여 단계적 커맨드 지연부(810)의 동작을 온/오프 제어하기 위한 커맨드 동작제어부(816)를 구비한다.
여기서, 단계적 커맨드 지연부(812)는, 커맨드 동작제어부(816)의 출력신호가 활성화구간에서 인가되는 신호를 동작클록(CLK)의 한 주기(1tck)만큼씩 지연시켜 출력하는 체인형태로 접속된 다수의 커맨드 지연 플리플롭(F1, F2, F3, F4, F5)와, 패리티 지연량 설정신호(CA5, CA4, CA3, CA2, CA1)에 응답하여 커맨드 입력패드(CMD_PAD)를 통해 순차적으로 인가되는 다수의 커맨드 신호(INT_CMD_SIG)를 다수의 커맨드 지연 플리플롭(F1, F2, F3, F4, F5) 중 어느 하나의 플리플롭에 인가하기 위한 커맨드 입력 선택부(M1, M2, M3, M4, M5), 및 다수의 커맨드 지연 플리플롭(F1, F2, F3, F4, F5) 각각의 입력단에 접속되어 커맨드 입력 선택부(M1, M2, M3, M4, M5)를 통해 인가되는 신호를 래치(latch)하는 다수의 커맨드 래치(L1, L2, L3, L4, L5)를 구비한다. 또한, 단계적 커맨드 지연부(812)에는 패리티 동작모드(M_PARITY가 활성화되는 구간임)에서 인가되는 커맨드 신호(INT_CMD_SIG)를 커맨드 입력 선택부(M1, M2, M3, M4, M5)로 전달하고, 노말 동작모드(M_PARITY가 비활성화되는 구간임)에서 인가되는 커맨드 신호(INT_CMD_SIG)를 커맨드 입력 선택부(M1, M2, M3, M4, M5)로 전달하지 않기 위한 낸드게이트(NAND2)를 더 구비한다.
또한, 커맨드 바이패스부(814)는, 노말 동작모드(M_PARITY가 비활성화되는 구간임)에서 커맨드 신호(INT_CMD_SIG)를 그대로 전달하고, 패리티 동작모드(M_PARITY가 활성화되는 구간임)에서 커맨드 신호(INT_CMD_SIG)와 상관없이 로직'하이'(High)로 활성화된 신호를 출력하는 제1 낸드게이트(NAND1)와, 제1 낸드게이트(NAND1)의 출력신호와 단계적 커맨드 지연부(812)의 출력신호를 입력받아 부정 논리곱하여 패리티 커맨드 신호(DF_CMD_SIG)로서 출력하는 제2 낸드게이트(NAND4)를 구비한다. 또한, 제2 낸드게이트(NAND4)의 출력단에는 두 개의 인버터(INT3, INT4)가 접속되어 있어 제2 낸드게이트(gate)에서 출력되는 패리티 커맨드 신호(DF_CMD_SIG)의 논리레벨을 그대로 유지하여 출력한다.
또한, 커맨드 동작제어부(816)는, 패리티 동작모드(M_PARITY가 활성화되는 구간임)에서 에러판단신호(PARITY_RESULT)가 로직'하이'(High)로 활성화될 때 다수의 커맨드 지연 플리플롭(F1, F2, F3, F4, F5)의 동작을 오프(off)시키고, 에러판단신호(PARITY_RESULT)가 로직'로우'(Low)로 비활성화될 때 다수의 커맨드 지연 플리플롭(F1, F2, F3, F4, F5)의 동작을 온(on)시키기 위한 인버터(IN2)와 낸드게이트(NAND3)을 구비한다.
그리고, 어드레스 지연부(804)는 패리티 동작모드(M_PARITY가 활성화되는 구간임)에서 어드레스 입력패드(ADDR_PAD)를 통해 순차적으로 인가되는 다수의 어드레스 신호(INT_ADDR_SIG)를 동작클록(CLK)의 토글링에 대응하는 단계적인 FIFO(First In First Out) 방식으로 패리티 지연량만큼씩 지연시키기 위한 단계적 어드레스 지연부(8042)와, 노말 동작모드(M_PARITY가 비활성화되는 구간임)에서 어드레스 입력패드(ADDR_PAD)를 통해 인가되는 어드레스 신호(INT_ADDR_SIG)를 바이패스 시키기 위한 어드레스 바이패스부(8044), 및 패리티 동작모드(M_PARITY가 활성화되는 구간임)에서 에러판단신호(PARITY_RESULT)에 응답하여 단계적 어드레스 지연부(8042)의 동작을 온/오프 제어하기 위한 어드레스 동작제어부(8046)를 구비한다.
여기서, 단계적 어드레스 지연부(8042)는, 어드레스 동작제어부(8046)의 출력신호가 활성화구간에서 인가되는 신호를 동작클록(CLK)의 한 주기(1tck)만큼씩 지연시켜 출력하는 체인형태로 접속된 다수의 어드레스 지연 플리플롭(F1, F2, F3, F4, F5)와, 패리티 지연량 설정신호(CA5, CA4, CA3, CA2, CA1)에 응답하여 어드레스 입력패드(ADDR_PAD)를 통해 순차적으로 인가되는 다수의 어드레스 신호(INT_ADDR_SIG)를 다수의 어드레스 지연 플리플롭(F1, F2, F3, F4, F5) 중 어느 하나의 플리플롭에 인가하기 위한 어드레스 입력 선택부(M1, M2, M3, M4, M5), 및 다수의 어드레스 지연 플리플롭(F1, F2, F3, F4, F5) 각각의 입력단에 접속되어 어드레스 입력 선택부(M1, M2, M3, M4, M5)를 통해 인가되는 신호를 래치(latch)하는 다수의 어드레스 래치(L1, L2, L3, L4, L5)를 구비한다.
또한, 단계적 어드레스 지연부(8042)에는 패리티 동작모드(M_PARITY가 활성화되는 구간임)에서 인가되는 어드레스 신호(INT_ADDR_SIG)를 어드레스 입력 선택부(M1, M2, M3, M4, M5)로 전달하고, 노말 동작모드(M_PARITY가 비활성화되는 구간임)에서 인가되는 어드레스 신호(INT_ADDR_SIG)를 어드레스 입력 선택부(M1, M2, M3, M4, M5)로 전달하지 않기 위한 낸드게이트(NAND2)를 더 구비한다.
또한, 어드레스 바이패스부(8044)는, 노말 동작모드(M_PARITY가 비활성화되는 구간임)에서 어드레스 신호(INT_ADDR_SIG)를 그대로 전달하고, 패리티 동작모드(M_PARITY가 활성화되는 구간임)에서 어드레스 신호(INT_ADDR_SIG)와 상관없이 로직'하이'(High)로 활성화된 신호를 출력하는 제1 낸드게이트(NAND1)와, 제1 낸드게이트(NAND1)의 출력신호와 단계적 어드레스 지연부(8042)의 출력신호를 입력받아 부정 논리곱하여 패리티 어드레스 신호(DF_ADDR_SIG)로서 출력하는 제2 낸드게이트(NAND4)를 구비한다. 또한, 제2 낸드게이트(NAND4)의 출력단에는 두 개의 인버터(INT3, INT4)가 접속되어 있어 제2 낸드게이트(gate)에서 출력되는 패리티 어드레스 신호(DF_ADDR_SIG)의 논리레벨을 그대로 유지하여 출력한다.
또한, 커맨드 동작제어부(8046)는, 패리티 동작모드(M_PARITY가 활성화되는 구간임)에서 에러판단신호(PARITY_RESULT)가 로직'하이'(High)로 활성화될 때 다수의 어드레스 지연 플리플롭(F1, F2, F3, F4, F5)의 동작을 오프(off)시키고, 에러판단신호(PARITY_RESULT)가 로직'로우'(Low)로 비활성화될 때 다수의 어드레스 지연 플리플롭(F1, F2, F3, F4, F5)의 동작을 온(on)시키기 위한 인버터(IN2)와 낸드게이트(NAND3)을 구비한다.
참고로, 패리티 지연량 설정신호(CA5, CA4, CA3, CA2, CA1)는 메모리 레지스터 셋(Memory Register Set : MRS)과 같은 도면에 도시되지 않았지만 반도체 메모리 장치에 일반적으로 포함될 수 있는 구성요소를 통해 설계자가 의도한대로 그 값이 설정될 수 있다. 즉, 전술한 커맨드 지연부(810)와 어드레스 지연부(804)의 패리티 지연량은 설계자가 의도한 대로 그 값을 설정하는 것이 가능하다.
그리고, 제2 커맨드 지연부(802)의 상세한 구성은, 커맨드 지연부(810)의 상세한 구성과 완전히 일치한다. 다만, 패리티 지연량에 대응하는 구간동안 인가되는 커맨드 신호(INT_CMD_SIG)들을 래치(latch)하는 것이 제2 커맨드 지연부(802)의 존재 목적이기 때문에, 메모리 레지스터 셋(Memory Register Set : MRS)과 같은 도면에 도시되지 않았지만 반도체 메모리 장치에 일반적으로 포함될 수 있는 구성요소를 통해 설계자가 의도한대로 그 값이 설정될 수 있는 출력제어신호를 통해 제2 커맨드 지연부(802)에 래치된 커맨드 신호(INT_CMD_SIG)를 출력해주는 구성이 더 포함될 수 있다.
도 10을 참조하면, 패리티(parity) 동작을 지원하는 본 발명의 제3 실시예에 따른 반도체 메모리 장치의 동작을 알 수 있다.
구체적으로, 패리티 동작모드(M_PARITY가 활성화되는 구간임)에 진입하면, 커맨드 지연부(810)에서는 커맨드 신호(INT_CMD_SIG)를 패리티 지연량만큼 지연시켜 패리티 커맨드 신호(DF_CMD_SIG)로서 출력한다.
또한, 커맨드 신호(INT_CMD_SIG)는 순차적으로 다수개의 커맨드(CMD-3, CMD-2, CMD-1, CMD+1, CMD+2)가 입력되는 것을 알 수 있으며, 그에 따라, 패리티 커맨드 신호(DF_CMD_SIG)도 순차적으로 다수개의 커맨드(CMD-3, CMD-2, CMD-1, CMD+1, CMD+2)가 생성되는 것을 알 수 있다.
참고로, 커맨드 신호(INT_CMD_SIG)를 패리티 지연량만큼 지연시켜 패리티 커맨드 신호(DF_CMD_SIG)로서 출력하는 동작은 커맨드 지연부(810)에 의해 수행되면, 제2 커맨드 지연부(802)는 패리티 지연량에 대응하는 구간동안 입력된 커맨드 신호를 저장하게 될 것이다. 예컨대, 순차적인 다수개의 커맨드(CMD-3, CMD-2, CMD-1, CMD+1, CMD+2) 중 가장 먼저 입력되는 커맨드(CMD-3)가 인가되어 패리티 지연량만큼 지연되는 구간에서 두 번째 및 세 번째로 인가되는 커맨드(CMD-2, CMD-1)가 인가되며, 제2 커맨드 지연부(802)는 첫 번째로 인가된 커맨드(CMD-3)이 에러 판단부(820)에서 에러 커맨드가 아니라는 것을 확정받기 전까지 두 번째 및 세 번째로 인가되는 커맨드(CMD-2, CMD-1)를 래치(latch)하고 있게 된다.
이때, 순차적으로 입력되는 다수개의 커맨드(CMD-3, CMD-2, CMD-1, CMD+1, CMD+2) 중 세 번째로 인가되는 커맨드(CMD-1) 다음으로 인가되는 커맨드는 에러 커맨드(ERR)가 되는 것을 알 수 있다. 따라서, 에러 판단부(820)에서 이를 검출하여 에러 커맨드(ERR)라는 것을 판단하게 되고, 판단하자마자 에러판단신호(PARITY_RESULT)를 로직'로우'(Low)에서 로직'하이'(High)로 활성화시켜 반도체 메모리 장치에 커맨드 입력 에러가 발생했다는 것을 알려 줄 수 있게 된다.
이때, 에러판단신호(PARITY_RESULT)의 활성화여부가 결정되는 시점이 동작클록(CLK)에 동기화되지 않으므로 PVT(Process, Voltage, Temperature) 변동에 따라 에러판단신호(PARITY_RESULT)의 활성화시점이 변동될 수 있다. 즉, 에러 커맨드(ERR)가 발생한 시점부터 에러판단신호(PARITY_RESULT)가 활성화되는 시점까지의 구간길이가 어느 정도가 될 지는 PVT(Process, Voltage, Temperature) 변동에 따라 달라질 수 있다.
예컨대, PVT(Process, Voltage, Temperature)변동이 거의 없는 상태가 되어 베스트 컨디션(best condition)에서 동작하게 될 때에는 에러 커맨드(ERR)가 인가된 직후 그 다음 커맨드(CMD+1)가 인가되기 전에 에러판단신호(PARITY_RESULT)가 활성화될 것이고, PVT(Process, Voltage, Temperature) 변동이 심하게 발생하여 워스트 컨디션(worst condition)에서 동작하게 될 때에는 에러 커맨드(ERR)가 인간된 후 여러 개의 커맨드(CMD+1, CMD+2)가 더 인가된 후에 에러판단신호(PARITY_RESULT)가 활성화될 것이다.
전술한 바와 같이 도 8 내지 도 10에 도시된 본 발명의 제3 실시예에 따른 반도체 메모리 장치는 패리티(parity) 동작을 지원하게 되어 커맨드 입력패드(CMD_PAD)를 통해 인가되는 다수개의 커맨드(CMD-3, CMD-2, CMD-1, CMD+1, CMD+2) 중 에러 커맨드(ERR)가 발생할 때, 에러판단신호(PARITY_RESULT)의 논리레벨 변동을 통해 반도체 메모리 장치에 알려 줄 수 있고, 그에 따라 반도체 메모리 장치에서는 동작을 멈추거나 에러 커맨드(ERR)를 무시하고 동작하는 방식 등으로 대응할 수 있다.
한편, 본 발명의 제3 실시예에 따른 패리티(parity) 동작을 지원하는 반도체 메모리 장치에 포함되는 클록 입력 패드(CLK_PAD)와, 커맨드 입력패드(CMD_PAD)와, 어드레스 입력패드(ADDR_PAD)와, 에러 판단부(820)와, 커맨드 지연부(810)와, 어드레스 지연부(804)와, 커맨드 디코더(840)의 배치를 살펴보면, 전술한 본 발명의 제1 실시예에 따른 패리티(parity) 동작을 지원하는 반도체 메모리 장치의 배치에 따른 장점과 제2 실시예에 따른 패리티(parity) 동작을 지원하는 반도체 메모리 장치의 장점을 합해놓은 배치가 되는 것을 알 수 있다.
구체적으로, 커맨드 지연부(810)와 커맨드 디코더(840)는 커맨드 입력패드(CMD_PAD)와 함께 반도체 메모리 장치의 센터(center)에 위치하는 클록 입력 패드(CLK_PAD)에 최대한 인접하여 배치된다. 즉, 커맨드 지연부(810)와 커맨드 디코더(840)는 커맨드 입력패드(CMD_PAD)와 함께 다수의 뱅크(BANK0, BANK1, BANK2, BANK3) 각각으로부터 설정된 거리를 유지하는 곳에 배치된다.
그리고, 에러 판단부(820)와, 어드레스 지연부(804) - 지연부(800)에 포함되어 있음 - 는 어드레스 입력패드(ADDR_PAD)에 인접하여 배치된다. 즉, 에러 판단부(820)와 어드레스 지연부(804)는 다수의 뱅크(BANK0, BANK1, BANK2, BANK3) 중 일부 뱅크(BANK2, BANK3)에는 설정된 거리보다 가까운 곳에 배치되고 나머지 뱅크(BANK0, BANK1)에는 설정된 거리보다 먼 곳에 배치된다.
이와 같이, 에러 판단부(820)에 인접하여 어드레스 지연부(804) 및 어드레스 입력패드(ADDR_PAD)가 배치되면, 에러 판단부(820)에서는 입력 커맨드 신호(INT_CMD_SIG)의 에러 발생 여부를 신속 정확하게 판단할 수 있고, 그에 따라 매우 효율적으로 패리티 동작이 수행될 수 있다.
또한, 커맨드 지연부(810)와 커맨드 디코더(840)가 모두 반도체 메모리 장치의 센터(center)에 최대한 인접하여 배치된 상태이기 때문에 커맨드 디코더(840)에서 디코딩된 신호(DEC_CMD_SIG)가 다수의 뱅크(BANK0, BANK1, BANK2, BANK3) 각각으로 전달되는 시간이 모두 동일한 상태가 될 수 있다.
즉, 전술한 도 8과 같은 패리티(parity) 동작을 지원하는 반도체 메모리 장치의 배치에서는 커맨드 디코더(840)에서 디코딩된 신호(DEC_CMD_SIG)가 다수의 뱅크(BANK0, BANK1, BANK2, BANK3) 각각으로 전달될 때 스큐(skew)가 발생하지 않을 수 있으므로, tAA 손실이 나타나는 것을 방지할 수 있다.
또한, 에러 판단부(820)에 인접하여 어드레스 지연부(804) 및 어드레스 입력패드(ADDR_PAD)가 배치되기 때문에, 어드레스 입력패드(ADDR_PAD)를 통해 인가되는 외부 어드레스 신호(EXT_ADDR_SIG)가 내부 어드레스 신호(INT_ADDR_SIG)가 되어 어드레스 지연부(804) 및 에러 판단부(820)에 전달되기까지의 단계가 매우 단순해지게 된다.
즉, 전술한 도 8과 같은 패리티(parity) 동작을 지원하는 반도체 메모리 장치의 배치에서는 어드레스 입력패드(ADDR_PAD)를 통해 인가되는 외부 어드레스 신호(EXT_ADDR_SIG)가 내부 어드레스 신호(INT_ADDR_SIG)가 되어 어드레스 지연부(804) 및 에러 판단부(820)에 전달되기까지의 시간이 얼마 걸리지 않는 상태가 되기 때문에 고속으로 동작하는 반도체 메모리 장치에서도 얼마든지 패리티(parity) 동작을 지원하는게 가능하다. 따라서, 고속으로 동작하는 반도체 메모리 장치에서도 안정적으로 패리티(parity) 동작을 수행하는 것이 가능하다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 커맨드 입력패드(CMD_PAD)를 통해 인가되는 커맨드 신호(INT_CMD_SIG)에서 에러가 발생하였는지를 판단하여 에러판단신호(PARITY_RESULT)의 논리레벨 변동시키는 방식을 통해 반도체 메모리 장치 내부에서 패리티(parity) 동작을 지원할 수 있다.
또한, 커맨드 신호(INT_CMD_SIG)를 디코딩하여 다수의 뱅크(BANK0, BANK1, BANK2, BANK3)로 전달하기 위한 구성요소 - 커맨드 디코더를 의미함 - 가 항상 반도체 메모리 장치의 센터(center)에 배치될 수 있도록 함으로써 반도체 메모리 장치 내부에 포함된 다수의 뱅크(BANK0, BANK1, BANK2, BANK3)들이 서로 간에 스큐(skew) 없이, 즉, tAA 손실 없이 패리티(parity) 동작이 수행되도록 한다.
또한, 커맨드 신호(INT_CMD_SIG)에서 에러가 발생하였는지를 판단하기 위한 구성요소 - 에러 판단부를 의미함 - 가 항상 어드레스 입력패드(ADDR_PAD)에 인접한 위치에 배치될 수 있도록 함으로써 동작클록(CLK)의 주파수 제한 없는 패리티(parity) 동작을 지원하여 고속으로 패리티 동작을 수행할 수 있도록 한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
240, 340, 640, 840 : 커맨드 디코더
320, 620, 820 : 에러 판단부 300, 600, 800 : 지연부
302, 602, 810 : 커맨드 지연부 802 : 제2 커맨드 지연부
304, 604, 804 : 어드레스 지연부

Claims (20)

  1. 패리티 동작모드에서 커맨드 입력패드를 통해 인가되는 커맨드 신호를 패리티 지연량 - 동작클록에 동기화됨 - 만큼 지연시켜 패리티 커맨드 신호로서 출력하되, 에러판단신호에 응답하여 그 동작이 제어되는 커맨드 지연부;
    상기 패리티 커맨드 신호를 디코딩하여 다수의 뱅크에 전달하는 커맨드 디코더; 및
    상기 커맨드 신호의 에러 발생 여부를 판단하여 상기 에러판단신호를 생성하는 에러 판단부를 구비하며,
    상기 커맨드 지연부와 상기 커맨드 디코더 및 상기 커맨드 입력패드가 각각 서로 인접하여 상기 다수의 뱅크 각각으로부터 설정된 거리를 유지하는 곳에 배치되는 반도체 메모리 장치.
  2. [청구항 2은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 패리티 동작모드에서 어드레스 입력패드를 통해 인가되는 어드레스 신호를 상기 패리티 지연량만큼 지연시켜 패리티 어드레스 신호로서 출력하되, 상기 에러판단신호에 응답하여 그 동작이 제어되는 어드레스 지연부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. [청구항 3은(는) 설정등록료 납부시 포기되었습니다.]
    제2항에 있어서,
    상기 어드레스 지연부와 상기 에러 판단부 및 상기 어드레스 입력패드가 각각 서로 인접하여 상기 다수의 뱅크 중 일부 뱅크에는 상기 설정된 거리보다 가깝고 나머지 뱅크에는 상기 설정된 거리보다 먼 곳에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  4. [청구항 4은(는) 설정등록료 납부시 포기되었습니다.]
    제3항에 있어서,
    상기 커맨드 지연부는 노말 동작모드에서 상기 커맨드 입력패드를 통해 인가되는 상기 커맨드 신호를 지연시키지 않고 그대로 바이패스 시켜 상기 패리티 커맨드 신호로서 출력하고,
    상기 어드레스 지연부는 상기 노말 동작모드에서 상기 어드레스 입력패드를 통해 인가되는 상기 어드레스 신호를 지연시키지 않고 그대로 바이패스 시켜 패리티 어드레스 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  5. [청구항 5은(는) 설정등록료 납부시 포기되었습니다.]
    제4항에 있어서,
    상기 커맨드 지연부는,
    상기 패리티 동작모드에서 상기 커맨드 입력패드를 통해 순차적으로 인가되는 다수의 상기 커맨드 신호를 상기 동작클록의 토글링에 대응하는 단계적인 FIFO(First In First Out) 방식으로 상기 패리티 지연량만큼씩 지연시키는 단계적 커맨드 지연부;
    상기 노말 동작모드에서 상기 커맨드 입력패드를 통해 인가되는 상기 커맨드 신호를 바이패스 시키기 위한 커맨드 바이패스부;
    상기 패리티 동작모드에서 상기 에러판단신호에 응답하여 상기 단계적 커맨드 지연부의 동작을 온/오프 제어하기 위한 커맨드 동작제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. [청구항 6은(는) 설정등록료 납부시 포기되었습니다.]
    제5항에 있어서,
    상기 단계적 커맨드 지연부는,
    상기 커맨드 동작제어부의 출력신호가 활성화되는 구간에서 인가되는 신호를 상기 동작클록의 한 주기만큼씩 지연시켜 출력하는 체인형태로 접속된 다수의 커맨드 지연 플리플롭;
    패리티 지연량 설정신호에 응답하여 상기 커맨드 입력패드를 통해 순차적으로 인가되는 다수의 상기 커맨드 신호를 상기 다수의 커맨드 지연 플리플롭 중 어느 하나의 플리플롭에 인가하기 위한 커맨드 입력 선택부; 및
    상기 다수의 커맨드 지연 플리플롭 각각의 입력단에 접속되어 상기 커맨드 입력 선택부를 통해 인가되는 신호를 래치하는 다수의 커맨드 래치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. [청구항 7은(는) 설정등록료 납부시 포기되었습니다.]
    제4항에 있어서,
    상기 어드레스 지연부는,
    상기 패리티 동작모드에서 상기 어드레스 입력패드를 통해 순차적으로 인가되는 다수의 상기 어드레스 신호를 상기 동작클록의 토글링에 대응하는 단계적인 FIFO(First In First Out) 방식으로 상기 패리티 지연량만큼씩 지연시키기 위한 단계적 어드레스 지연부;
    상기 노말 동작모드에서 상기 어드레스 입력패드를 통해 인가되는 상기 어드레스 신호를 바이패스 시키기 위한 어드레스 바이패스부;
    상기 패리티 동작모드에서 상기 에러판단신호에 응답하여 상기 단계적 어드레스 지연부의 동작을 온/오프 제어하기 위한 어드레스 동작제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. [청구항 8은(는) 설정등록료 납부시 포기되었습니다.]
    제7항에 있어서,
    상기 단계적 어드레스 지연부는,
    상기 어드레스 동작제어부의 출력신호가 활성화되는 구간에서 인가되는 신호를 상기 동작클록의 한 주기만큼씩 지연시켜 출력하는 체인형태로 접속된 다수의 어드레스 지연 플리플롭;
    패리티 지연량 설정신호에 응답하여 상기 어드레스 입력패드를 통해 순차적으로 인가되는 다수의 상기 어드레스 신호를 상기 다수의 어드레스 지연 플리플롭 중 어느 하나의 플리플롭에 인가하기 위한 어드레스 입력 선택부; 및
    상기 다수의 어드레스 지연 플리플롭 각각의 입력단에 접속되어 상기 어드레스 입력 선택부를 통해 인가되는 신호를 래치하는 다수의 어드레스 래치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. [청구항 9은(는) 설정등록료 납부시 포기되었습니다.]
    제4항에 있어서,
    상기 다수의 뱅크 각각에는,
    상기 어드레스 지연부를 통해 인가되는 상기 어드레스 신호를 입력받아 디코딩하는 어드레스 디코더가 포함되는 것을 특징으로 하는 반도체 메모리 장치.
  10. [청구항 10은(는) 설정등록료 납부시 포기되었습니다.]
    제3항에 있어서,
    상기 어드레스 지연부와 상기 에러 판단부 및 상기 어드레스 입력패드에 인접하여 상기 다수의 뱅크 중 일부 뱅크에는 상기 설정된 거리보다 가깝고 나머지 뱅크에는 상기 설정된 거리보다 먼 곳에 배치되며,
    상기 패리티 동작모드에서 상기 패리티 지연량에 대응하는 구간동안 상기 커맨드 입력패드를 통해 인가되는 커맨드 신호를 래치하고, 에러판단신호에 응답하여 그 동작이 제어되는 제2 커맨드 지연부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. [청구항 11은(는) 설정등록료 납부시 포기되었습니다.]
    제10항에 있어서,
    상기 제2 커맨드 지연부는,
    노말 동작모드에서 상기 커맨드 입력패드를 통해 인가되는 상기 커맨드 신호를 래치하지 않는 것을 특징으로 하는 반도체 메모리 장치.
  12. [청구항 12은(는) 설정등록료 납부시 포기되었습니다.]
    제11항에 있어서,
    상기 제2 커맨드 지연부는,
    상기 커맨드 지연부의 더미(dummy)로서, 상기 패리티 동작모드에서 상기 패리티 지연량에 대응하는 구간에서 상기 커맨드 입력패드를 통해 순차적으로 인가되었던 다수의 커맨드 신호를 쉬프팅 방식으로 각각 래치(latch)하되, 상기 에러판단신호에 응답하여 그 동작이 온/오프 제어되며,
    출력제어신호에 응답하여 래치(latch)된 신호의 출력여부가 제어되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 삭제
  14. [청구항 14은(는) 설정등록료 납부시 포기되었습니다.]
    제2항에 있어서,
    상기 커맨드 지연부와 상기 커맨드 디코더와 상기 어드레스 지연부와 상기 에러 판단부 및 상기 커맨드 입력패드가 각각 서로 인접하여 상기 다수의 뱅크 각각으로부터 설정된 거리를 유지하는 곳에 배치되며,
    상기 어드레스 입력패드는 상기 다수의 뱅크 중 일부 뱅크에는 상기 설정된 거리보다 가깝고 나머지 뱅크에는 상기 설정된 거리보다 먼 곳에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  15. [청구항 15은(는) 설정등록료 납부시 포기되었습니다.]
    제14항에 있어서,
    상기 커맨드 지연부는 노말 동작모드에서 상기 커맨드 입력패드를 통해 인가되는 상기 커맨드 신호를 지연시키지 않고 그대로 바이패스 시켜 상기 패리티 커맨드 신호로서 출력하고,
    상기 어드레스 지연부는 상기 노말 동작모드에서 상기 어드레스 입력패드를 통해 인가되는 상기 어드레스 신호를 지연시키지 않고 그대로 바이패스 시켜 상기 패리티 어드레스 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  16. [청구항 16은(는) 설정등록료 납부시 포기되었습니다.]
    제15항에 있어서,
    상기 커맨드 지연부는,
    상기 패리티 동작모드에서 상기 커맨드 입력패드를 통해 순차적으로 인가되는 다수의 상기 커맨드 신호를 상기 동작클록의 토글링에 대응하는 단계적인 FIFO(First In First Out) 방식으로 상기 패리티 지연량만큼씩 지연시키기 위한 단계적 커맨드 지연부;
    상기 노말 동작모드에서 상기 커맨드 입력패드를 통해 인가되는 상기 커맨드 신호를 바이패스 시키기 위한 커맨드 바이패스부;
    상기 에러판단신호에 응답하여 상기 단계적 커맨드 지연부에서 출력되는 신호의 값과 상관없이 상기 패리티 커맨드 신호가 설정된 값을 갖도록 하는 커맨드 출력제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. [청구항 17은(는) 설정등록료 납부시 포기되었습니다.]
    제16항에 있어서,
    상기 단계적 커맨드 지연부는,
    인가되는 신호를 상기 동작클록의 한 주기만큼씩 지연시켜 출력하는 체인형태로 접속된 다수의 커맨드 지연 플리플롭;
    패리티 지연량 설정신호에 응답하여 상기 커맨드 입력패드를 통해 순차적으로 인가되는 다수의 상기 커맨드 신호를 상기 다수의 커맨드 지연 플리플롭 중 어느 하나의 플리플롭에 인가하기 위한 커맨드 입력 선택부; 및
    상기 다수의 커맨드 지연 플리플롭 각각의 입력단에 접속되어 상기 커맨드 입력 선택부를 통해 인가되는 신호를 래치하는 다수의 커맨드 래치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  18. [청구항 18은(는) 설정등록료 납부시 포기되었습니다.]
    제15항에 있어서,
    상기 어드레스 지연부는,
    상기 패리티 동작모드에서 상기 어드레스 입력패드를 통해 순차적으로 인가되는 다수의 상기 어드레스 신호를 상기 동작클록의 토글링에 대응하는 단계적인 FIFO(First In First Out) 방식으로 상기 패리티 지연량만큼씩 지연시키기 위한 단계적 어드레스 지연부;
    상기 노말 동작모드에서 상기 어드레스 입력패드를 통해 인가되는 상기 어드레스 신호를 바이패스 시키기 위한 어드레스 바이패스부;
    상기 에러판단신호에 응답하여 상기 단계적 어드레스 지연부에서 출력되는 신호의 값과 상관없이 상기 패리티 어드레스 신호가 설정된 값을 갖도록 하는 어드레스 출력제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  19. [청구항 19은(는) 설정등록료 납부시 포기되었습니다.]
    제18항에 있어서,
    상기 단계적 어드레스 지연부는,
    인가되는 신호를 상기 동작클록의 한 주기만큼씩 지연시켜 출력하는 체인형태로 접속된 다수의 어드레스 지연 플리플롭;
    패리티 지연량 설정신호에 응답하여 상기 어드레스 입력패드를 통해 순차적으로 인가되는 다수의 상기 어드레스 신호를 상기 다수의 어드레스 지연 플리플롭 중 어느 하나의 플리플롭에 인가하기 위한 어드레스 입력 선택부; 및
    상기 다수의 어드레스 지연 플리플롭 각각의 입력단에 접속되어 상기 어드레스 입력 선택부를 통해 인가되는 신호를 래치하는 다수의 어드레스 래치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  20. [청구항 20은(는) 설정등록료 납부시 포기되었습니다.]
    제2항에 있어서,
    상기 에러 판단부는,
    상기 어드레스 신호와 상기 커맨드 신호를 입력받아 설정된 연산을 통해 상기 커맨드 신호의 에러 발생 여부를 판단하며,
    에러 판단 여부에 대응하는 상기 에러판단신호의 활성화 시점은 상기 동작클록에 동기화되지 않는 것을 특징으로 하는 반도체 메모리 장치.
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