KR20110078096A - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

반도체 메모리 장치 및 그 동작 방법 Download PDF

Info

Publication number
KR20110078096A
KR20110078096A KR1020090134832A KR20090134832A KR20110078096A KR 20110078096 A KR20110078096 A KR 20110078096A KR 1020090134832 A KR1020090134832 A KR 1020090134832A KR 20090134832 A KR20090134832 A KR 20090134832A KR 20110078096 A KR20110078096 A KR 20110078096A
Authority
KR
South Korea
Prior art keywords
signal
response
control signal
latency
read command
Prior art date
Application number
KR1020090134832A
Other languages
English (en)
Other versions
KR101096222B1 (ko
Inventor
박햇빛
김재일
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090134832A priority Critical patent/KR101096222B1/ko
Priority to US12/751,435 priority patent/US8189425B2/en
Publication of KR20110078096A publication Critical patent/KR20110078096A/ko
Application granted granted Critical
Publication of KR101096222B1 publication Critical patent/KR101096222B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2272—Latency related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

버스트 랭스(burst length)에 따라 데이터 출력 동작을 수행하는 반도체 메모리 장치에 관한 것으로, 제1 제어신호에 응답하여 버스트랭스정보를 입력받아 저장하고, 제2 제어신호에 응답하여 저장된 버스트랭스정보를 버스트펄스신호로 출력하는 버스트펄스 생성수단, 및 읽기명령신호와 레이턴시신호의 활성화 시점에 응답하여 각각 순차적으로 활성화되는 상기 제1 및 제2 제어신호를 생성하여, 상기 버스트랭스정보의 입/출력 동작을 제어하기 위한 입출력 제어수단을 구비하는 반도체 메모리 장치를 제공한다.
버스트 랭스, 레이턴시 신호, 읽기 명령신호

Description

반도체 메모리 장치 및 그 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 버스트 랭스(burst length)에 따라 데이터 출력 동작을 수행하는 반도체 메모리 장치에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치는 데이터를 저장하기 위한 수천 만개 이상의 메모리 셀(memory cell)을 구비하고 있으며, 칩셋(chipset)에서 요구하는 명령에 따라 데이터를 저장하거나 데이터를 출력한다. 즉, 칩셋에서 쓰기 동작을 요구하는 경우 칩셋으로부터 입력되는 어드레스에 대응하는 메모리 셀에 데이터를 저장하고, 읽기 동작을 요구하는 경우 칩셋으로부터 입력되는 어드레스에 대응하는 메모리 셀에 저장된 데이터를 출력한다.
한편, 요즈음 반도체 메모리 장치는 더욱 다양한 동작이 요구되고 있으며, 이러한 동작 중에는 버스트 랭스에 따른 동작이 있다. 여기서, 버스트 랭스는 하나 의 입/출력 패드를 통해 연속적으로 출력되는 데이터의 개수를 의미한다. 즉, 버스트 랭스가 4 로 설정되는 경우 하나의 입/출력 패드를 통해 4 개의 데이터가 연속적으로 출력되고, 버스트 랭스가 8 로 설정되는 경우 8 개의 데이터가 연속적으로 출력된다. 일반적으로 버스트 랭스는 읽기 동작시 외부에서 인가되는 신호에 의하여 정의되며, 반도체 메모리 장치는 이 신호에 따라 버스트 랭스가 4 인 동작을 수행하거나, 버스트 랭스가 8 인 동작을 수행한다.
도 1 은 기준의 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도이다.
도 1 을 참조하면, 반도체 메모리 장치는 쉬프팅부(110)와 다중화부(120)를 구비한다. 쉬프팅부(110)는 지연된 외부 클럭신호(D_CLK_EXT)에 응답하여 버스트 랭스 정보(INF_BL)를 쉬프팅하기 위한 것으로, 다수의 디 플립 플롭(DFF)을 구비한다. 여기서, 버스트 랭스 정보(INF_BL)는 외부에서 입력되는 신호로서, 일반적으로 4tCK 의 펄스 폭을 가진다. 이어서, 다중화부(120)는 카스 레이턴시(CL)에 응답하여 쉬프팅부(110)의 출력신호(QR<0:6>) 중 어느 하나를 버스트 펄스신호(PUL_BL)로 출력한다. 따라서, 버스트 펄스신호(PUL_BL)는 버스트 랭스 정보(INF_BL)에 카스 레이턴시(CL)가 반영된 신호가 된다.
여기서, 버스트 랭스 정보(INF_BL)는 논리'하이' 또는 논리'로우'로 입력되며, 버스트 랭스 정보(INF_BL)가 논리'로우'인 경우 반도체 메모리 장치는 버스트 랭스가 4 인 동작을 수행하고 버스트 랭스 정보(INF_BL)가 논리'하이'인 경우 반도체 메모리 장치는 버스트 랭스가 8 인 동작을 수행한다.
도 2 는 도 1 의 회로 구성에 따른 동작을 설명하기 위한 타이밍도이다.
도 2 에는 외부 클럭신호(CLK_EXT)와, 버스트 펄스신호(PUL_BL), 및 레이턴시 신호(LTC)가 도시되어 있다. 외부 클럭신호(CLK_EXT)는 도 1 의 지연된 외부 클럭신호(D_CLK_EXT)의 소오스가 되는 신호이고, 레이턴시 신호(LTC)는 데이터의 출력 시점을 제어하기 위한 신호로서 내부 클럭신호에 동기화되며 카스 레이턴시(CL)가 반영된 신호이다. 여기서, 내부 클럭신호는 지연 고정 루프(Delay Locked Loop, DLL)에서 출력되는 신호를 의미한다.
도 2 는 반도체 메모리 장치가 비교적 저주파수의 동작 주파수로 동작 경우, 예컨대 카스 레이턴시가 5 인 경우이며, 버스트 펄스신호(PUL_BL)는 도 1 의 구성을 통해 생성된다. 도 1 에서 알 수 있듯이, 카스 레이턴시(CL)가 5 이기 때문에 버스트 랭스 정보(INF_BL)가 바로 버스트 펄스신호(PUL_BL)가 된다. 만약, 카스 레이턴시(CL)가 다르다면, 버스트 랭스 정보(INF_BL)는 지연된 외부 클럭신호(D_CLK_EXT)에 동기화되며 카스 레이턴시(CL)에 대응하는 만큼 쉬프팅된 버스트 펄스신호(PUL_BL)로 출력된다.
이어서, 내부 클럭신호와 카스 레이턴시(CL)에 따른 레이턴시 신호(LTC)의 활성화 시점은 반도체 메모리 장치의 설계에 따라 달라질 수 있으며, 여기서는 카스 레이턴시(CL)가 5 인 경우 데이터가 출력되는 시점에서 2tCK 이전에 레이턴시 신호(LTC)가 활성화된다고 가정하였다. 즉, 레이턴시 신호(LTC)는 읽기 명령신호(RD)가 활성화되는 시점에서 외부클럭신호(CLK_EXT)의 3tCK 이후 시점에 대응하는 내부 클럭신호에 동기화되어 활성화된다.
한편, 반도체 메모리 장치는 레이턴시 신호(LTC)와 버스트 펄스신호(PUL_BL)를 조합하여 버스트 랭스에 대응하는 동작을 수행한다. 다시 말하면, 레이턴시 신호(LTC)가 활성화되는 시점에 버스트 펄스신호(PUL_BL)가 논리'로우'인 경우 반도체 메모리 장치는 버스트 랭스가 4 인 동작을 수행하고, 버스트 펄스신호(PUL_BL)가 논리'하이'인 경우 버스트 랭스가 8 인 동작을 수행한다. 따라서, 레이턴시 신호(LTC)가 활성화되는 시점은 항상 버스트 펄스신호(PUL_BL)의 유효 데이터 구간(T1)에 위치해야 한다.
하지만, 반도체 메모리 장치의 동작 주파수는 나날이 높아지고 있는 상황에서 기존의 반도체 메모리 장치는 버스트 펄스신호(PUL_BL)와 레이턴시 신호(LTC)가 충분한 마진을 확보하지 못하는 문제점이 발생한다. 이러한 문제점이 발생하는 이유는 버스트 펄스신호(PUL_BL)가 외부 클럭신호(CLK_EXT)에 대응하여 버스트 랭스 정보(INF_BL)를 쉬프팅한 신호이고, 레이턴시 신호(LTC)가 내부 클럭신호에 대응하여 동기화된 신호이기 때문이다. 즉, 버스트 펄스신호(PUL_BL)는 외부 클럭신호(CLK_EXT) 대비 항상 일정한 'T2' 만큼 지연되어 출력되는 신호이고 레이턴시 신호(LTC)는 내부 클럭신호에 따라 그 위치가 달라지는 신호이기 때문에, 이 두 신호의 마진은 반도체 메모리 장치의 동작 주파수가 저주파냐 고주파냐에 따라 달라진다. 따라서, 기존의 회로 구동으로는 저주파의 동작 주파수를 가지는 반도체 메모리 장치와 고주파의 동작 주파수를 가지는 반도체 메모리 장치를 모두 만족시켜주기 어렵다.
다시 말하면, 반도체 메모리 장치가 도 2 의 타이밍도와 같이 비교적 저주파 수의 동작 주파수를 가진다면, 버스트 펄스신호(PUL_BL)와 레이턴시 신호(LTC)는 충분한 마진을 확보할 수 있다. 하지만, 동일한 구성의 반도체 메모리 장치가 고주파수의 동작 주파수로 동작한다면, 버스트 랭스 정보(INF_BL)를 쉬프팅한 버스트 펄스신호(PUL_BL)와 레이턴시 신호(LTC)의 마진은 충분하지 않은 상황이 발생한다.
또한, 버스트 펄스신호(PUL_BL)는 외부 클럭신호에 동기화되어 동작하고, 레이턴시 신호(LTC)는 내부 클럭신호에 동기화되어 동작하기 때문에, 공정, 전압, 온도에 따른 스큐(skew)가 발생한다. 따라서, 버스트 펄스신호(PUL_BL)와 레이턴시 신호(LTC)의 마진 역시 이러한 스큐에 민감하게 동작한다. 마진이 충분하지 않다는 것은 레이턴시 신호(LTC)가 버스트 펄스신호(PUL_BL)의 유효 데이터 구간(T1)에 위치하지 않을 수 있음을 의미한다. 이 경우 반도체 메모리 장치는 원하지 않는 버스트 랭스 정보에 따른 오동작을 수행하며, 이러한 오동작은 반도체 메모리 장치의 신뢰성을 떨어뜨린다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 기존의 쉬프팅 방법이 아닌 코드 제어형 래칭 방법을 통해 버스트 랭스 정보를 인식할 수 있는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 메모리 장치는, 제1 제어신호에 응답하여 버스트랭스정보를 입력받아 저장하고, 제2 제어신호에 응답하여 저장된 버스트랭스정보를 버스트펄스신호로 출력하는 버스트펄스 생성수단; 및 읽기명령신호와 레이턴시신호의 활성화 시점에 응답하여 각각 순차적으로 활성화되는 상기 제1 및 제2 제어신호를 생성하여, 상기 버스트랭스정보의 입/출력 동작을 제어하기 위한 입출력 제어수단를 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치의 동작 방법은, 제1 읽기명령신호에 대응하는 제1 버스트랭스정보를 상기 제1 읽기명령신호에 응답하여 저장하는 단계; 상기 제1 읽기명령신호에 대응하는 레이턴시신호에 응답하여 저장된 상기 제1 버스트랭스정보를 버스트펄스신호로 출력하는 단계; 상기 제1 읽기명령신호 이후에 인가되는 제2 읽기명령신호에 대응하는 제2 버스트랭스정보를 상기 제2 읽기명령신호에 응답하여 저장하는 단계; 및 상기 제2 읽기명령신호에 대응하는 레이턴시신호에 응답하여 저장된 상기 제2 버스트랭스 정보를 버스트펄스신호로 출력하는 단계를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 버스트 랭스 정보를 입력받아 인식하는데 있어서 기존의 쉬프팅 방식이 아닌 코드 제어형 래칭 방식을 사용함으로써, 버스트 랭스 정보와 레이턴시 신호의 충분한 마진을 항상 확보할 수 있다. 또한, 본 발명의 실시예에 따른 반도체 메모리 장치는 회로 내에 반영되는 환경 요소에 둔감하게 동작함으로써, 이에 따라 발생하던 오동작을 막아 줄 수 있다.
본 발명은 코드 제어형 래칭 방식을 사용하여 버스트 랭스 정보와 레이턴시 신호의 충분한 마진을 확보할 수 있는 효과를 얻을 수 있다.
또한, 본 발명은 충분한 마진을 통해 레이턴시 신호에 안정적으로 동기화된 버스트 랭스 정보를 생성함으로써, 반도체 메모리 장치로 하여금 안정적인 버스트 동작을 보장해 줄 수 있는 효과를 얻을 수 있다.
또한, 본 발명은 클럭 신호와 회로 내에 반영되는 환경 요소에 둔감하게 동작함으로써, 이에 따른 회로 오동작을 예방할 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 3 은 본 발명의 실시예에 따른 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도이다.
도 3 을 참조하면, 반도체 메모리 장치는 읽기펄스 생성부(310)와, 레이턴시 생성부(330)와, 버스트 입출력 제어부(350), 및 버스트펄스 생성부(370)를 구비한다.
읽기펄스 생성부(310)는 읽기 명령신호(RD)에 응답하여 예정된 펄스 폭의 읽기 펄스신호(CASP12)를 생성한다. 레이턴시 생성부(330)는 외부 클럭신호(CLK_EXT)와 내부 클럭신호인 DLL 클럭신호(CLK_DLL)를 카운팅하고, 읽기 명령신호(RD)에 응답하여 카스 레이턴시(CL)에 대응하는 레이턴시 신호(LTC)를 생성한다.
이어서, 버스트 입출력 제어부(350)는 읽기 명령신호(RD)에 대응하는 읽기 펼스신호(CASP12)의 활성화 시점과 레이턴시 신호(LTC)의 활성화 시점에 응답하여 제1 및 제2 제어신호(CTR_B<0:2>, CTR_D<0:2>)를 생성한다. 여기서, 제1 제어신호(CTR_B<0:2>)는 읽기 펼스신호(CASP12)의 활성화 시점에 응답하여 순차적으로 활성화되는 다수의 코드(code) 신호이고, 제2 제어신호(CTR_B<0:2>)는 레이턴시 신호(LTC)에 응답하여 순차적으로 활성화되는 다수의 코드 신호이다. 본 발명의 실시예에서는 제1 제어신호(CTR_B<0:2>)와 제2 제어신호(CTR_B<0:2>)가 각각 3 비트의 코드 신호로 이루어지는 것을 일례로 하였다.
참고로, 도 6 의 회로 동작 설명에서 알 수 있겠지만, 제1 제어신호(CTR_B<0:2>)는 읽기 명령신호(RD)에 대응하여 활성화되는 신호이고, 제2 제어신 호(CTR_B<0:2>)는 레이턴시 신호(LTC)에 대응하여 활성화되는 신호이다. 따라서, 제1 제어신호(CTR_B<0:2>)의 활성화 시점은 이와 각각 대응하는 제2 제어신호(CTR_B<0:2>)의 활성화 시점보다 빠르다.
한편, 버스트펄스 생성부(370)는 제1 제어신호(CTR_B<0:2>) 및 제2 제어신호(CTR_B<0:2>)에 응답하여 버스트 랭스 정보(INF_BL)를 입력받아 저장하고, 저장된 버스트 랭스 정보(INF_BL)를 버스트 펄스신호(PUL_BL)로 출력한다. 이렇게 출력되는 버스트 펄스신호(PUL_BL)는 버스트 랭스 정보(INF_BL)에 대응하는 논리 레벨을 가지며, 반도체 메모리 장치는 버스트 펄스신호(PUL_BL)의 논리 레벨에 따라 해당하는 버스트 랭스에 따른 동작을 수행한다. 예컨대, 읽기명령신호가 인가되는 시점에 버스트 펄스신호(PUL_BL)가 논리'로우'인 경우 반도체 메모리 장치는 버스트 랭스가 4 인 동작을 수행하고, 버스트 펄스신호(PUL_BL)가 논리'하이'인 경우 반도체 메모리 장치는 버스트 랭스가 8 인 동작을 수행한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 버스트 펄스신호(PUL_BL)를 생성하는데 있어서 기존의 쉬프팅 방법이 아닌 코드 제어형 래칭 방법을 사용하여, 버스트 랭스 정보(INF_BL)와 레이턴시 신호(LTC)의 충분한 마진을 확보하는 것이 가능하다. 이하, 본 발명의 구성을 보다 자세히 살펴보기로 한다.
도 4 는 도 3 의 버스트 입출력 제어부(350)를 설명하기 위한 도면이다.
도 4 를 참조하면, 버스트 입출력 제어부(350)는 제1 제어신호 생성부(410)와 제2 제어신호 생성부(420)를 구비한다.
제1 제어신호 생성부(410)는 읽기 명령신호(RD)에 대응하는 읽기 펼스신 호(CASP12)를 카운팅하여 제1 제어신호(CTR_B<0:2>)를 생성하기 위한 것으로, 쉬프팅부(411)와 제어신호 출력부(412)를 구비한다.
여기서, 쉬프팅부(411)는 읽기 펼스신호(CASP12)의 활성화 시점에 응답하여 쉬프팅 동작을 수행하기 위한 것으로, 제1 내지 제3 래칭부(411_1, 411_2, 411_3)를 구비한다. 도 6 에서 다시 설명하겠지만, 쉬프팅부(411)는 리셋 동작시 제1 래칭부(411_1)는 논리'하이'로 리셋되고, 제2 래칭부(411_2)와 제3 래칭부(411_3)는 논리'로우'로 리셋된다.
이어서, 제어신호 출력부(412)는 읽기 펼스신호(CASP12)와 제1 내지 제3 래칭부(411_1, 411_2, 411_3)의 출력신호에 응답하여 제1 제어신호(CTR_B<0:2>)를 생성하기 위한 것으로, 제1 내지 제3 출력부(412_1, 412_2, 412_3)를 구비한다. 여기서, 제1 출력부(412_1)는 읽기 펼스신호(CASP12)와 제1 래칭부(411_1)의 출력신호에 응답하여 'CTR_B<0>' 제1 제어신호를 생성하고, 제2 출력부(412_2)는 읽기 펼스신호(CASP12)와 제2 래칭부(412_2)의 출력신호에 응답하여 'CTR_B<1>' 제1 제어신호를 생성하며, 제3 출력부(412_3)는 읽기 펼스신호(CASP12)와 제3 래칭부(412_3)의 출력신호에 응답하여 'CTR_B<3>' 제1 제어신호를 생성한다.
한편, 제2 제어신호 생성부(420)는 레이턴시 신호(LTC)를 카운팅하여 제2 제어신호(CTR_D<0:2>)를 생성하기 위한 것으로, 쉬프팅부(421)와 제어신호 출력부(422)를 구비한다. 제2 제어신호 생성부(420)의 쉬프팅부(421)와 제어신호 출력부(422) 각각은 제1 제어신호 생성부(410)의 쉬프팅부(411)와 제어신호 출력부(412)와 동일한 구성을 가질 수 있다. 다만, 제2 제어신호 생성부(420)는 제1 제 어신호 생성부(410)에 입력되는 읽기 펄스신호(CASP12) 대신 레이턴시 신호(LTC)를 입력받는 것만 다르다. 따라서, 제2 제어신호 생성부(420)는 레이턴시 신호(LTC)에 응답하여 카운팅 동작 및 제2 제어신호(CTR_D<0:2>)의 출력 동작을 수행한다.
이하, 버스트 입출력 제어부(350)의 간단한 동작을 살펴보기로 한다. 제2 제어신호 생성부(420)의 회로 동작은 제1 제어신호 생성부(410)와 유사하며, 설명의 편의를 위하여 제1 제어신호 생성부(410)를 대표로 설명하기로 한다.
우선, 위에서 설명한 바와 같이 제1 내지 제3 래칭부(411_1, 411_2, 411_3)의 각 출력신호는 리셋 동작을 통해 논리'하이', 논리'로우', 논리'로우'가 된다. 이때, 읽기 펼스신호(CASP12)가 활성화되면 그 활성화 시점에 응답하여 제1 내지 제3 출력부(412_1, 412_2, 412_3)의 각 출력신호는 논리'하이', 논리'로우', 논리'로우'가 된다. 한편, 읽기 펼스신호(CASP12)의 활성화 시점에 응답하여 쉬프팅부(411)는 쉬프팅 동작을 수행한다. 즉, 읽기 펼스신호(CASP12)의 활성화 시점에 응답하여 제1 래칭부(411_1)의 출력신호는 제2 래칭부(411_2)로 쉬프팅되고, 제2 래칭부(411_2)의 출력신호는 제3 래칭부(411_3)로 쉬프팅되고, 제3 래칭부(411_3)의 출력신호는 다시 제1 래칭부(411_1)로 쉬프팅된다.
결국, 제1 내지 제3 출력부(412_1, 412_2, 412_3)의 출력신호인 제1 제어신호(CTR_B<0:2>)는 읽기 펼스신호(CASP12)에 응답하여 'CTR_B<0>' → 'CTR_B<1>' → 'CTR_B<2>' 순으로 논리'하이'가 된다. 즉, 제1 제어신호(CTR_B<0:2>)는 읽기 펄스신호(CASP12)에 응답하여 카운팅된다. 이와 유사하게 제2 제어신호 생성부(420)의 출력신호인 제2 제어신호(CTR_B<0:2>)는 레이턴시 신호(LTC)에 응답하여 카운팅되 며, 'CTR_D<0>' → 'CTR_D<1>' → 'CTR_D<2>' 순으로 논리'하이'가 된다.
도 5 는 도 3 의 버스트펄스 생성부(370)를 설명하기 위한 도면이다.
도 5 를 참조하면, 버스트펄스 생성부(370)는 버스트정보 저장부(510)와 버스트펄스 출력부(520)를 구비한다.
버스트정보 저장부(510)는 제1 제어신호(CTR_B<0:2>)에 응답하여 버스트 랭스 정보(INF_BL)를 순차적으로 저장하고, 제2 제어신호(CTR_B<0:2>)에 응답하여 저장된 버스트 랭스 정보(INF_BL)를 순차적으로 출력하기 위한 것으로, 제1 내지 제3 정보저장부(511, 512, 513)를 구비한다. 여기서, 제1 정보저장부(511)는 'CTR_B<0>' 제1 제어신호에 응답하여 버스트 랭스 정보(INF_BL)를 저장하고, 'CTR_D<0>' 제2 제어신호에 응답하여 저장된 정보를 출력한다. 이와 유사하게 제2 및 제3 정보저장부(512, 513) 각각은 해당하는 제1 제어신호에 응답하여 버스트 랭스 정보(INF_BL)를 저장하고, 해당하는 제2 제어신호에 응답하여 저장된 정보를 출력한다.
제1 내지 제3 정보저장부(511, 512, 513)의 각 회로 구성은 서로 유사하기 때문에, 제3 정보저장부(513)를 대표로 상세한 회로를 알아보기로 한다.
제3 정보저장부(513)는 'CTR_B<2>' 제1 제어신호에 응답하여 버스트 랭스 정보(INF_BL)를 입력받는 입력부(513_1)와, 입력부(513_1)를 통해 전달된 버스트 랭스 정보(INF_BL)를 저장하기 위한 저장부(513_2), 및 'CTR_D<2>' 제2 제어신호에 응답하여 저장부(513_2)에 저장된 버스트 랭스 정보(INF_BL)를 출력(OUT)하는 출력부(513_3)를 구비한다. 제3 정보저장부(513)를 포함하는 버스트정보 저장부(510)의 회로 동작은 도 6 에서 자세히 알아보기로 한다.
한편, 버스트펄스 출력부(520)는 버스트정보 저장부(510)의 출력신호를 래칭하여 버스트 펄스신호(PUL_BL)를 출력하기 위한 것으로, 두 개의 인버터(inverter)로 구성될 수 있다.
도 6 은 본 발명의 실시예의 회로 동작을 설명하기 위한 타이밍도이다.
도 3 내지 도 6 을 참조하면, 버스트 랭스 정보(INF_BL)는 읽기 명령신호(RD)에 응답하여 외부에서 입력되며, 이 읽기 명령신호(RD)에 응답하여 읽기 펄스신호(CASP12)가 활성화된다. 읽기 펼스신호(CASP12)의 펄스 폭은 읽기펄스 생성부(310)에서 정의될 수 있으며, 버스트 랭스 정보(INF_BL)가 충분히 입력될 수 있을 정도의 펄스 폭으로 정의되는 것이 바람직하다. 한편, 읽기 펼스신호(CASP12)가 활성화됨에 따라 'CTR_B<0>' 제1 제어신호는 논리'하이'가 되고, 'CTR_B<1>'와 'CTR_B<2>' 제1 제어신호는 논리'로우'가 되다. 따라서, 버스트 랭스 정보(INF_BL)는 제1 정보저장부(511)에 저장된다.
이후, 레이턴시 생성부(330)는 입력된 읽기 명령신호(RD)와 카스 레이턴시(CL)에 대응하는 레이턴시 신호(LTC)를 활성화시킨다. 레이턴시 신호(LTC)의 펄스 폭은 저장된 버스트 랭스 정보(INF_BL)가 충분히 출력될 수 있을 정도의 펄스 폭으로 정의되는 것이 바람직하다. 한편, 레이턴시 신호(LTC)가 활성화됨에 따라 'CTR_D<0>' 제2 제어신호는 논리'하이'가 되고, 'CTR_D<1>'와 'CTR_D<2>' 제2 제어신호는 논리'로우'가 된다. 따라서, 제1 정보저장부(511)에 저장된 버스트 랭스 정보(INF_BL)는 버스트 펄스신호(PUL_BL)로 출력된다.
본 발명의 실시예에 따른 반도체 메모리 장치는 코드 제어형 래칭 방식을 사용하여 버스트 랭스 정보(INF_BL)를 저장하고 이를 버스트 펄스신호(PUL_BL)로 출력하는 것이 가능하다. 즉, 버스트 랭스 정보(INF_BL)는 제1 제어신호(CTR_B<0:2>)에 응답하여 저장되고, 제2 제어신호(CTR_B<0:2>)에 응답하여 버스트 펄스신호(PUL_BL)로 출력된다. 따라서, 기존에 클럭신호로 인하여 공정, 전압, 온도에 민감하게 동작하던 문제점이 발생하지 않는다.
한편, 본 발명의 실시예에 따른 반도체 메모리 장치는 저주파 및 고주파수의 동작 주파수를 가지는 경우의 연속적인 읽기 동작에서도 버스트 랭스 정보(INF_BL)를 안정적으로 인식하는 것이 가능하다. 여기서, 도 6 은 저주파수의 동작 주파수를 가지는 경우를 일례로 한 타이밍도로서, 예컨대 카스 레이턴시가 5 에 대응하여 레이턴시 신호(LTC)는 읽기 명령신호(RD)가 인가되는 시점에서 3tCK 이후에 활성화된다.
반도체 메모리 장치가 저주파수의 동작 주파수를 가지는 상황에서 연속적인 읽기 동작이 이루어지는 경우, 제1 내지 제3 정보저장부(511, 512, 513)는 읽기 명령신호(RD)에 응답하여 해당 버스트 랭스 정보(INF_BL)를 순차적으로 저장한다. 이렇게 저장된 버스트 랭스 정보(INF_BL)는 해당하는 레이턴시 신호(LTC)의 활성화 시점에 응답하여 버스트 펄스신호(PUL_BL)로 출력된다. 따라서, 제1 내지 제3 정보저장부(511, 512, 513) 각각에 저장되는 버스트 랭스 정보(INF_BL)의 유효 데이터 구간은 해당 정보저장부에 다른 버스트 랭스 정보(INF_BL)가 저장될 때까지로 길어지게 된다.
다시 말하면, 제1 정보저장부(511)에 첫 번째 읽기 명령신호(RD)에 대응하는 버스트 랭스 정보(INF_BL)가 저장되고 이어 제2 및 제3 정보저장부(512, 513)에 두 번째 및 세 번째 읽기 명령신호(RD)에 대응하는 버스트 랭스 정보(INF_BL)가 저장되고, 이후 다시 제1 정보저장부(511)에 네 번째 읽기 명령신호(RD)에 대응하는 버스트 랭스 정보(INF_BL)가 저장되는데, 그 시점까지가 첫 번째 읽기 명령신호(RD)에 대응하는 버스트 랭스 정보(INF_BL)의 유효 데이터 구간이 된다. 따라서, 레이턴시 신호(LTC)는 그 구간 중 활성화될 수 있으며, 이는 버스트 랭스 정보(INF_BL)와 레이턴시 신호(LTC)의 마진이 매우 넓어짐을 알 수 있다.
한편, 반도체 메모리 장치가 고주파수의 동작 주파수를 가지는 상황에서 연속적인 읽기 동작이 이루어지는 경우, 카스 레이턴시(CL)에 따라 레이턴시 신호(LTC)의 활성화 시점이 달라질 수 있으나 위에서 설명한 바와 같이, 버스트 랭스 정보(INF_BL)와 레이턴시 신호(LTC)의 마진이 매우 넓기 때문에 버스트 랭스 정보(INF_BL)를 안정적인 버스트 펄스신호(PUL_BL)로 생성하는 것이 가능하다.
전술한 바와 같이, 본 발명에 따른 반도체 메모리 장치는 기존의 쉬프팅 방식이 아니니 코드 제어형 래칭 방식을 사용함으로써, 버스트 랭스 정보(INF_BL)와 레이턴시 신호(LTC)의 충분한 마진을 확보하는 것이 가능하다. 이러한 충분한 마진은 외부에서 인가되는 버스트 랭스 정보(INF_BL)를 버스트 펄스신호(PUL_BL)로 생성하는데 있어서 안정적인 동작을 보장한다. 또한, 버스트 펄스신호(PUL_BL)를 생성하는데 있어서 공정, 전압, 온도와 같은 환경 요소에 매우 둔감하게 동작하게 된다. 따라서, 반도체 메모리 장치는 이를 기반으로 생성된 버스트 펄스신호(PUL_BL) 를 이용하여 안정적인 버스트 동작을 수행할 수 있으며, 반도체 메모리 장치의 신뢰성을 높여주는 것이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
전술한 본 발명에 따른 실시예는 제1 내지 제3 정보저장부(511, 512, 513)를 제어하기 위하여 3 개의 코드로 이루어진 제1 및 제2 제어신호(CTR_B<0:2>, CTR_D<0:2>)를 생성하는 것을 일례로 하였다. 하지만, 본 발명은 정보저장부의 개수 및 이를 제어하기 위한 코드의 개수가 설계에 따라 달라질 수 있으며, 이는 읽기 명령신호(RD)와 레이턴시 신호(LTC)가 인가될 수 있는 최소 간격에 대응될 수 있다.
뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1 은 기준의 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도.
도 2 는 도 1 의 회로 구성에 따른 동작을 설명하기 위한 타이밍도.
도 3 은 본 발명의 실시예에 따른 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도.
도 4 는 도 3 의 버스트 입출력 제어부(350)를 설명하기 위한 도면.
도 5 는 도 3 의 버스트펄스 생성부(370)를 설명하기 위한 도면.
도 6 은 본 발명의 실시예의 회로 동작을 설명하기 위한 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명
310 : 읽기펄스 생성부 330 : 레이턴시 생성부
350 : 버스트 입출력 제어부 370 : 버스트펄스 생성부

Claims (17)

  1. 제1 제어신호에 응답하여 버스트랭스정보를 입력받아 저장하고, 제2 제어신호에 응답하여 저장된 버스트랭스정보를 버스트펄스신호로 출력하는 버스트펄스 생성수단; 및
    읽기명령신호와 레이턴시신호의 활성화 시점에 응답하여 각각 순차적으로 활성화되는 상기 제1 및 제2 제어신호를 생성하여, 상기 버스트랭스정보의 입/출력 동작을 제어하기 위한 입출력 제어수단
    을 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 버스트랭스정보는 상기 읽기명령신호가 인가되는 시점마다 서로 다른 값으로 설정가능한 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 읽기명령신호에 응답하여 예정된 펄스 폭을 가지는 읽기펼스신호를 생성하기 위한 읽기펄스 생성수단을 더 구비하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    외부클럭신호와 내부클럭신호를 카운팅하고, 상기 읽기명령신호에 응답하여 카스 레이턴시 정보에 대응하는 상기 레이턴시신호를 생성하기 위한 레이턴시 생성수단을 더 구비하는 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 입출력 제어수단은,
    상기 읽기명령신호를 카운팅하여 상기 제1 제어신호를 생성하기 위한 제1 제어신호 생성부; 및
    상기 레이턴시신호를 카운팅하여 상기 제2 제어신호를 생성하기 위한 제2 제어신호 생성부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 제1 제어신호 생성부는,
    상기 읽기명령신호에 응답하여 쉬프팅 동작을 수행하기 위한 쉬프팅부; 및
    상기 읽기명령신호와 상기 쉬프팅부의 출력신호에 응답하여 상기 제1 제어신호를 출력하는 제어신호 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장 치.
  7. 제5항에 있어서,
    상기 제2 제어신호 생성부는,
    상기 레이턴시신호에 응답하여 쉬프팅 동작을 수행하는 쉬프팅부; 및
    상기 레이턴시신호와 상기 쉬프팅부의 출력신호에 응답하여 상기 제2 제어신호를 출력하는 제어신호 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제6항 또는 제7항에 있어서,
    상기 쉬프팅부는 다수의 래칭부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제1항에 있어서,
    상기 제1 제어신호는 상기 읽기명령신호에 응답하여 순차적으로 활성화되는 코드신호이고, 상기 제2 제어신호는 상기 레이턴시신호에 응답하여 순차적으로 활성화되는 코드신호인 것을 특징으로 하는 반도체 메모리 장치.
  10. 제1항에 있어서,
    상기 제1 제어신호는 상기 제2 제어신호보다 먼저 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제1항에 있어서,
    상기 버스트펄스 생성수단은,
    상기 제1 제어신호에 응답하여 상기 버스트랭스정보를 순차적으로 저장하고, 상기 제2 제어신호에 응답하여 저장된 정보를 순차적으로 출력하기 위한 다수의 정보저장부; 및
    상기 다수의 정보저장부의 출력신호를 상기 버스트펄스신호로 출력하기 위한 펄스출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 다수의 정보저장부 각각은,
    해당하는 제1 제어신호에 응답하여 상기 버스트랭스정보를 입력받는 입력부;
    상기 입력부를 통해 전달된 데이터를 저장하기 위한 저장부; 및
    해당하는 제2 제어신호에 응답하여 상기 저정부에 저장된 상기 데이터를 출 력하기 위한 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제1 읽기명령신호에 대응하는 제1 버스트랭스정보를 상기 제1 읽기명령신호에 응답하여 저장하는 단계;
    상기 제1 읽기명령신호에 대응하는 레이턴시신호에 응답하여 저장된 상기 제1 버스트랭스정보를 버스트펄스신호로 출력하는 단계;
    상기 제1 읽기명령신호 이후에 인가되는 제2 읽기명령신호에 대응하는 제2 버스트랭스정보를 상기 제2 읽기명령신호에 응답하여 저장하는 단계; 및
    상기 제2 읽기명령신호에 대응하는 레이턴시신호에 응답하여 저장된 상기 제2 버스트랭스정보를 버스트펄스신호로 출력하는 단계
    를 포함하는 반도체 메모리 장치의 동작 방법.
  14. 제13항에 있어서,
    상기 제1 및 제2 버스트랭스정보는 서로 다른 값으로 설정가능한 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  15. 제13항에 있어서,
    외부클럭신호와 내부클럭신호를 카운팅하고, 상기 제1 및 제2 읽기명령신호에 응답하여 상기 카스레이턴시에 대응하는 상기 레이턴시신호를 생성하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  16. 제13항에 있어서,
    상기 제1 및 제2 읽기명령신호에 응답하여 저장하는 단계는, 순차적으로 인가되는 상기 제1 및 제2 읽기명령신호를 카운팅한 제어신호에 응답하여 상기 제1 및 제2 버스트랭스정보를 순차적으로 저장하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  17. 제13항에 있어서,
    상기 제1 및 제2 버스트랭스정보를 버스트펄스신호로 출력하는 단계는, 순차적으로 활성화되는 상기 레이턴시신호를 카운팅한 제어신호에 응답하여 상기 버스트펄스신호를 순차적으로 출력하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
KR1020090134832A 2009-12-30 2009-12-30 반도체 메모리 장치 및 그 동작 방법 KR101096222B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020090134832A KR101096222B1 (ko) 2009-12-30 2009-12-30 반도체 메모리 장치 및 그 동작 방법
US12/751,435 US8189425B2 (en) 2009-12-30 2010-03-31 Semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090134832A KR101096222B1 (ko) 2009-12-30 2009-12-30 반도체 메모리 장치 및 그 동작 방법

Publications (2)

Publication Number Publication Date
KR20110078096A true KR20110078096A (ko) 2011-07-07
KR101096222B1 KR101096222B1 (ko) 2011-12-22

Family

ID=44187426

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090134832A KR101096222B1 (ko) 2009-12-30 2009-12-30 반도체 메모리 장치 및 그 동작 방법

Country Status (2)

Country Link
US (1) US8189425B2 (ko)
KR (1) KR101096222B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8861584B2 (en) 2012-04-23 2014-10-14 Micrel, Inc. Noise discriminator for passive optical network burst mode receiver

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100238869B1 (ko) 1996-12-11 2000-01-15 윤종용 버스트 모드 신호를 제공하기 위한 반도체 메모리 장치
JP4078119B2 (ja) * 2002-04-15 2008-04-23 富士通株式会社 半導体メモリ
KR100600331B1 (ko) 2005-05-30 2006-07-18 주식회사 하이닉스반도체 연속적인 버스트 모드로 동작 가능한 슈도 ｓｒａｍ
KR100871377B1 (ko) 2007-02-14 2008-12-02 주식회사 하이닉스반도체 파이프 래치 장치 및 파이프 래치 방법
KR100968444B1 (ko) 2007-10-26 2010-07-07 주식회사 하이닉스반도체 데이터 출력 인에이블 신호 생성 회로 및 그를 구비하는반도체 메모리 장치

Also Published As

Publication number Publication date
US20110158033A1 (en) 2011-06-30
US8189425B2 (en) 2012-05-29
KR101096222B1 (ko) 2011-12-22

Similar Documents

Publication Publication Date Title
JP4707461B2 (ja) 半導体記憶素子のクロック生成装置
US7259595B2 (en) Circuit and method for detecting frequency of clock signal and latency signal generation circuit of semiconductor memory device with the circuit
US20070069777A1 (en) DLL driver control circuit
US20100052739A1 (en) Device and control method of device
US20090290445A1 (en) Semiconductor device having latency counter
US9373371B2 (en) Dynamic burst length output control in a memory
CN104167219A (zh) 半导体装置
US20100246279A1 (en) Pipe latch circuit and semiconductor memory device using the same
KR100883140B1 (ko) 데이터 출력 제어회로, 반도체 메모리 장치 및 그의 동작방법
US20070076493A1 (en) Circuit for generating data strobe signal of semiconductor memory device
US20120008433A1 (en) Semiconductor memory device
US8446785B2 (en) Latency control circuit, latency control method thereof, and semiconductor memory device including the same
KR100875671B1 (ko) 프리차지신호 생성장치를 구비하는 반도체메모리소자 및그의 구동방법
US7791963B2 (en) Semiconductor memory device and operation method thereof
US20080016261A1 (en) Method for controlling time point for data output in synchronous memory device
US8081538B2 (en) Semiconductor memory device and driving method thereof
KR101096222B1 (ko) 반도체 메모리 장치 및 그 동작 방법
JP2009124532A (ja) 半導体集積回路
KR100798766B1 (ko) 클럭 제어 장치
US9001612B2 (en) Semiconductor memory device and operation method thereof
US7741892B2 (en) Data output controller
US7952957B2 (en) Circuit for generating read and signal and circuit for generating internal clock using the same
WO2014129386A1 (ja) コマンドｆｉｆｏ回路
KR100967112B1 (ko) 출력 인에이블 신호 생성회로
KR20080063877A (ko) 반도체 메모리 소자

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141126

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20151120

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20161125

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20171124

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20181126

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20191125

Year of fee payment: 9