JP2009032170A - メモリコントローラ - Google Patents

Abstract

【課題】駆動能力の更新による誤動作を抑制することができるメモリコントローラを提供する。
【解決手段】駆動能力可変型の出力バッファ１４５〜１４７を備えたメモリコントローラ１１０は、出力バッファの駆動能力を更新する駆動能力更新手段（更新制御回路１１１）を備える。また、所定期間、出力バッファの出力レベルを保持する保持手段（ＦＦ１１６）を備える。そして、駆動能力更新手段は、保持手段により出力バッファの出力レベルが一定である期間に駆動能力を更新するよう制御する。
【選択図】図１

Description

本発明は、駆動能力可変型の出力バッファを備えたメモリコントローラに関し、特に、駆動能力の更新制御回路に特徴のあるメモリコントローラに関する。

近年、デジタルカメラ及びデジタルビデオカメラ等は、高速レスポンス・高速連写性能等、高いパフォーマンスを必要とする機能が必要不可欠になりつつある。

これに伴い、クロック周波数の高速化や、高速のメモリアクセスが可能なＤｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ（ＤＤＲ）タイプのメモリの搭載等により、必要なパフォーマンスが達成されている。

また、デジタルカメラ及びデジタルビデオカメラ等は、ユーザーによって様々な環境条件で使用されることを想定して設計する必要がある。

しかし、一般に、ＬＳＩの出力バッファ回路の駆動能力は、プロセスバラツキ等の製造工程におけるバラツキや使用条件（動作温度、動作電圧等）に起因して特性が変化するので、メモリインタフェースの高速化にとって大きな問題であった。

最近では、ＬＳＩにおいては、駆動能力可変型の出力バッファを搭載し、プロセスバラツキや使用条件に起因する特性の変化を、駆動能力を調整することにより抑制することで、メモリインタフェースの高速化を実現する技術が開発されている。

特許文献１には、定期的に使用条件に合った駆動能力の設定値を取得して、ＯＥ信号が活性化するリードやライトあるいはノップ（ＮＯＰ）等のオペレーティング状態のときに、上記駆動能力の設定値を更新する技術が記載されている。
特開２００２−２３２２８６号公報

しかしながら、駆動能力可変型の出力バッファの駆動能力を更新する際に、出力信号が変化している場合、その信号に影響を与える可能性がある。特に、クロック信号は一定の周期で出力レベルを変化させており、駆動能力を更新するタイミングによっては誤動作を引き起こす可能性が問題になっている。

本発明の目的は、駆動能力の更新による誤動作を抑制することができるメモリコントローラを提供することにある。

上記目的を達成するために、請求項１記載のメモリコントローラは、駆動能力可変型の出力バッファを備えたメモリコントローラにおいて、前記出力バッファの駆動能力を更新する駆動能力更新手段と、所定期間、前記出力バッファの出力レベルを保持する保持手段とを備え、前記駆動能力更新手段は、前記保持手段により前記出力バッファの出力レベルが一定である期間に駆動能力を更新するよう制御することを特徴とする。

本発明のメモリコントローラによれば、駆動能力の更新による誤動作を抑制することができる。

以下、本発明の実施の形態を図面を参照しながら詳細に説明する。

図１は、本発明の第１の実施の形態に係るメモリコントローラの概略構成を示すブロック図である。

メモリモジュール１００は、ＭｏｂｉｌｅＤＤＲ−ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）からなる。本実施の形態において、メモリモジュール１００は、ＭｏｂｉｌｅＤＤＲ−ＳＤＲＡＭとして説明するが、これに限るわけではない。

メモリモジュール１００とメモリコントローラ１１０の間には、メモリコントローラ１１０がメモリモジュール１００に入力する信号の信号線１７０乃至１７３がある。

それらの信号は、ＣＬＫ、ＣＬＫ＿Ｌ、ＣＭＤ、及びＤＡＴＡである。ＣＬＫはクロック信号、ＣＬＫ＿Ｌはその反転クロック信号、ＣＭＤは、アドレス、バンクアドレス、ＲＡＳ、ＣＡＳ、ＷＥ、ＣＫＥ、ＣＳ等のすべてを含む制御信号である。また、ＤＡＴＡは、ＤＱ、ＤＱＭ、ＤＱＳすべてを含むデータ信号である。実際のメモリコントローラ１１０及びメモリモジュール１００のＤＱ、ＤＱＳ信号は入出力信号であるが、本実施の形態では、出力信号としてのみ説明する。

メモリコントローラ１１０は、更新制御回路（駆動能力更新手段、検出手段）１１１、ＣＬＫ生成回路１１２、コマンド生成回路１１３、データ生成回路１１４、インタフェース回路１９０、更新制御レジスタ回路（保持手段）１２０、１２１、１２２を備える。また、駆動能力可変型の出力バッファ１３０、１３１、１３２、１３３、フリップフロップ（以下、ＦＦと略す）１１６、１１７、１１８、インバータバッファ１１９、及びＡＮＤ回路１１５を備える。

信号線１８０の信号Ｘ２ＣＬＫは、メモリモジュール１００に供給するクロックの２倍の周波数であるクロック信号である。ＣＬＫ生成回路１１２は、クロック信号Ｘ２ＣＬＫの立ち下りエッジに同期して動作し、クロック信号Ｗ＿ＣＬＫ＿ＤＡＴＡを、信号線１４２を介してＡＮＤ回路１１５に入力する。

ＦＦ１１６は、信号線１４１のクロック制御信号ＧＡＴＥ＿ＣＬＫが‘１’のとき、クロック信号Ｘ２ＣＬＫに同期してクロック信号Ｗ＿ＣＬＫ＿ＤＡＴＡを取り込み、メモリモジュール１００へ供給するクロック信号ＭＣ＿ＣＬＫを信号線から１５０を出力する。

クロック信号ＭＣ＿ＣＬＫは、メモリモジュール１００のＣＬＫ端子に出力バッファ１３０及び信号線１７０を介して接続される。また、クロック信号ＭＣ＿ＣＬＫをインバータバッファ１１９によって反転した反転クロック信号ＭＣ＿ＣＬＫ＿Ｌ（信号線１５１）は、出力バッファ１３１及び信号線１７１を介してメモリモジュール１００のＣＬＫ＿Ｌ端子に接続される。

インタフェース回路１９０は、クロック信号Ｘ２ＣＬＫに同期して動作し、メモリモジュール１００へのデータ出力あるいはメモリモジュール１００からのデータ取得を要求するためのコマンド信号ＲＥＱ＿ＣＭＤを信号線１８１に出力する。

そして、上記コマンド信号ＲＥＱ＿ＣＭＤの発行を中断するための制御信号ＳＴＯＰ＿ＣＭＤを、信号線１８２を介してコマンド生成回路１１３から入力し、メモリモジュール１００へライトするデータ信号ＷＲＴ＿ＤＡＴＡを信号線１８３に出力する。

また、本実施の形態では説明を省略するが、インタフェース回路１９０は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等の回路とメモリモジュール１００を制御するためのデータ通信を行う。本実施の形態では、リード側の回路の説明は省略する。

コマンド生成回路１１３は、クロック信号Ｘ２ＣＬＫに同期して動作する。そして、インタフェース回路１９０から信号線１８１を介して供給されるコマンド信号ＲＥＱ＿ＣＭＤに従って、メモリモジュール１００を制御するためのコマンド信号Ｗ＿ＣＭＤ＿ＤＡＴＡを信号線１４３に出力する。コマンド信号ＲＥＱ＿ＣＭＤの受信を中断する場合、制御信号ＳＴＯＰ＿ＣＭＤを信号線１８２に出力する。

ＦＦ１１７は、クロック信号Ｘ２ＣＬＫに同期してコマンド信号Ｗ＿ＣＭＤ＿ＤＡＴＡを取り込み、メモリモジュール１００へ供給するコマンド信号ＭＣ＿ＣＭＤを信号線１５２へ出力する。

コマンド信号ＭＣ＿ＣＭＤは、メモリモジュール１００のＣＭＤ端子に出力バッファ１３２及び信号線１７２を介して接続される。

データ生成回路１１４は、クロック信号Ｘ２ＣＬＫに同期して動作し、インタフェース回路１９０から信号線１８３を介して供給されるデータ信号ＷＲＴ＿ＤＡＴＡを取り込み、メモリモジュール１００へライトするデータ信号Ｗ＿ＤＡＴ＿ＤＡＴＡを信号線１４４に出力する。

ＦＦ１１８は、クロック信号Ｘ２ＣＬＫに同期してデータ信号Ｗ＿ＤＡＴ＿ＤＡＴＡを取り込み、メモリモジュール１００へ供給するデータ信号ＭＣ＿ＤＡＴＡを信号線１５３へ出力する。

データ信号ＭＣ＿ＤＡＴＡは、メモリモジュール１００のＤＡＴＡ端子に出力バッファ１３３及び信号線１７３を介して接続される。

更新制御回路１１１は、クロック信号Ｘ２ＣＬＫに同期して動作し、コマンド信号Ｗ＿ＣＭＤ＿ＤＡＴＡとクロック信号Ｗ＿ＣＬＫ＿ＤＡＴＡを監視する。そして、コマンド信号Ｗ＿ＣＭＤ＿ＤＡＴＡがパワーダウンモード、かつクロック信号Ｗ＿ＣＬＫ＿ＤＡＴＡが‘１’になることを検出したとき、信号線１４１のクロック制御信号ＧＡＴＥ＿ＣＬＫに２サイクルのロウパルス信号を出力する。

また、更新制御回路１１１は、ＡＮＤ回路１１５によってメモリモジュール１００へ供給するクロックをロウレベルに固定し、次のサイクルで信号線１４０の駆動能力更新信号ＬＤ＿ＤＲＶに１サイクルのハイパルス信号を出力する。

保持手段としてのＦＦ１１６は、更新制御回路１１１、ＡＮＤ回路１１５により制御される。更新制御回路１１１がＡＮＤ回路１１５にロウレベルを入力している期間は、ＦＦ１１６はロウレベルを出力し、出力バッファ１３０、１３１の出力レベルが一定に保持される。本実施の形態では、ＦＦ１１６のみ出力レベルを保持制御する構成を説明するが、同様に、ＦＦ１１７、ＦＦ１１８の出力レベルを保持制御しても構わない。

ここで、保持手段は、駆動能力更新手段に供給される動作クロックよりも低速の動作クロックで動作する。また、出力バッファ１３０、１３１は、メモリモジュール１００に供給するクロック用の出力バッファを含む。

本実施の形態において、更新制御回路１１１は、コマンド信号Ｗ＿ＣＭＤ＿ＤＡＴＡがパワーダウンモードになることを検出するとして説明するが、セルフ・リフレッシュモードを検出しても構わない。

更新制御レジスタ回路１２０、１２１、１２２は、本実施の形態では説明しないが、予め使用条件に合った駆動能力の設定値をレジスタに格納している。そして、駆動能力更新信号ＬＤ＿ＤＲＶが‘１’のとき、設定値をそれぞれ信号線１４５、１４６、１４７の駆動能力設定信号に出力する。

本実施の形態では、駆動能力更新信号ＬＤ＿ＤＲＶにより、すべての出力バッファの駆動能力の更新を行うとして説明するが、駆動能力更新信号ＬＤ＿ＤＲＶを出力バッファ毎に用意し、個別に駆動能力を更新しても構わない。

駆動能力可変型の出力バッファ１３０、１３１、１３２、１３３は、信号線１４５、１４６、１４７の駆動能力設定信号に従い、駆動能力が可変制御可能な出力バッファである。

図２は、図１のメモリコントローラによって実行される駆動能力更新処理の手順を示すフローチャートである。

図２を参照して、駆動能力を更新するときのメモリコントローラ１１０の動作をフローチャートで説明する。

ステップＳ１０において、更新制御回路１１１がコマンド信号Ｗ＿ＣＭＤ＿ＤＡＴＡのＣＫＥ信号が‘０’になることを検出することにより、パワーダウンモードを認識することで（検出手段）ステップＳ１１へ移行し、それ以外はステップＳ１０へ戻る。

即ち、検出手段は、メモリモジュール１００のオペレーティング状態を検出する。

ステップＳ１１において、更新制御回路１１１は、クロック信号Ｗ＿ＣＬＫ＿ＤＡＴＡが‘１’になったとき、クロック制御信号ＧＡＴＥ＿ＣＬＫに‘０’を出力し、メモリモジュール１００へ供給するクロックをロウレベルに固定する。

ステップＳ１２において、駆動能力を更新する出力バッファの出力レベルが一定になり、更新制御回路１１１が、駆動能力更新信号ＬＤ＿ＤＲＶに１サイクルのハイパルス信号を出力する（駆動能力更新手段）。更新制御レジスタ回路１２０、１２１、１２２は、格納している駆動能力の設定値を出力し、駆動能力可変型の出力バッファ１３０、１３１、１３２、１３３の駆動能力を更新する。

ステップＳ１３において、更新制御回路１１１は所定期間経つまでクロック制御信号ＧＡＴＥ＿ＣＬＫのロウレベルを保持して、ステップＳ１４へ移行する。

ステップＳ１４において、更新制御回路１１１は、クロック制御信号ＧＡＴＥ＿ＣＬＫ１４１に‘１’を出力し、再びメモリモジュール１００へ供給するクロックを出力し、ステップＳ１０へ戻る。

図３は、図１のメモリコントローラによって実行される駆動能力更新処理の際のタイミングチャートである。

図３を参照して、駆動能力を更新するときのタイミングチャートを説明する。

本実施の形態では、出力バッファの駆動能力の更新に必要とされる期間は、クロック信号Ｘ２ＣＬＫの２サイクル分であるとする。

ＣＬＫ生成回路１１２は、クロック信号Ｘ２ＣＬＫの立ち下りエッジに同期して、クロック信号Ｗ＿ＣＬＫ＿ＤＡＴＡを出力する。コマンド生成回路１１３は、クロック信号Ｘ２ＣＬＫに同期して、コマンド信号Ｗ＿ＣＭＤ＿ＤＡＴＡを出力する。

コマンド信号Ｗ＿ＣＭＤ＿ＤＡＴＡのＣＫＥ信号に着目して、ＣＫＥ信号をＷ＿ＣＫＥ＿ＤＡＴＡとする。また、メモリモジュール１００に供給するコマンド信号ＭＣ＿ＣＭＤのＣＫＥ信号に着目して、ＣＫＥ信号をＭＣ＿ＣＫＥとする。

更新制御回路１１１は、クロック信号Ｘ２ＣＬＫに同期して動作し、Ｗ＿ＣＫＥ＿ＤＡＴＡとクロック信号Ｗ＿ＣＬＫ＿ＤＡＴＡを監視する。そして、Ｗ＿ＣＫＥ＿ＤＡＴＡが‘０’になること、かつＷ＿ＣＬＫ＿ＤＡＴＡが‘１’になることを検出したとき、クロック制御信号ＧＡＴＥ＿ＣＬＫ１４１に２サイクルのロウパルス信号を出力し、ＡＮＤ回路１１５に入力する。このとき、ＣＬＫ生成回路１１２から出力されるＷ＿ＣＬＫ＿ＤＡＴＡは、ＡＮＤ回路１１５によりゲートされる。

さらに、更新制御回路１１１は、次のサイクルで駆動能力更新信号ＬＤ＿ＤＲＶに１サイクルのハイパルス信号を出力する。駆動能力更新信号ＬＤ＿ＤＲＶにより、出力バッファ１３０、１３１、１３２、１３３の駆動能力が更新される。

ＦＦ１１６は、クロック信号Ｘ２ＣＬＫに同期して、ＡＮＤ回路１１５より出力された信号をデータ入力端子ＤＡＴＡ＠ＦＦから取り込み、メモリモジュール１００へ供給するクロック信号ＭＣ＿ＣＬＫを出力する。

ＦＦ１１７は、クロック信号Ｘ２ＣＬＫに同期して、Ｗ＿ＣＫＥ＿ＤＡＴＡを取り込み、メモリモジュール１００へ供給するＣＫＥ信号ＭＣ＿ＣＫＥを出力する。

ＭＣ＿ＣＬＫは、出力バッファの駆動能力を更新してから、Ｘ２ＣＬＫの２サイクル期間、ロウレベルを保持しており、出力バッファの駆動能力の更新に必要とされる期間Ｔｓｔを満たすことができる。

本実施の形態では説明しないが、ＭＣ＿ＣＬＫ以外の信号について、ＭＣ＿ＣＫＥと同様に、パワーダウンモード期間中は、ロウレベルまたはハイレベルに保持しているものとする。

図４は、本発明の第２の実施の形態に係るメモリコントローラの概略構成を示すブロック図である。

本実施の形態に係るメモリコントローラ２１０は、上記第１の実施の形態において、駆動能力を更新する際に、メモリアクセスを中断する機能を追加したものである。

更新制御回路２１１は、上記第１の実施の形態における更新制御回路１１１の機能に加えて、パワーダウンモードを検出した場合には、メモリアクセス要求を中断するための信号ＩＮＴ＿ＳＴＯＰを信号線１４８に出力する機能を備える。

また、コマンド生成回路２１３は、上記第１の実施の形態におけるコマンド生成回路１１３の機能に加えて、ＩＮＴ＿ＳＴＯＰがアクティブになったとき、信号線１８２からＳＴＯＰ＿ＣＭＤを出力する機能を備える。

図５は、図４のメモリコントローラによって実行される駆動能力更新処理の手順を示すフローチャートである。

図５を参照して、駆動能力を更新するときのメモリコントローラ２１０の動作をフローチャートで説明する。

ステップＳ２０において、更新制御回路２１１が、コマンド信号Ｗ＿ＣＭＤ＿ＤＡＴＡのＣＫＥ信号が‘０’になることを検出することにより、パワーダウンモードを認識することで（検出手段）ステップＳ２１へ移行し、それ以外はステップＳ２０へ戻る。

ステップＳ２１において、更新制御回路２１１が、メモリアクセスを中断するためにＩＮＴ＿ＳＴＯＰに‘１’を出力し、コマンド生成回路２１３は、ＩＮＴ＿ＳＴＯＰを受信し、ＳＴＯＰ＿ＣＭＤに‘１’を出力する。

ステップＳ２２において、更新制御回路２１１は、Ｗ＿ＣＬＫ＿ＤＡＴＡが‘１’になったとき、クロック制御信号ＧＡＴＥ＿ＣＬＫに‘０’を出力し、メモリモジュール１００へ供給するクロックをロウレベルに固定する。

ステップＳ２３において、駆動能力を更新する出力バッファの出力レベルが一定になり、更新制御回路２１１が、駆動能力更新信号ＬＤ＿ＤＲＶに１サイクルのハイパルス信号を出力する（駆動能力更新手段）。そして、更新制御レジスタ回路１２０、１２１、１２２は、格納している駆動能力の設定値を出力し、駆動能力可変型の出力バッファ１３０、１３１、１３２、１３３の駆動能力を更新する。

ステップＳ２４において、更新制御回路２１１は所定期間経つまでＧＡＴＥ＿ＣＬＫのロウレベルを保持して、ステップＳ２５へ移行する。

ステップＳ２５において、更新制御回路２１１が、クロック制御信号ＧＡＴＥ＿ＣＬＫ１４１に‘１’を出力し、再びメモリモジュール１００へ供給するクロックを出力する。

ステップＳ２６において、更新制御回路２１１が、メモリアクセスを許可するためにＩＮＴ＿ＳＴＯＰに‘０’を出力し、コマンド生成回路２１３は、ＩＮＴ＿ＳＴＯＰを受信し、ＳＴＯＰ＿ＣＭＤに‘０’を出力し、ステップＳ２０へ戻る。

図６は、図４のメモリコントローラによって実行される駆動能力更新処理の際のタイミングチャートである。

図６を参照して、駆動能力を更新するときのタイミングチャートを説明する。

本実施の形態では、出力バッファの駆動能力の更新に必要とされる期間は、クロック信号Ｘ２ＣＬＫの２サイクル分であるとする。

ＣＬＫ生成回路１１２は、クロック信号Ｘ２ＣＬＫの立ち下りエッジに同期して、Ｗ＿ＣＬＫ＿ＤＡＴＡを出力する。

コマンド生成回路２１３は、クロック信号Ｘ２ＣＬＫに同期して、コマンド信号Ｗ＿ＣＭＤ＿ＤＡＴＡを出力する。また、ＩＮＴ＿ＳＴＯＰが‘１’になると同時にメモリアクセスを中断する信号ＳＴＯＰ＿ＣＭＤに‘１’を出力し、その後はクロック信号Ｘ２ＣＬＫに同期して、ＩＮＴ＿ＳＴＯＰを取り込んで、ＳＴＯＰ＿ＣＭＤへ出力する。

コマンド信号Ｗ＿ＣＭＤ＿ＤＡＴＡのＣＫＥ信号に着目して、ＣＫＥ信号をＷ＿ＣＫＥ＿ＤＡＴＡとする。また、メモリモジュール１００に供給するコマンド信号ＭＣ＿ＣＭＤのＣＫＥ信号に着目して、ＣＫＥ信号をＭＣ＿ＣＫＥとする。

更新制御回路２１１は、クロック信号Ｘ２ＣＬＫに同期して、Ｗ＿ＣＫＥ＿ＤＡＴＡが‘０’になることを検出すると、ＩＮＴ＿ＳＴＯＰに４サイクルのハイパルス信号を出力する。そして、Ｗ＿ＣＬＫ＿ＤＡＴＡが‘１’になることを検出すると、クロック制御信号ＧＡＴＥ＿ＣＬＫに２サイクルのロウパルス信号を出力し、ＡＮＤ回路１１５に入力する。このとき、ＣＬＫ生成回路１１２から出力されるＷ＿ＣＬＫ＿ＤＡＴＡは、ＡＮＤ回路１１５によりゲートされる。

さらに、更新制御回路２１１は、次のサイクルで駆動能力更新信号ＬＤ＿ＤＲＶに１サイクルのハイパルス信号を出力する。駆動能力更新信号ＬＤ＿ＤＲＶにより、出力バッファ１３０、１３１、１３２、１３３の駆動能力が更新される。

ＦＦ１１６は、クロック信号Ｘ２ＣＬＫに同期して、ＡＮＤ回路１１５より出力された信号をデータ入力端子ＤＡＴＡ＠ＦＦから取り込み、メモリモジュール１００へ供給するクロック信号ＭＣ＿ＣＬＫを出力する。

ＦＦ１１７は、クロック信号Ｘ２ＣＬＫに同期して、Ｗ＿ＣＫＥ＿ＤＡＴＡを取り込み、メモリモジュール１００へ供給するＣＫＥ信号ＭＣ＿ＣＫＥを出力する。MＣ＿ＣＬＫは、出力バッファの駆動能力を更新してから、Ｘ２ＣＬＫの２サイクル期間、ロウレベルを保持しており、出力バッファの駆動能力の更新に必要とされる期間Ｔｓｔを満たすことができる。

本実施の形態では説明しないが、ＭＣ＿ＣＬＫ以外の信号について、ＭＣ＿ＣＫＥと同様に、パワーダウンモード期間中は、ロウレベルまたはハイレベルに保持しているものとする。

従って、図４に示す第２の実施の形態の構成においても、上記第１の実施の形態と同等の効果を得ることができる。

図７は、本発明の第３の実施の形態に係るメモリコントローラの概略構成を示すブロック図である。

本実施の形態に係るメモリコントローラ３１０は、上記第１の実施の形態において、クロック信号Ｘ２ＣＬＫを分周する分周回路１９１が追加された構成である。本実施の形態では、分周回路１９１は、クロック信号Ｘ２ＣＬＫを１０分周したＤＩＶ＿ＣＬＫを信号線１８４に出力するものとして説明する。このとき、更新制御回路１１１は、ＧＡＴＥ＿ＣＬＫを制御する必要はなく、常に‘１’を出力する。

図８は、図７のメモリコントローラによって実行される駆動能力更新処理の際のタイミングチャートである。

図８を参照して、駆動能力を更新するときのタイミングチャートを説明する。

本実施の形態では、出力バッファの駆動能力の更新に必要とされる期間は、クロック信号Ｘ２ＣＬＫの２サイクル分であるとする。

分周回路１９１は、クロック信号Ｘ２ＣＬＫを１０分周したＤＩＶ＿ＣＬＫを出力する。ＣＬＫ生成回路１１２は、分周クロック信号ＤＩＶ＿ＣＬＫの立ち下りエッジに同期して、Ｗ＿ＣＬＫ＿ＤＡＴＡを出力する。

コマンド生成回路１１３は、分周クロック信号ＤＩＶ＿ＣＬＫの立ち下りエッジに同期して、コマンド信号Ｗ＿ＣＭＤ＿ＤＡＴＡを出力する。更新制御回路１１１は、クロック信号Ｘ２ＣＬＫに同期して、Ｗ＿ＣＬＫ＿ＤＡＴＡが‘１’になることを検出すると、次のサイクルで駆動能力更新信号ＬＤ＿ＤＲＶに１サイクルのハイパルス信号を出力する。駆動能力更新信号ＬＤ＿ＤＲＶにより、出力バッファ１３０、１３１、１３２、１３３の駆動能力が更新される。

ＧＡＴＥ＿ＣＬＫは常に‘１’なので、ＦＦ１１６は、分周クロック信号ＤＩＶ＿ＣＬＫに同期して、Ｗ＿ＣＬＫ＿ＤＡＴＡを取り込み、メモリモジュール１００へ供給するクロック信号ＭＣ＿ＣＬＫを出力する。

ＦＦ１１７は、分周クロック信号ＤＩＶ＿ＣＬＫに同期して、Ｗ＿ＣＭＤ＿ＤＡＴＡを取り込み、メモリモジュール１００へ供給するコマンド信号ＭＣ＿ＣＭＤを出力する。ＦＦ１１８は、分周クロック信号ＤＩＶ＿ＣＬＫに同期して、Ｗ＿ＤＡＴ＿ＤＡＴＡを取り込み、メモリモジュール１００へ供給するＤＡＴＡ信号ＭＣ＿ＤＡＴＡを出力する。

また、データ信号ＭＣ＿ＤＡＴＡのＤＱＳ信号に着目して、ＤＱＳ信号をＭＣ＿ＤＱＳとする。データ信号ＭＣ＿ＤＡＴＡのＤＱ信号に着目して、ＤＱ信号をＭＣ＿ＤＱとする。データ信号ＭＣ＿ＤＡＴＡのＤＱＭ信号に着目して、ＤＱＭ信号をＭＣ＿ＤＱＭとする。

図８で示される通り、ＭＣ＿ＣＬＫ、ＭＣ＿ＣＭＤ、ＭＣ＿ＤＱＳ、ＭＣ＿ＤＱ、及びＭＣ＿ＤＱＭは、出力バッファの駆動能力を更新してから、Ｘ２ＣＬＫの２サイクル期間、出力レベルを保持している。その結果、出力バッファの駆動能力の更新に必要とされる期間Ｔｓｔを満たすことができる。

従って、図７の構成においては、コマンド信号を監視して、クロック信号を制御することなく、上記第の実施の形態と同等の効果を得ることができる。

本発明においては、高速転送が必要とされるメモリを使用するメモリコントローラにおいて、駆動能力可変型の出力バッファの駆動能力を更新する際は、出力バッファの出力レベルが一定である期間に駆動能力を更新する。また、出力バッファの駆動能力の更新に要求される所定期間は出力バッファの出力レベルを保持する。このことにより、駆動能力の更新による誤動作を抑制することができる。

本発明の第１の実施の形態に係るメモリコントローラの概略構成を示すブロック図である。 図１のメモリコントローラによって実行される駆動能力更新処理の手順を示すフローチャートである。 図１のメモリコントローラによって実行される駆動能力更新処理の際のタイミングチャートである。 本発明の第２の実施の形態に係るメモリコントローラの概略構成を示すブロック図である。 図４のメモリコントローラによって実行される駆動能力更新処理の手順を示すフローチャートである。 図４のメモリコントローラによって実行される駆動能力更新処理の際のタイミングチャートである。 本発明の第３の実施の形態に係るメモリコントローラの概略構成を示すブロック図である。 図７のメモリコントローラによって実行される駆動能力更新処理の際のタイミングチャートである。

符号の説明

１００ メモリモジュール
１１０ メモリコントローラ
１１１ 更新制御回路
１１２ ＣＬＫ生成回路
１１３ コマンド生成回路
１１４ データ生成回路
１１５ ＡＮＤ回路
１１６ フリップフロップ
１１７ フリップフロップ
１１８ フリップフロップ
１１９ インバータバッファ
１２０ 更新制御レジスタ回路
１２１ 更新制御レジスタ回路
１２２ 更新制御レジスタ回路
１３０ 駆動能力可変型の出力バッファ
１３１ 駆動能力可変型の出力バッファ
１３２ 駆動能力可変型の出力バッファ
１３３ 駆動能力可変型の出力バッファ
１９０ インタフェース回路
１９１ 分周回路
２１０ メモリコントローラ
２１１ 更新制御回路
２１３ コマンド生成回路
３１０ メモリコントローラ
１９１ 分周回路

Claims (6)

1. 駆動能力可変型の出力バッファを備えたメモリコントローラにおいて、
   前記出力バッファの駆動能力を更新する駆動能力更新手段と、
   所定期間、前記出力バッファの出力レベルを保持する保持手段とを備え、
   前記駆動能力更新手段は、前記保持手段により前記出力バッファの出力レベルが一定である期間に駆動能力を更新するよう制御することを特徴とするメモリコントローラ。
2. メモリモジュールのオペレーティング状態を検出する検出手段を備え、
   前記保持手段は、前記検出手段によってパワーダウンモードを検出した場合には、所定期間、前記出力バッファの出力レベルを保持することを特徴とする請求項１記載のメモリコントローラ。
3. メモリモジュールのオペレーティング状態を検出する検出手段を備え、
   前記保持手段は、前記検出手段によってリフレッシュモードを検出した場合には、所定期間、前記出力バッファの出力レベルを保持することを特徴とする請求項１記載のメモリコントローラ。
4. メモリモジュールのオペレーティング状態を検出する検出手段を備え、
   前記保持手段は、前記検出手段によってパワーダウンモードを検出した場合には、メモリアクセス要求を中断し、所定期間、前記出力バッファの出力レベルを保持することを特徴とする請求項１記載のメモリコントローラ。
5. 前記保持手段は、前記駆動能力更新手段に供給される動作クロックよりも低速の動作クロックで動作することを特徴とする請求項１記載のメモリコントローラ。
6. 前記出力バッファは、前記メモリモジュールに供給するクロック用の出力バッファを含むことを特徴とする請求項１乃至請求項４のいずれかに記載のメモリコントローラ。

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