JP2005293013A - メモリ制御装置 - Google Patents
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Abstract
【課題】 複数の種類のメモリや複数のIO電源電圧のメモリに対応し、かつ、タイミング調整が容易なメモリ制御装置を提供する。
【解決手段】 複数種類のメモリに対応した複数のメモリ・インターフェース部12〜16と、この複数のメモリ・インターフェース部のそれぞれに独立な経路によりクロック信号を供給するクロック信号生成装置2とを備える。
【選択図】 図1
【解決手段】 複数種類のメモリに対応した複数のメモリ・インターフェース部12〜16と、この複数のメモリ・インターフェース部のそれぞれに独立な経路によりクロック信号を供給するクロック信号生成装置2とを備える。
【選択図】 図1
Description
本発明は、複数の種類のメモリや、複数のIO電源電圧のメモリに対応したメモリ制御装置に関する。
従来から、CPUの主記憶や、各種のデータバッファの用途でDRAMが広く使用されている。その中でSDR SDRAM(Single Data RateシンクロナスDRAM。以下SDRと記す)は、最も一般的なデバイスの一つである。また、より高い処理性能を要求されるシステムにおいては、デバイスの選択肢がいくつかあるが、アクセスプロトコルがSDRと比較的似ているDDR SDRAM(Double Data RateシンクロナスDRAM。以下DDRと記す)を使用する場合がある(例えば特許文献1参照)。
一方、同じ種類のメモリでもIO電源電圧が異なるデバイスがある。例えば現状のSDRには、IO電源電圧が3.3Vのデバイス、2.5Vのデバイス、1.8Vのデバイスなどがある。
従来のシステム(例えば撮像装置や複写装置など)においては、半導体集積回路の内部にメモリ制御装置を構成し、かつ、一つのメモリ制御装置で上述した複数の種類のメモリ及び複数のIO電源電圧のメモリに対応すると共に、システムの性能やコストなどの要求に合せて最適なメモリを選択し、実装していた。
特開2003−298938号公報
しかしながら、前記従来のメモリ制御装置においては、メモリとのインターフェース信号のACタイミング調整を行う際、カバーするメモリの種類やIO電源電圧が増えてくるにつれて、全ての条件を満たすようにタイミング調整を行うことが困難になる。
例えば、DDRのACタイミングを優先させるために、各メモリ・インターフェース信号のACタイミングを最速に近い条件に合せ込んだ場合、IO電源電圧3.3VのSDRにおいては、書き込みの際にデータ・ホールド・エラーが起る傾向が強くなるため、設計時に全てのタイミング条件を満たすようなメモリ制御装置が実現できない場合があるという問題があった。
また、仮に実現できた場合においても、基板実装時の制限(例えば外付け部品の増加)や使用できるメモリの制限(ACタイミングの制約が厳しくなるため、使用できないデバイスが増加する)が発生するという問題もあった。
そこで本発明の目的は、上記の課題に鑑み、一つのメモリ制御装置で複数の種類のメモリや複数のIO電源電圧のメモリに対応し、かつ、タイミング調整が容易なメモリ制御装置を提供することにある。
上記課題を解決するために、本発明のメモリ制御装置は、複数種類のメモリに対応した複数のメモリ・インターフェース回路と、前記複数のメモリ・インターフェース回路のそれぞれに独立な経路によりクロック信号を供給するクロック信号生成回路とを備える。
本発明によれば、メモリ制御装置において、複数種類のメモリに対応した複数のメモリ・インターフェース回路のそれぞれに、独立な経路によりクロック信号を供給することにより、一つのメモリ制御装置で複数の種類のメモリに対応しながら、タイミング調整を容易に実現することが可能となる。
以下、添付図面を参照しながら、本発明の実施形態を説明する。
図1は、本発明の実施形態にかかるメモリ制御装置の構成を示すブロック図である。メモリ制御装置1の外部には、メモリ制御装置が必要とするクロックを供給するクロック生成装置2、メモリ制御装置1並びにクロック生成装置2に対する動作モード信号やクロック選択信号を与えるレジスタ部3、並びにPAD部4がある。
まず、本実施形態の特徴であるクロック構成並びにクロック生成方式について説明する。
メモリ制御装置1は、メモリ制御部11、コマンドI/F部12、SDR出力データI/F部13、DDR出力データI/F部14、DDR入力I/F部15、SDR入力I/F部16から成る。そして、クロック生成装置2から各々独立にクロックが供給される構成をとっている。
また、レジスタ部3からは、DRAMモードを選択するddr_sel信号(DDRモードの時Hi、SDRモードの時Low)が供給される。そしてSDR出力データI/F部13とDDR出力データI/F部14の出力信号は、ddr_sel信号の値に応じてマルチプレクサ21〜23で選択され、DDR入力データI/F部15とSDR入力データI/F部16の出力信号は、ddr_sel信号の値に応じてマルチプレクサ24で選択される。
図2は、本実施形態における、クロック生成部2の概略ブロック構成を示す図である。本実施形態においては、メモリ制御装置1は108MHzのクロックを基本クロックと動作しているが、DDR制御用の倍速クロックとして216MHzのクロックも一部で使用している。また本実施形態においては、入力クロックclk_inの周波数は27MHzで、クロック生成部210においてこれを8逓倍して216MHzのクロックを生成し、さらに分周期220において、これを1/2分周することにより108MHzを生成している。
そして、108MHzの基本クロックは本メモリ制御装置1の各部に各々独立に供給される。即ち、メモリ制御部11用にmclk、コマンドI/F部12用にmcmd_clk、SDR出力データI/F部13用にmwr_clk_sdr、DDR出力データI/F部14用にmwr_clk_ddr、DDR入力データI/F部15用にmrd_clk_ddr、SDR入力データI/F部16用にmrd_clk_sdrが供給される。更に、108MHzの基本クロックはPAD部4用に、MEMCLKiが供給される。また216MHzの倍速クロックは、メモリ制御部11用にmclk_2xが供給される。
なお、ディレイ・バッファ231〜241は、各クロックの位相調整のために挿入するディレイ素子をシンボル化したものである。各ディレイ・バッファは、図2においては同一シンボルを用いているが、その遅延値は各クロックによって異なる。また、クロックツリー・バッファ261〜268は、クロックツリーの起点をシンボル化したものである。クロックツリー生成の際には、各クロックツリー・バッファを起点として、各クロックのクロックツリーが生成される。
さらに、mcmd_clk、mwr_clk_sdr、mrd_clk_ddr、mrd_clk_sdrは、レジスタ部3のレジスタ設定によって、各々2種類のクロックが選択できるようになっている。本実施形態においては、mcmd_clkは、mcmd_clk_selによって高負荷モードと低負荷モードが選択でき、mcmd_clk_selがHiの時に高負荷モードとなる。またmwr_clk_sdr、mrd_clk_sdrは、各々mwr_clk_sdr_sel、mrd_clk_sdr_selによって各々2.5Vモードと3.3Vモードが選択でき、各々mwr_clk_sdr_sel、mrd_clk_sdr_selがHiの時に3.3Vとなる。さらにmrd_clk_ddrは、mrd_clk_ddr_selによって読み出しクロックの反転/非反転が選択できるようになっている。
このように、メモリの種類ごと、メモリ・インターフェース信号の機能ごとにクロック系統を分割し、またメモリ・インターフェース部の書き込み回路と読み出し回路のクロック系統も分割すると共に、メモリのIO電源電圧ごと、並びに外部の負荷条件ごとにクロックのパスを個別に設定できるようにすることにより、各クロックの遅延値を各々独立に設定することが可能となる。これにより、一つのメモリ制御装置で複数の種類のメモリや複数のIO電源電圧のメモリに対応し、かつ、タイミング調整が容易なメモリ制御方式を実現することが可能となる。
例えば上記構成において、高負荷モードは低負荷モードに比べてクロックの遅延が小さくなっており、また、2.5Vモードも3.3Vモードに比べてクロックの遅延が小さくなっている。即ち、ディレイ・バッファ233〜236並びに240〜241の遅延値を各々独立に調整し、各クロックの遅延値を所望の値に合わせ込むことによって、このことが容易に実現できる。
次に、メモリ制御装置1の各部の動作について説明する。
まずメモリ制御部11は、メモリ制御装置1のうち、メモリとのI/F処理以外の全ての処理を行っている。即ち、メモリ制御のシーケンス管理、コマンド並びにアドレスの生成、データ授受の管理、並びにメモリに対するリフレッシュの管理等の処理を行っている。
図3は、本実施形態における、コマンドI/F部12の回路図でである。メモリ制御部11で生成されたDRAM制御信号(CS_n_i、WE_n_i、RAS_n_i、CAS_n_i)、アドレス(BA[1:0]、A[12:0])並びにクロックイネーブル信号(CKE_i)を各々Dフリップフロップでラッチして、PAD部4へ出力する。
図4は、本実施形態における、SDR出力データI/F部13の回路図である。メモリ制御部11で生成された出力データ(DQO_i[31:0])、データマスク信号(DQM_i[3:0])並びに出力データイネーブル信号(DQOE_n_i[31:0])を各々Dフリップフロップでラッチして、PAD部4へ出力する。図9は、本実施形態における、SDR書き込みタイミングを示すタイミングチャートである。
図5は、本実施形態における、DDR出力データI/F部14の回路図である。DQO_i[31:0]はDフリップフロップ1401によってクロックの立ち上がり側のデータが、Dフリップフロップ1411によってクロックの立ち下がり側のデータがラッチされる。そして、マルチプレクサ1421によってmwr_clk_ddrの値に応じたデータが選択され、出力データDQO[31:0]としてPAD部4へ出力される。同様に、DQM_i[3:0]はDフリップフロップ1403によってクロックの立ち上がり側のデータが、Dフリップフロップ1412によってクロックの立ち下がり側のデータがラッチされる。そして、マルチプレクサ1422によってmwr_clk_ddrの値に応じたデータが選択され、出力データマスク信号DQM[3:0]としてPAD部4へ出力される。
DMOE_n_i[31:0]並びにDQSOE_n_i[3:0]は、各々Dフリップフロップ1402、1405によってラッチされ、各々データ出力イネーブル信号DQOE_n[31:0]、データストローブ出力イネーブル信号DQSOE_n[3:0]として、PAD部4へ出力される。
DLL(Delay Locked Loop)1431のI端子には、DDR出力データI/F部のクロックであるmwr_clk_ddrが入力され、O端子にはI端子に対して90度シフトされた信号が出力される。DQSO_i[3:0]はDフリップフロップ1404並びに1413によってラッチされ、ANDゲート1441によって前記DLLの出力との論理和をとった信号が、出力データストローブDQS[3:0]としてPAD部4へ出力される。図10は、本実施形態における、DDR書き込みタイミングを示すタイミングチャートである。
図6は、本実施形態における、DDR入力データI/F部15の回路図である。DLL1531〜1534のI端子にはDDRから出力されるDQS信号が入力され、各DLLのO端子にはI端子に対して90度シフトされた信号が、On端子にはI端子に対して270度シフトされた信号が出力される。そしてDLL1531〜1534によってシフトされたストローブ信号によって、入力データDQI[31:0]がDフリップフロップ1503〜1514でラッチされる。さらにDフリップフロップ1501〜1502によって、メモリ制御装置1の内部クロックであるmrd_clk_ddrによってラッチされる。そして、マルチプレクサ1520によってmrd_clk_ddrの値に応じて入力データが選択され、メモリ制御部1へ出力される。図11は、本実施形態における、DDR読み出しタイミングを示すタイミングチャートである。
図7は、本実施形態における、SDR入力データI/F部16の回路図である。SDRからの入力データ(DQI[31:0])をDフリップフロップでラッチして、PAD部4へ出力する。図12は、本実施形態における、SDR読み出しタイミングを示すタイミングチャートである。
図8は、本実施形態における、PAD部4の回路図である。クロックPAD401は、1つの入力信号MEMCLK_iから正相、逆相の2つのクロック、MEMCLK、MEMCLK_nを生成する。またSDRモードの時(すなわちddr_sel信号がHiのとき)は逆相クロックMEMCLK_nを停止できるようになっている。一方、入力PAD402〜408並びに410は、一般的な入力PADであり、双方向PAD409並びに411は、一般的な双方向PADである。
1 メモリ制御装置
2 クロック生成装置
3 レジスタ部
4 PAD部
11 メモリ制御部
12 コマンドI/F部
13 SDR出力データI/F部
14 DDR出力データI/F部
15 DDR入力データI/F部
16 SDR入力データI/F部
210 クロック生成部
220 分周期
231〜241 ディレイ・バッファ
261〜268 クロックツリー・バッファ
401 クロックPAD
402〜408、410 出力PAD
409、411 双方向PAD
1431、1531〜1534 DLL
2 クロック生成装置
3 レジスタ部
4 PAD部
11 メモリ制御部
12 コマンドI/F部
13 SDR出力データI/F部
14 DDR出力データI/F部
15 DDR入力データI/F部
16 SDR入力データI/F部
210 クロック生成部
220 分周期
231〜241 ディレイ・バッファ
261〜268 クロックツリー・バッファ
401 クロックPAD
402〜408、410 出力PAD
409、411 双方向PAD
1431、1531〜1534 DLL
Claims (8)
- 複数種類のメモリに対応した複数のメモリ・インターフェース回路と、
前記複数のメモリ・インターフェース回路のそれぞれに独立な経路によりクロック信号を供給するクロック信号生成回路とを有することを特徴としたメモリ制御装置。 - 前記クロック信号生成回路が、前記複数のメモリ・インターフェース回路の少なくとも1つに、メモリのIO電源電圧に応じて異なるクロック信号を供給することを特徴とした請求項1に記載のメモリ制御装置。
- 前記クロック信号生成回路が、前記複数のメモリ・インターフェース回路の少なくとも1つに、負荷に応じて異なるクロック信号を供給することを特徴とした請求項1または2に記載のメモリ制御装置。
- 前記複数のメモリ・インターフェース回路が、メモリ・インターフェース信号の機能に応じた複数のメモリ・インターフェース回路を有することを特徴とした請求項1乃至3に記載のメモリ制御装置。
- 前記複数のメモリ・インターフェース回路が、少なくとも1種類のメモリに対して、書き込みと読み出しとで独立なメモリ・インターフェース回路を有することを特徴とした請求項1乃至4に記載のメモリ制御装置。
- 前記経路の少なくとも1つが、複数の異なるクロック信号から1つのクロック信号を選択して出力する選択回路を有することを特徴とした請求項1乃至5に記載のメモリ制御装置。
- 前記各経路上にそれぞれ独立にタイミングを調整する調整回路を設けたことを特徴とした請求項1乃至請求項6に記載のメモリ制御装置。
- 前記複数種類のメモリは、シングル・データ・レート・シンクロナスDRAMとダブル・データ・レート・シンクロナスDRAMとを含むことを特徴とした、請求項1乃至7に記載のメモリ制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004104636A JP2005293013A (ja) | 2004-03-31 | 2004-03-31 | メモリ制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004104636A JP2005293013A (ja) | 2004-03-31 | 2004-03-31 | メモリ制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005293013A true JP2005293013A (ja) | 2005-10-20 |
Family
ID=35325906
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004104636A Withdrawn JP2005293013A (ja) | 2004-03-31 | 2004-03-31 | メモリ制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005293013A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008065819A (ja) * | 2006-09-08 | 2008-03-21 | Internatl Business Mach Corp <Ibm> | 混合メモリ・タイプを使用して性能を改善するための装置、方法、システム、およびプログラム |
-
2004
- 2004-03-31 JP JP2004104636A patent/JP2005293013A/ja not_active Withdrawn
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2008065819A (ja) * | 2006-09-08 | 2008-03-21 | Internatl Business Mach Corp <Ibm> | 混合メモリ・タイプを使用して性能を改善するための装置、方法、システム、およびプログラム |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070605 |