JP5188119B2 - メモリコントローラ - Google Patents
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Description
110 メモリコントローラ
111 更新制御回路
112 CLK生成回路
113 コマンド生成回路
114 データ生成回路
115 AND回路
116 フリップフロップ
117 フリップフロップ
118 フリップフロップ
119 インバータバッファ
120 更新制御レジスタ回路
121 更新制御レジスタ回路
122 更新制御レジスタ回路
130 駆動能力可変型の出力バッファ
131 駆動能力可変型の出力バッファ
132 駆動能力可変型の出力バッファ
133 駆動能力可変型の出力バッファ
190 インタフェース回路
191 分周回路
210 メモリコントローラ
211 更新制御回路
213 コマンド生成回路
310 メモリコントローラ
191 分周回路
Claims (6)
- メモリモジュールにクロックを出力する出力バッファと、
前記メモリモジュールを所定のモードにする指示を検出したことに応じて、所定期間、前記出力バッファの出力レベルを一定に保持するように制御すると共に、前記出力バッファの出力レベルを一定に保持している期間に、前記出力バッファの駆動能力を前記所定のモードに応じた駆動能力に変える制御手段とを備えることを特徴とするメモリコントローラ。 - メモリモジュールへのコマンド信号を生成するコマンド生成手段と、
前記メモリモジュールに前記コマンド信号を出力する出力バッファと、
前記メモリモジュールを所定のモードにする指示を検出したことに応じて、所定期間、前記出力バッファの出力レベルをハイレベルまたはロウレベルの一定レベルに保持するように制御すると共に、前記出力バッファの出力レベルを一定レベルに保持している期間に、前記出力バッファの駆動能力を前記所定のモードに応じた駆動能力に変える制御手段とを備えることを特徴とするメモリコントローラ。 - 前記制御手段は、前記所定のモードにする指示を検出したことに応じて、メモリアクセス要求を中断することを特徴とする請求項1または2に記載のメモリコントローラ。
- 前記制御手段は、前記モードに応じた駆動能力の設定値を格納し、前記設定値を前記出力バッファに出力することにより前記出力バッファの駆動能力を変えることを特徴とする請求項1または2に記載のメモリコントローラ。
- 前記制御手段は、前記出力バッファの出力レベルを保持してから前記所定期間が経過したことに応じて、前記出力バッファから前記クロックを出力させることを特徴とする請求項1に記載のメモリコントローラ。
- 前記制御手段は、前記コマンド生成手段により生成されたコマンド信号に基づいて、前記メモリモジュールを前記所定のモードにする指示を検出することを特徴とする請求項2に記載のメモリコントローラ。
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JP2007197492A JP5188119B2 (ja) | 2007-07-30 | 2007-07-30 | メモリコントローラ |
Applications Claiming Priority (1)
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JP2007197492A JP5188119B2 (ja) | 2007-07-30 | 2007-07-30 | メモリコントローラ |
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JP2009032170A JP2009032170A (ja) | 2009-02-12 |
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Family
ID=40402582
Family Applications (1)
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JP2007197492A Active JP5188119B2 (ja) | 2007-07-30 | 2007-07-30 | メモリコントローラ |
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JP (1) | JP5188119B2 (ja) |
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Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2004046502A (ja) * | 2002-07-11 | 2004-02-12 | Seiko Instruments Inc | メモリ制御回路、及びプリンタ装置 |
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2007
- 2007-07-30 JP JP2007197492A patent/JP5188119B2/ja active Active
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