KR20080027099A - 메모리 인터페이스 제어 장치 및 제어 방법 - Google Patents

메모리 인터페이스 제어 장치 및 제어 방법 Download PDF

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Abstract

본 발명은 메모리 인터페이스 제어 장치에 관한 것이다. 본 발명은 메모리를 제어하기 위한 메모리 컨트롤러, 및 메모리 컨트롤러에 연결되어 시스템 버스 클럭 및 메모리 클럭을 메모리 컨트롤러에 인가하는 클럭 발생기를 포함하고, 메모리 컨트롤러는 시스템 버스 클럭의 주파수보다 높은 주파수를 가진 메모리 클럭을 메모리에 인가하도록 함으로써 더 높은 속도의 메모리를 사용하면서도 기존의 SOC 제작 비용과 노력으로 더 높은 데이터 전송 대역폭을 얻어낼 수 있는 효과가 있다.
Figure P1020060105631
SDRAM, DDR, 컨트롤러, 인터페이스, 시스템 버스 클럭

Description

메모리 인터페이스 제어 장치 및 제어 방법{Apparatus and methods for controlling memory interface}
도 1은 종래 기술에 따른 SDRAM 인터페이스 제어 장치를 도시한 도면이다.
도 2는 종래 기술에 따른 SDRAM 컨트롤러의 클럭 및 데이터 송수신 경로를 도시한 도면이다.
도 3은 종래 기술에 따른 DDR SDRAM에서의 데이터 기록시 타이밍을 도시한 도면이다.
도 4는 본 발명의 일실시예에 따른 SDRAM 인터페이스 제어 장치에서 기록 또는 판독 데이터를 제어하는 부분을 도시한 도면이다.
도 5는 본 발명의 일실시예에 따른 DDR SDRAM에서의 데이터 판독시 타이밍을 도시한 도면이다.
도 6은 본 발명의 일실시예에 따른 SDRAM 인터페이스 제어 장치에서 제어 신호 또는 어드레스 신호를 제어하는 부분을 도시한 도면이다.
도 7은 tCCD(CAS to CAS delay time)가 2*tCK(Clock Period time)인 경우에 더미 싸이클이 발생하는 예를 나타내는 타이밍도이다.
도 8은 본 발명의 일실시예에 따른 시스템 버스 클럭과 SDRAM 클럭의 비율이 1:n일 때 AC 타이밍 파라미터의 변화를 개념적으로 도시한 도면이다.
도 9는 시스템 버스 클럭과 SDRAM 클럭의 비율이 1:4일 때 1사이클의 시스템 버스 클럭에서 SDRAM으로 전송되는 상태를 도시한 도면이다.
도 10은 본 발명의 일실시예에 따른 시스템 버스 클럭과 SDRAM 클럭의 비율이 1:n일 때 유한 상태 기계가 출력하는 통합 상태들을 도시한 도면이다.
도 11은 본 발명의 일실시예에 따른 SDRAM 인터페이스 제어 방법을 도시하는 흐름도이다.
도 12a는 본 발명의 일실시예에 따른 SDRAM 인터페이스 제어 방법에서 기록 데이터를 제어하는 단계를 도시한 흐름도이다.
도 12b는 본 발명의 일실시예에 따른 SDRAM 인터페이스 제어 방법에서 판독 데이터를 제어하는 단계를 도시한 흐름도이다.
본 발명은 메모리 인터페이스 제어 장치 및 제어 방법에 관한 것으로, 더욱 상세하게는 메모리 인터페이스에서의 전송 데이터의 대역폭을 올리는 메모리 인터페이스 제어 장치 및 제어 방법에 관한 것이다.
근래 대부분의 디지털 디바이스들은 데이터의 주저장 장치로 저렴한 SDRAM을 사용하고 있다. SDRAM은 SDRAM 클럭에 대한 데이터 비율에 따라 SDR SDRAM, DDR SDRAM 등으로 분류가 된다. SDR SDRAM이나 DDR SDRAM은 클럭에 동기하여 데이터의 판독 또는 기록을 하고, 종래의 SOC의 SDRAM 컨트롤러들은 시스템의 버스 클럭에 SDRAM 클럭을 동기화하여, 즉 동일 주파수의 클럭을 사용하여 데이터의 입출력을 처리하고 있다.
도 1은 종래 기술에 따른 SDRAM 인터페이스 제어 장치(100)를 도시한 도면이다.
도 1을 참조하면, 시스템 버스(104)에는 복수 개의 마스터 모듈들(103) 및 SDRAM 컨트롤러(102)가 연결되어 있고, SDRAM 컨트롤러(102)에는 SDRAM(101)가 연결되어 있는 구조이다. 마스터 모듈(103)로부터 시스템 버스(104) 및 SDRAM 컨트롤러(102)까지의 데이터 송수신은 시스템 버스 클럭에 의해 이루어진다. 이때, SDRAM 컨트롤러(102)와 SDRAM(101) 간의 SDRAM 클럭은 시스템 버스 클럭에 동기화되어 데이터의 입출력을 처리한다. 여기서 SDRAM 클럭은 SDRAM 컨트롤러(102)와 SDRAM(101)간의 데이터 송수신을 위해 SDRAM에 인가되는 클럭을 말한다.
도 2는 종래 기술에 따른 SDRAM 컨트롤러의 클럭 및 데이터 송수신 경로를 도시한 도면이다.
도 2를 참조하면, 시스템 버스(201)로부터 SDRAM 컨트롤러(202)로 전달된 시스템 버스 클럭은 버퍼(203)를 통해서 SDRAM으로 입력된다. 기록 데이터는 버퍼(204)를 통해 시스템 버스 클럭에 따라 SDRAM에 기록된다. 한편, SDRAM에 저장된 데이터를 판독하기 위해서는 90°/180°시프트 딜레이된 데이터 스트로브 신호(DQS)로 래치하여 데이터를 플립플롭(205)으로 보냄으로써 판독 데이터를 처리하게 된다. 이때, SDRAM 데이터는 시스템 버스 클럭에 동기되어 데이터가 SDRAM 컨트롤러(202)로 전송되어 오기 때문에 시스템 버스 클럭에 동기되어 동작하는 SDRAM 컨트롤러(202)는 내부의 타이밍을 맞추기가 수월하다. 따라서, 이는 데이터 입출력의 타이밍의 관점에서 그 설계가 용이하게 되어 일반적으로 이용되고 있다.
도 3은 종래 기술에 따른 DDR SDRAM에서의 데이터 기록시 타이밍을 도시한 도면이다.
도 3을 참조하면, 시스템 버스 클럭과 SDRAM 클럭(CK로 도시됨)의 주파수가 동일하므로, SDRAM에서 입출력되는 데이터(DQ)도 시스템 버스 클럭과 동일한 주파수로 입출력됨을 알 수 있다.
그러나, 종래의 이러한 SDRAM 컨트롤러와 SDRAM 간의 SDRAM 클럭의 주파수를 높여 데이터 전송률을 끌어올리기 위해서는 시스템 버스에 연결되어 있는 수많은 마스터 모듈들의 동작 주파수를 따라 올려야 하므로 설계가 매우 어렵거나 불가능한 경우가 발생한다.
특히, 최근 DDR2, DDR3, RAMBUS 등 고속 메모리가 나타나면서 전체적인 시스템의 성능을 끌어올릴 수 있는 기반은 마련되었으나, 종래 기술에 의하면 더 높은 클럭 주파수를 가진 SDRAM을 사용하기 위해, 시스템 버스 클럭의 주파수를 올려야 했다. 따라서, 고가의 SOC 칩이 아닌 중저가 이하의 칩 설계시에는, 칩 사이즈에 대한 과다한 오버헤드와 전력 소모의 부담, 및 제조 비용의 상승으로 인해 그 사용이 제한된다는 문제가 있었다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 시스템 버스 클럭의 주파수보다 높은 주파수를 가진 메모리 클럭을 메모리에 인가함으로써, 더 높은 속도의 메모리를 사용하면서도 기존의 SOC 제작 비용과 노력으로 더 높은 데이터 전송 대역폭을 얻어낼 수 있는 메모리 인터페이스 제어 장치 및 제어 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위해서 본 발명의 일실시예에 따른 메모리 인터페이스 제어 장치는 메모리를 제어하기 위한 메모리 컨트롤러; 및 상기 메모리 컨트롤러에 연결되어 시스템 버스 클럭 및 메모리 클럭을 상기 메모리 컨트롤러에 인가하는 클럭 발생기를 포함하고, 상기 메모리 컨트롤러는 상기 시스템 버스 클럭의 주파수보다 높은 주파수를 가진 상기 메모리 클럭을 상기 메모리에 인가하는 것을 특징으로 한다.
바람직하게는 상기 메모리는 SDRAM이고, 상기 SDRAM은 SDR, DDR, DDR2, DDR3, 또는 램버스 DRAM 중 어느 하나인 것을 특징으로 한다.
바람직하게는 상기 메모리 클럭의 주파수는 상기 시스템 버스 클럭의 주파수보다 정수 배 높은 것을 특징으로 한다.
상기 메모리 컨트롤러는 상기 시스템 버스 클럭에 따라 시스템 버스로부터 입력받은 기록 데이터를 버퍼링하여 상기 메모리 클럭에 따라 상기 메모리로 출력하는 제1 FIFO 메모리를 포함한다.
상기 제1 FIFO 메모리는 상기 시스템 버스 클럭이 입력되는 제1 클럭 입력부; 상기 메모리 클럭이 입력되는 제2 클럭 입력부; 상기 시스템 버스 클럭에 따라 상기 기록 데이터가 입력되는 데이터 입력부; 상기 데이터 입력부에 입력된 상기 기록 데이터를 상기 메모리 클럭에 따라 출력하는 데이터 출력부를 포함한다.
상기 메모리 컨트롤러는 상기 메모리 클럭에 따라 상기 메모리로부터 판독한 판독 데이터를 버퍼링하여 상기 시스템 버스 클럭에 따라 상기 시스템 버스로 출력하는 제2 FIFO 메모리를 포함한다.
상기 제2 FIFO 메모리는 상기 시스템 버스 클럭이 입력되는 제1 클럭 입력부; 상기 메모리 클럭이 입력되는 제2 클럭 입력부; 상기 메모리 클럭에 따라 상기 판독 데이터가 입력되는 데이터 입력부; 상기 데이터 입력부에 입력된 상기 판독 데이터를 상기 시스템 버스 클럭에 따라 출력하는 데이터 출력부를 포함한다.
상기 클럭 발생기는 상기 메모리 컨트롤러의 외부 또는 내부에 위치하는 것을 특징으로 한다.
바람직하게는 상기 클럭 발생기는 PLL 또는 DLL로 구성되는 것을 특징으로 한다.
바람직하게는 상기 메모리 컨트롤러는 SOC 칩의 내부에 위치하는 것을 특징으로 한다.
또한, 본 발명의 일실시예에 따른 메모리 인터페이스 제어 장치는 메모리를 제어하기 위한 메모리 컨트롤러; 시스템 버스 클럭 및 상기 시스템 버스 클럭의 주파수보다 높은 주파수를 가지는 메모리 클럭을 발생시키는 클럭 발생기를 포함하고, 상기 메모리 컨트롤러는 상기 클럭 발생기로부터 상기 시스템 버스 클럭을 수신하고, 수신된 상기 시스템 버스 클럭에 의해 제어 신호 또는 어드레스 신호를 통합 상태로 출력하는 유한 상태 기계; 상기 클럭 발생기로부터 상기 메모리 클 럭을 수신하고, 상기 유한 상태 기계로부터 수신된 상기 통합 상태에 대한 세부 상태들을 메모리에 순차적으로 출력하는 제어/어드레스 신호 발생기를 포함하는 것을 특징으로 한다.
바람직하게는 상기 메모리는 SDRAM이고, 상기 SDRAM은 SDR, DDR, DDR2, DDR3, 또는 램버스 DRAM 중 어느 하나인 것을 특징으로 한다.
또한, 상기 메모리 인터페이스 제어 장치는 AC 타이밍 파라미터 값을 상기 제어/어드레스 신호 발생기로 전달하는 타이밍 레지스터를 더 포함하는 것을 특징으로 한다.
또한, 상기 제어/어드레스 신호 발생기는 상기 타이밍 레지스터로부터 입력된 상기 AC 타이밍 파라미터 값을 충족시키도록 세부 상태들을 순차적으로 메모리에 출력하는 것을 특징으로 한다.
바람직하게는 상기 클럭 발생기는 PLL 또는 DLL로 구성되는 것을 특징으로 한다.
바람직하게는 상기 메모리 클럭의 주파수는 상기 시스템 버스의 클럭 주파수보다 정수 배 높은 것을 특징으로 한다.
또한, 상기 통합 상태는 2 이상의 상기 세부 상태를 포함하는 것을 특징으로 한다.
또한, 상기 통합 상태에 포함되는 상기 세부 상태에 순서가 매겨져 있는 것을 특징으로 한다.
메모리 인터페이스 제어 방법은 시스템 버스 클럭 및 상기 시스템 버스 클럭 의 주파수보다 높은 주파수를 가진 메모리 클럭이 발생되는 단계; 상기 시스템 버스 클럭 및 상기 메모리 클럭이 메모리 컨트롤러에 인가되는 단계; 상기 메모리 컨트롤러에 인가된 상기 메모리 클럭이 메모리에 인가되는 단계를 포함하는 것을 특징으로 한다.
바람직하게는 상기 메모리는 SDRAM이고, 상기 SDRAM은 SDR, DDR, DDR2, DDR3, 또는 램버스 DRAM 중 어느 하나인 것을 특징으로 한다.
바람직하게는 상기 메모리 클럭의 주파수는 상기 시스템 버스 클럭의 주파수보다 정수 배 높은 것을 특징으로 한다.
또한, 시스템 버스로부터 상기 메모리 컨트롤러로 전송되는 기록 데이터를 버퍼링하여 상기 메모리 클럭에 의해 상기 메모리로 출력하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 메모리로부터 판독된 판독 데이터를 버퍼링하여 상기 시스템 버스 클럭에 의해 시스템 버스로 전송하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 시스템 버스 클럭 또는 상기 메모리 클럭은 상기 메모리 컨트롤러의 외부 또는 내부에서 발생되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명한다.
도 4는 본 발명의 일실시예에 따른 SDRAM 인터페이스 제어 장치(400)에서 기록 또는 판독 데이터를 제어하는 부분을 도시한 도면이다.
도 4를 참조하면, 클럭 발생기(403)는 SOC 칩 내부에서의 데이터 전송을 위 한 시스템 버스 클럭을 발생시킨다. 또한, 클럭 발생기(403)는 SDRAM(404)과 SDRAM 컨트롤러(402) 간의 SDRAM 인터페이스에서 사용되는 SDRAM 클럭도 또한 발생시킨다. 여기서 SDRAM 클럭은 SDRAM 컨트롤러(102)와 SDRAM(101)간의 데이터 송수신을 위해 SDRAM에 인가되는 클럭을 말한다. 이러한 클럭 발생기(403)는 PLL 또는 DLL로 구성될 수 있다.
클럭 발생기(403)에서 발생한 SDRAM 클럭은 시스템 버스(401), SDRAM 컨트롤러(402) 및 SDRAM 인터페이스를 거쳐 SDRAM(404)으로 전달된다. 그러한 클럭 발생기는 SDRAM 컨트롤러의 외부에 위치하는 것은 물론, SDRAM의 내부에 위치할 수도 있다.
SDRAM(404)은 SDR(Single Data rate), DDR(Double Data rate), DDR2(Double Data rate2), DDR3(Double Data rate3) 뿐만 아니라 RDRAM(Rambus DRAM)과 같이 비동기된 클럭 신호가 아닌 동기화된 클럭 신호가 인가되는 경우를 모두 포괄하는 것을 의미하는 것으로 해석되어야 한다. 구체적으로, SDRAM(404)은 SOC 칩 내부의 마스터 모듈의 요청에 따라 데이터를 기록하거나 판독하고, SDRAM 컨트롤러(402)가 그 기록 및 판독을 제어한다. 클럭 발생기(403)로부터 SDRAM 컨트롤러(402)로 전달된 SDRAM 클럭은 버퍼(407)를 통해서 SDRAM(404)으로 입력된다. 기록 데이터는 버퍼(408)를 통해 SDRAM 클럭에 따라 SDRAM(404)에 기록된다. 한편, SDRAM(404)에 저장된 데이터의 판독은 90°/180°시프트 딜레이된 데이터 스트로브 신호(DQS)로 래치하여 판독 데이터를 플립플롭(409)으로 보냄으로써 판독 데이터를 처리하게 된다.
이때, SDRAM(404)은 인가되는 클럭의 주파수에 동기되어 데이터가 판독 또는 기록되므로, 클럭 발생기(403)로부터 전달받은 SDRAM 클럭의 주파수에 동기되어 데이터가 기록되거나 판독될 것이다. 따라서, 예를 들어, 시스템 버스 클럭의 정수 배의 주파수를 가진 SDRAM 클럭을 SDRAM(404)에 인가하게 되면 SDRAM(404)의 데이터 전송률은 시스템 버스 클럭의 정수 배만큼 증가하게 된다.
SDRAM 컨트롤러(402)는, 마스터 모듈로부터 시스템 버스(401)를 통해 전달된 데이터를 SDRAM(404)에 기록하거나, 또는 SDRAM(404)에 저장되어 있는 데이터를 판독하는 것을 제어한다. 그러한 SDRAM 컨트롤러는 SOC 칩의 내부에 위치할 수 있다.
SDRAM 컨트롤러(402)에는 시스템 버스 클럭 뿐만 아니라, 예를 들어, 시스템 버스 클럭의 정수 배의 주파수를 가진 SDRAM 클럭이 인가된다. 상술한 바와 같이, SDRAM 데이터의 기록 및 판독을 위한 클럭의 주파수와 SOC 칩 내부에서 사용되는 시스템 버스 클럭의 주파수가 서로 상이하므로, 이러한 이종의 주파수를 가지는 클럭 도메인의 데이터 버퍼링을 위한 FIFO 메모리가 구비될 수 있다.
도 4에 도시된 바와 같이, 제1 FIFO 메모리(405)는 시스템 버스 클럭에 의해 시스템 버스(401)로부터 입력받은 기록 데이터를 버퍼링한다. 그리고나서, SDRAM 클럭에 의해 SDRAM(404)으로 출력되도록 한다. 이를 위하여 제1 FIFO 메모리(405)는 시스템 버스 클럭 및 SDRAM 클럭이 입력되는 클럭 입력부들, 시스템 버스 클럭에 따라 기록 데이터가 입력되는 데이터 입력부, 입력된 기록 데이터를 SDRAM 클럭에 따라 출력하는 데이터 출력부를 포함한다. 결국, 제1 FIFO 메모리(405)는 SDRAM(404)에 낮은 주파수의 클럭으로 기록 데이터를 입력받아 높은 주파수의 클럭 으로 기록 데이터를 출력하는, 소위 타이밍 클로저(timing closure)를 이루기 위해 구비된다.
또한, 제2 FIFO 메모리(406)는 SDRAM 클럭에 의해 SDRAM(404)으로부터 판독한 판독 데이터를 버퍼링한다. 그리고나서, 시스템 버스 클럭에 의해 시스템 버스(401)로 출력되도록 한다. 이러한 제2 FIFO 메모리(406)는 시스템 버스 클럭이 입력되는 제1 클럭 입력부, SDRAM 클럭이 입력되는 제2 클럭 입력부, SDRAM 클럭에 따라 판독 데이터가 입력되는 데이터 입력부, 데이터 입력부에 입력된 상기 판독 데이터를 상기 시스템 버스 클럭에 따라 출력하는 데이터 출력부를 포함한다. 결국, 제2 FIFO 메모리(406)는 SDRAM(404)으로부터 높은 주파수의 클럭으로 판독 데이터를 입력받아 낮은 주파수의 클럭으로 판독 데이터를 출력하기 위해 구비된다.
상술한 바에 따라, SOC 칩의 관점에서 보면 단지 데이터 입출력 부분만 시스템 버스 클럭의 주파수보다 높은 주파수의 SDRAM 클럭으로 데이터 송수신이 일어나게 된다. 결과적으로, SOC 칩의 오버헤드는 별로 늘어나지 않게 된다.
도 5는 본 발명의 일실시예에 따른 DDR SDRAM에서의 데이터 판독시 타이밍 도이다.
도 5를 참조하면, SDRAM 클럭의 주파수가 시스템 버스 클럭의 주파수의 2배인 경우를 도시하고 있다. 시스템 버스 클럭과 SDRAM 클럭(CK로 도시됨)의 주파수의 비율이 1:2이므로, SDRAM에서 입출력되는 데이터(DQ)도 시스템 버스 클럭의 주파수의 2배의 주파수로 입출력됨을 알 수 있다. 따라서, SDRAM 컨트롤러(402)와 SDRAM(404) 간의 SDRAM 클럭의 주파수를 높여 데이터 전송률은 상승되는 반면에, 시스템 버스(401)에 연결되어 있는 수많은 모듈들의 동작 주파수는 그대로 유지된다.
도 6은 본 발명의 일실시예에 따른 SDRAM 인터페이스 제어 장치(400)에서 제어 신호 또는 어드레스 신호를 제어하는 부분을 도시한 도면이다. 여기서, 도 6의 SDRAM 인터페이스 제어 장치(400), SDRAM 컨트롤러(402), 클럭 발생기(403), 및 SDRAM(404)은 각각 도 4의 SDRAM 인터페이스 제어 장치(400), SDRAM 컨트롤러(402), 클럭 발생기(403), 및 SDRAM(404)에 대응되는 것이다.
도 6을 참조하면, 클럭 발생기(403)는 상술한 바와 같이 SOC 칩 내부에서의 데이터 전송을 위한 시스템 버스 클럭을 발생시켜 SDRAM 컨트롤러(402)의 유한 상태 기계(유한 상태 기계: Finite State Machine)(601)에 전달한다. 또한, 클럭 발생기(403)는 SDRAM(404)과 SDRAM 컨트롤러(402) 간의 SDRAM 인터페이스에서 사용되는 SDRAM 클럭을 발생시켜 후술할 제어/어드레스 신호 발생기(602)에 전달한다. 그러한 클럭 발생기(403)는 PLL 또는 DLL로 구성될 수 있다.
SDRAM 컨트롤러(402) 내의 유한 상태 기계(601)는 마스터 모듈로부터 시스템 버스를 통해 전달된 제어 신호 또는 어드레스 신호를 SDRAM(404)에 입력할 수 있도록 제어한다.
SDRAM 컨트롤러(402)의 유한 상태 기계(601)는 시스템 버스 클럭에 동기되어 동작하게 되므로 제어 신호 또는 어드레스 신호는 시스템 버스 클럭에 따라 인가된다. 그러나, 유한 상태 기계(601)에는 시스템 버스 클럭이 인가되는 반면에, 본 발명의 일실시예에 따른 SDRAM 인터페이스에는, 예를 들어, 시스템 버스 클럭의 정수 배의 주파수를 가진 SDRAM 클럭이 인가된다. 따라서, 실제 제어 신호 또는 어드레스 신호는 SDRAM 클럭에 동기되어 SDRAM(404)에 인가되어야 하기 때문에 실제 SDRAM 인터페이스에는 전혀 쓸모없는 더미 싸이클(Dummy Cycle)이 발생하게 된다. 도 7은 tCCD(CAS to CAS delay time)가 2*tCK(Clock Period time)인 경우에 그러한 더미 싸이클이 발생하는 예를 나타내는 타이밍도이다.
도 8은 상술된 더미 싸이클을 제거하기 위한 것으로서 본 발명의 일실시예에 따른 시스템 버스 클럭과 SDRAM 클럭의 비율이 1:n일 때 AC 타이밍 파라미터의 변화를 개념적으로 도시한 도면이다.
도 8을 참조하면, 시스템 버스 클럭과 동일한 주파수의 SDRAM 클럭이 도 6의 SDRAM(404)에 인가되는 경우의 AC 타이밍 파라미터를 tRRD, tRCD, 및 tCCD로 가정한다. 그러면, 시스템 버스 클럭과 SDRAM 클럭의 비율이 1:n일 때 AC 타이밍 파라미터는 각각 tRRD/n, tRCD/n, 및 tCCD/n으로 감소되어야 한다. 그러나, 유한 상태 기계(601)는 시스템 버스 클럭에 동기되어 동작하므로 각각의 상태 천이(state transition)의 최소 싸이클은 시스템 버스 클럭 1싸이클이 된다. 따라서, SDRAM(404)에 인가되는 제어/어드레스 신호가 시스템 버스 클럭 1싸이클 내에서 변화되도록 하는 경우에는, 그 상태의 표현이 불가능하게 된다.
따라서, 예를 들어, tRRD/n, tRCD/n, 또는 tCCD/n이 시스템 버스 클럭 싸이클의 1싸이클에 미치지 못한다면 2 이상의 천이되는 상태를 통합한다. 즉, 유한 상태 기계(601)가 2 이상의 세부 상태를 통합한 통합 상태를 시스템 버스 클럭 1 싸이클에 출력하도록 함으로써, SDRAM(404)에 시스템 버스 클럭 1 싸이클 내에 천이 되는 2 이상의 상태(세부 상태)를 전송하도록 할 수 있다. 이때, 신호가 인가되는 순서를 부여하기 위해서 유한 상태 기계(601)는 각각의 상태에 대한 순서를 매겨 제어/어드레스 신호 발생기(602)로 보낸다.
제어/어드레스 신호 발생기(602)는 SDRAM 컨트롤러(402)의 클럭 도메인이 두 가지로 나뉘면서 SDRAM 컨트롤러(402)가 SDRAM(404)에 인가해야 하는 제어 신호 또는 어드레스 신호를 발생시키기 위한 것으로, 시스템 버스 클럭보다 주파수가 높은 SDRAM 클럭에 따라, SDRAM(404)으로 제어 신호 또는 어드레스 신호를 인가한다. 도 9는 시스템 버스 클럭과 SDRAM 클럭의 비율이 1:4일 때 1사이클의 시스템 버스 클럭에서 SDRAM(404)으로 전송되는 상태를 도시한다. 제어/어드레스 신호 발생기(602)는 유한 상태 기계(601)으로부터의 통합 상태 입력을 SDRAM 클럭에 의해서 세부 상태로써 순차적으로 SDRAM(404)에 출력한다.
타이밍 레지스터(604)는 제어/어드레스 신호 발생기(602)로부터 SDRAM(404)으로의 신호 출력에 있어서 최소 AC 타이밍을 준수하도록 하기 위한 것이다. 즉, 제어/어드레스 신호 발생기(602)가 SDRAM의 최소 딜레이 값보다 작은 딜레이로 제어/어드레스 신호를 전송하면, SDRAM이 처리할 수 있는 속도보다 더 빠른 속도로 제어/어드레스 신호가 전송되는 것이므로 데이터 오류가 발생(이를 AC 타이밍 바이얼레이션이라 한다)하게 된다. 따라서, 타이밍 레지스터(604)에 미리 세팅되어 있는 최소 딜레이 값인 AC 파라미터 값(예를 들어, tRRD/n, tRCD/n, 또는 tCCD/n)을 제어/어드레스 신호 발생기(602)에 전달하고, 그에 의해 적절한 타이밍으로 SDRAM에 제어/어드레스 신호를 전송하게 된다.
도 10은 본 발명의 일실시예에 따른 시스템 버스 클럭과 SDRAM 클럭의 비율이 1:n일 때 유한 상태 기계(601)가 출력하는 통합 상태들을 도시한 도면이다.
도 10을 참조하면, 상술된 바와 같이, 유한 상태 기계(601)가 출력한 n개의 상태들은 서로 통합되어 순서가 매겨진 채로 제어/어드레스 신호 발생기(602)로 입력되고, 제어/어드레스 신호 발생기(602)는 AC 파라미터 값을 충족시키도록 세부 상태들을 순차적으로 SDRAM(404)에 출력하게 된다.
도 11은 본 발명의 일실시예에 따른 SDRAM 컨트롤러에서 SDRAM 인터페이스 제어 방법을 도시하는 흐름도이다.
도 11을 참조하면, 우선 클럭 발생기(403)에서 시스템 버스 클럭 및 SDRAM 클럭이 발생된다. 이때, SDRAM 인터페이스의 데이터 전송 속도를 늘리기 위해서 SDRAM 클럭의 주파수를 시스템 버스 클럭의 주파수보다 크도록 한다. 이때, 시스템 버스 클럭 또는 SDRAM 클럭은 SDRAM 컨트롤러(402)의 외부에서 발생될 수 있고, 혹은 SDRAM 컨트롤러의 내부에서 발생되는 것도 가능하다.
SDRAM 컨트롤러(402)는 클럭 발생기(403)에서 발생한 SDRAM 클럭을 시스템 버스(401)를 거쳐서 수신한다(1101). 시스템 버스(401)로부터 SDRAM 컨트롤러(402)로 전송되는 데이터 입력은 시스템 버스 클럭에 의한다.
다음으로, SDRAM 컨트롤러(402)는 수신된 SDRAM 클럭을 SDRAM(404)에 인가한다(1102). 이에 의해서, 시스템 버스 클럭의 주파수보다 높은 주파수를 가진 SDRAM 클럭에 의해 데이터를 기록/판독할 수 있다.
도 12a는 본 발명의 또 다른 일실시예에 따른 SDRAM 컨트롤러에서 SDRAM 인 터페이스 제어 방법을 도시하는 흐름도이다. 도 12a를 참조하면, 도 11에 비해서 SDRAM 컨트롤러(402)가 시스템 버스(401)로부터 수신한 기록 데이터를 버퍼링하여 SDRAM 클럭에 의해 SDRAM(404)으로 출력하는 단계를 더 포함하고 있다(1201). 또한, 도 12b는 본 발명의 또 다른 일실시예에 따른 SDRAM 컨트롤러에서 SDRAM 인터페이스 제어 방법을 도시한 흐름도이다. 이것은 도 11에 비해서 SDRAM(404)으로부터 판독된 판독 데이터를 버퍼링하여 시스템 버스 클럭에 의해 시스템 버스(401)로 전송하는 단계를 더 포함하고 있다(1202).
이것은, 상술한 바와 같이, SDRAM 데이터의 기록 및 판독을 위한 SDRAM 클럭의 주파수와 SOC 칩 내부에서 사용되는 시스템 버스 클럭의 주파수가 서로 상이하므로, SDRAM 컨트롤러(402)가 그러한 이종의 주파수를 가지는 클럭 도메인에서 데이터를 전송하기 위해서는 FIFO 메모리에 의해 데이터가 버퍼링될 필요가 있기 때문이다.
상술한 내용은 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 실시예들을 만들어 내는 것이 가능하다. 그러므로, 상기 실시예들은 본 발명을 한정하는 것으로 해석되어서는 안 되고, 청구범위에 기재되어 있는 발명의 특징들의 범위 내에서 자유로이 변경될 수도 있다.
상술한 바와 같이, 본 발명에 따른 메모리 인터페이스 제어 장치에 따르면, 메모리 컨트롤러에 인가되는 시스템 버스 클럭과 별도로, 시스템 버스 클럭의 주파수보다 높은 주파수를 가진 메모리 클럭을 메모리 인터페이스에 인가함으로써, 더 높은 속도의 메모리를 사용하면서도 기존의 SOC 제작 비용과 노력으로 더 높은 데이터 전송 대역폭을 얻어낼 수 있는 효과가 있다.
또한, 본 발명에 따른 메모리 인터페이스 제어 장치에 따르면, 시스템 버스 클럭과 메모리 클럭의 주파수의 비율에 따라, 유한 상태 기계에서 세부 상태를 통합한 통합 상태를 제어/어드레스 신호 발생기로 보내고, 제어/어드레스 신호 발생기로부터 AC 타이밍 파라미터에 따른 최소 딜레이를 만족시키도록 세부 상태들을 순차적으로 출력하도록 함으로써 더미 싸이클을 제거하고, 더 높은 제어/어드레스 신호 전송 대역폭을 얻어낼 수 있는 효과가 있다.

Claims (24)

  1. 메모리를 제어하기 위한 메모리 컨트롤러; 및
    상기 메모리 컨트롤러에 연결되어 시스템 버스 클럭 및 메모리 클럭을 상기 메모리 컨트롤러에 인가하는 클럭 발생기를 포함하고,
    상기 메모리 컨트롤러는 상기 시스템 버스 클럭의 주파수보다 높은 주파수를 가진 상기 메모리 클럭을 상기 메모리에 인가하는 것을 특징으로 하는 메모리 인터페이스 제어 장치.
  2. 제1항에 있어서,
    상기 메모리는 SDRAM이고, 상기 SDRAM은 SDR, DDR, DDR2, DDR3, 또는 램버스 DRAM 중 어느 하나인 것을 특징으로 하는 메모리 인터페이스 제어 장치.
  3. 제1항에 있어서,
    상기 메모리 클럭의 주파수는 상기 시스템 버스 클럭의 주파수보다 정수 배 높은 것을 특징으로 하는 메모리 인터페이스 제어 장치.
  4. 제1항에 있어서,
    상기 메모리 컨트롤러는 상기 시스템 버스 클럭에 따라 시스템 버스로부터 입력받은 기록 데이터를 버퍼링하여 상기 메모리 클럭에 따라 상기 메모리로 출력 하는 제1 FIFO 메모리를 포함하는 것을 특징으로 하는 메모리 인터페이스 제어 장치.
  5. 제4항에 있어서,
    상기 제1 FIFO 메모리는
    상기 시스템 버스 클럭이 입력되는 제1 클럭 입력부;
    상기 메모리 클럭이 입력되는 제2 클럭 입력부;
    상기 시스템 버스 클럭에 따라 상기 기록 데이터가 입력되는 데이터 입력부;
    상기 데이터 입력부에 입력된 상기 기록 데이터를 상기 메모리 클럭에 따라 출력하는 데이터 출력부를 포함하는 것을 특징으로 하는 메모리 인터페이스 제어 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 메모리 컨트롤러는 상기 메모리 클럭에 따라 상기 메모리로부터 판독한 판독 데이터를 버퍼링하여 상기 시스템 버스 클럭에 따라 상기 시스템 버스로 출력하는 제2 FIFO 메모리를 포함하는 것을 특징으로 하는 메모리 인터페이스 제어 장치.
  7. 제6항에 있어서,
    상기 제2 FIFO 메모리는
    상기 시스템 버스 클럭이 입력되는 제1 클럭 입력부;
    상기 메모리 클럭이 입력되는 제2 클럭 입력부;
    상기 메모리 클럭에 따라 상기 판독 데이터가 입력되는 데이터 입력부;
    상기 데이터 입력부에 입력된 상기 판독 데이터를 상기 시스템 버스 클럭에 따라 출력하는 데이터 출력부를 포함하는 것을 특징으로 하는 메모리 인터페이스 제어 장치.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 클럭 발생기는 상기 메모리 컨트롤러의 외부 또는 내부에 위치하는 것을 특징으로 하는 메모리 인터페이스 제어 장치.
  9. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 클럭 발생기는 PLL 또는 DLL로 구성되는 것을 특징으로 하는 메모리 인터페이스 제어 장치.
  10. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 메모리 컨트롤러는 SOC 칩의 내부에 위치하는 것을 특징으로 하는 메모리 인터페이스 제어 장치.
  11. 메모리를 제어하기 위한 메모리 컨트롤러;
    시스템 버스 클럭 및 상기 시스템 버스 클럭의 주파수보다 높은 주파수를 가지는 메모리 클럭을 발생시키는 클럭 발생기를 포함하고,
    상기 메모리 컨트롤러는
    상기 클럭 발생기로부터 상기 시스템 버스 클럭을 수신하고, 수신된 상기 시스템 버스 클럭에 의해 제어 신호 또는 어드레스 신호를 통합 상태로 출력하는 유한 상태 기계;
    상기 클럭 발생기로부터 상기 메모리 클럭을 수신하고, 상기 유한 상태 기계로부터 수신된 상기 통합 상태에 대한 세부 상태들을 메모리에 순차적으로 출력하는 제어/어드레스 신호 발생기를 포함하는 것을 특징으로 하는 메모리 인터페이스 제어 장치.
  12. 제11항에 있어서,
    상기 메모리는 SDRAM이고, 상기 SDRAM은 SDR, DDR, DDR2, DDR3, 또는 램버스 DRAM 중 어느 하나인 것을 특징으로 하는 메모리 인터페이스 제어 장치.
  13. 제11항에 있어서,
    상기 메모리 인터페이스 제어 장치는 AC 타이밍 파라미터 값을 상기 제어/어드레스 신호 발생기로 전달하는 타이밍 레지스터를 더 포함하는 것을 특징으로 하는 메모리 인터페이스 제어 장치.
  14. 제11항에 있어서,
    상기 클럭 발생기는 PLL 또는 DLL로 구성되는 것을 특징으로 하는 메모리 인터페이스 제어 장치.
  15. 제11항 내지 제14항 중 어느 한 항에 있어서,
    상기 제어/어드레스 신호 발생기는 상기 타이밍 레지스터로부터 입력된 상기 AC 타이밍 파라미터 값을 충족시키도록 세부 상태들을 순차적으로 메모리에 출력하는 것을 특징으로 하는 메모리 인터페이스 제어 장치.
  16. 제11항 내지 제14항 중 어느 한 항에 있어서,
    상기 메모리 클럭의 주파수는 상기 시스템 버스의 클럭 주파수보다 정수 배 높은 것을 특징으로 하는 메모리 인터페이스 제어 장치.
  17. 제11항 내지 제14항 중 어느 한 항에 있어서,
    상기 통합 상태는 2 이상의 상기 세부 상태를 포함하는 것을 특징으로 하는 메모리 인터페이스 제어 장치.
  18. 제17항에 있어서,
    상기 통합 상태에 포함되는 상기 세부 상태에 순서가 매겨져 있는 것을 특징으로 하는 메모리 인터페이스 제어 장치.
  19. 시스템 버스 클럭 및 상기 시스템 버스 클럭의 주파수보다 높은 주파수를 가진 메모리 클럭을 클럭 발생기로부터 수신하는 단계;
    상기 수신된 메모리 클럭을 메모리에 인가하는 단계를 포함하는 것을 특징으로 하는 메모리 컨트롤러에서 메모리 인터페이스 제어 방법.
  20. 제19항에 있어서,
    상기 메모리는 SDRAM이고, 상기 SDRAM은 SDR, DDR, DDR2, DDR3, 또는 램버스 DRAM 중 어느 하나인 것을 특징으로 하는 메모리 인터페이스 제어 방법.
  21. 제19항에 있어서,
    상기 메모리 클럭의 주파수는 상기 시스템 버스 클럭의 주파수보다 정수 배 높은 것을 특징으로 하는 메모리 컨트롤러에서 메모리 인터페이스 제어 방법.
  22. 제19항에 있어서,
    시스템 버스로부터 수신된 기록 데이터를 버퍼링하여 상기 메모리 클럭에 의해 상기 메모리로 출력하는 단계를 더 포함하는 것을 특징으로 하는 메모리 컨트롤러에서 메모리 인터페이스 제어 방법.
  23. 제19항 내지 제22항 중 어느 한 항에 있어서,
    상기 메모리로부터 판독된 판독 데이터를 버퍼링하여 상기 시스템 버스 클럭에 의해 시스템 버스로 전송하는 단계를 더 포함하는 것을 특징으로 하는 메모리 컨트롤러에서 메모리 인터페이스 제어 방법.
  24. 제19항 내지 제22항 중 어느 한 항에 있어서,
    상기 시스템 버스 클럭 또는 상기 메모리 클럭은 상기 메모리 컨트롤러의 외부 또는 내부에서 발생되는 것을 특징으로 하는 메모리 컨트롤러에서 메모리 인터페이스 제어 방법.
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