JP2002082904A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
(57)【要約】
【課題】 外部バスを介してアクセスするデバイス毎に
最適なクロック周波数を供給し、それぞれのデバイスを
最適に動作させる。 【解決手段】 メモリ２がアクセスされるアドレスが入
力されるとアドレスデコーダ１１からハイレベルのクロ
ックセレクト信号Ｓが出力され、分周器１２が停止し、
クロックセレクタ１３からクロック信号ＣＫがバスクロ
ックＢＣＫとしてバス制御ステートマシン１４に供給さ
れ、メモリ２が制御される。ＡＳＩＣ３がアクセスされ
るアドレスでは、ローレベルのクロックセレクト信号Ｓ
が、分周器１２、クロックセレクタ１３、バス制御ステ
ートマシン１４に出力される。分周器１２はクロック信
号ＣＫを分周したクロック信号ＣＫＬを出力する。クロ
ック信号ＣＫＬは、ＡＳＩＣ３、クロックセレクタ１３
に入力されてＡＳＩＣ３が制御される。
最適なクロック周波数を供給し、それぞれのデバイスを
最適に動作させる。 【解決手段】 メモリ２がアクセスされるアドレスが入
力されるとアドレスデコーダ１１からハイレベルのクロ
ックセレクト信号Ｓが出力され、分周器１２が停止し、
クロックセレクタ１３からクロック信号ＣＫがバスクロ
ックＢＣＫとしてバス制御ステートマシン１４に供給さ
れ、メモリ２が制御される。ＡＳＩＣ３がアクセスされ
るアドレスでは、ローレベルのクロックセレクト信号Ｓ
が、分周器１２、クロックセレクタ１３、バス制御ステ
ートマシン１４に出力される。分周器１２はクロック信
号ＣＫを分周したクロック信号ＣＫＬを出力する。クロ
ック信号ＣＫＬは、ＡＳＩＣ３、クロックセレクタ１３
に入力されてＡＳＩＣ３が制御される。
Description
【０００１】
【発明の属する技術分野】本発明は、外部デバイスへの
システムクロックの供給技術に関し、特に、動作速度の
異なる外部デバイスへのシステムクロックの供給に適用
して有効な技術に関するものである。
システムクロックの供給技術に関し、特に、動作速度の
異なる外部デバイスへのシステムクロックの供給に適用
して有効な技術に関するものである。
【０００２】
【従来の技術】本発明者が検討したところによれば、パ
ーソナルコンピュータやその周辺機器などの電子機器に
は、各種の電子部品が実装されるプリント配線基板、い
わゆるシステムボードが設けられている。
ーソナルコンピュータやその周辺機器などの電子機器に
は、各種の電子部品が実装されるプリント配線基板、い
わゆるシステムボードが設けられている。
【０００３】このシステムボードに搭載されたマイクロ
コンピュータなどの半導体集積回路装置には、ＳＤＲＡ
Ｍ（Ｓｙｎｃｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄ
ｏｍＡｃｃｅｓｓ Ｍｅｍｏｒｙ）や、ＡＳＩＣ（Ａｐ
ｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒ
ａｔｉｏｎ Ｃｉｒｃｕｉｔ）、ＵＳＢ（Ｕｎｉｖｅｒ
ｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）インタフェースなどの
外部Ｉ／Ｏデバイスが接続されている。
コンピュータなどの半導体集積回路装置には、ＳＤＲＡ
Ｍ（Ｓｙｎｃｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄ
ｏｍＡｃｃｅｓｓ Ｍｅｍｏｒｙ）や、ＡＳＩＣ（Ａｐ
ｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒ
ａｔｉｏｎ Ｃｉｒｃｕｉｔ）、ＵＳＢ（Ｕｎｉｖｅｒ
ｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）インタフェースなどの
外部Ｉ／Ｏデバイスが接続されている。
【０００４】これら外部Ｉ／Ｏデバイスは、マイクロコ
ンピュータから出力されるクロック信号、いわゆるシス
テムクロックをバスを介して取り込み、このシステムク
ロックに同期して動作している。
ンピュータから出力されるクロック信号、いわゆるシス
テムクロックをバスを介して取り込み、このシステムク
ロックに同期して動作している。
【０００５】なお、この種の各種機能ブロックの接続技
術について詳しく述べてある例としては、１９９６年９
月１０日、日経ＢＰ社発行、日経バイト（編）、「最新
パソコン技術体系’９７」Ｐ１２〜Ｐ１６があり、この
文献には、パーソナルコンピュータにおける構成要素に
ついて記載されている。
術について詳しく述べてある例としては、１９９６年９
月１０日、日経ＢＰ社発行、日経バイト（編）、「最新
パソコン技術体系’９７」Ｐ１２〜Ｐ１６があり、この
文献には、パーソナルコンピュータにおける構成要素に
ついて記載されている。
【０００６】
【発明が解決しようとする課題】ところが、上記のよう
なシステムクロックの供給技術では、次のような問題点
があることが本発明者により見い出された。
なシステムクロックの供給技術では、次のような問題点
があることが本発明者により見い出された。
【０００７】すなわち、外部Ｉ／Ｏデバイスには、ＳＤ
ＲＡＭなどのように高いクロック周波数によって高速動
作するものがある一方、ＡＳＩＣ、ＵＳＢインタフェー
スなどのように低いクロック周波数によって動作するも
のがある。
ＲＡＭなどのように高いクロック周波数によって高速動
作するものがある一方、ＡＳＩＣ、ＵＳＢインタフェー
スなどのように低いクロック周波数によって動作するも
のがある。
【０００８】よって、これら外部Ｉ／Ｏデバイスをシス
テムバスに接続する際には、最も動作周波数の低い外部
Ｉ／Ｏデバイスのクロック周波数をシステムクロックと
して他の外部Ｉ／Ｏデバイスにも供給しなければなら
ず、ＳＤＲＡＭなどの高速動作が生かせないという問題
がある。
テムバスに接続する際には、最も動作周波数の低い外部
Ｉ／Ｏデバイスのクロック周波数をシステムクロックと
して他の外部Ｉ／Ｏデバイスにも供給しなければなら
ず、ＳＤＲＡＭなどの高速動作が生かせないという問題
がある。
【０００９】本発明の目的は、外部バスを介してアクセ
スするデバイス毎に最適なクロック周波数を供給するこ
とにより、それぞれのデバイスを最適に動作させること
ができる半導体集積回路装置を提供することにある。
スするデバイス毎に最適なクロック周波数を供給するこ
とにより、それぞれのデバイスを最適に動作させること
ができる半導体集積回路装置を提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１２】すなわち、本発明の半導体集積回路装置
は、入力された第１クロック信号からその第１クロック
信号よりも周波数の低い第２クロック信号を生成し、第
１クロック信号に同期して動作する第１デバイスがアク
セスされた際には、第１クロック信号を該第１デバイス
に供給し、第２クロック信号に同期して動作する第２デ
バイスがアクセスされた際には、第２クロック信号を該
第２デバイスに供給するクロック制御部が設けられたバ
スコントローラを備えたものである。
は、入力された第１クロック信号からその第１クロック
信号よりも周波数の低い第２クロック信号を生成し、第
１クロック信号に同期して動作する第１デバイスがアク
セスされた際には、第１クロック信号を該第１デバイス
に供給し、第２クロック信号に同期して動作する第２デ
バイスがアクセスされた際には、第２クロック信号を該
第２デバイスに供給するクロック制御部が設けられたバ
スコントローラを備えたものである。
【００１３】また、本発明の半導体集積回路装置は、ク
ロックセレクト信号に基づいて、第１デバイスに供給さ
れる第１クロック信号を分周して、第１クロック信号よ
りも低い周波数の第２クロック信号を生成し、その第２
クロック信号に同期して動作する第２デバイスに供給す
る分周器と、入力されたアドレスをデコードし、第２ク
ロック信号に同期して動作する第２デバイスがアクセス
されるとクロックセレクト信号を出力するアドレスデコ
ード部と、クロックセレクト信号によって第１、第２ク
ロック信号を切り替えて出力し、該第１、第２デバイス
を制御するコマンド制御信号を生成するバス制御ステー
ト部に供給するクロックセレクタとよりなるクロック制
御部が設けられたバスコントローラを備えたことを特徴
とする半導体集積回路装置。
ロックセレクト信号に基づいて、第１デバイスに供給さ
れる第１クロック信号を分周して、第１クロック信号よ
りも低い周波数の第２クロック信号を生成し、その第２
クロック信号に同期して動作する第２デバイスに供給す
る分周器と、入力されたアドレスをデコードし、第２ク
ロック信号に同期して動作する第２デバイスがアクセス
されるとクロックセレクト信号を出力するアドレスデコ
ード部と、クロックセレクト信号によって第１、第２ク
ロック信号を切り替えて出力し、該第１、第２デバイス
を制御するコマンド制御信号を生成するバス制御ステー
ト部に供給するクロックセレクタとよりなるクロック制
御部が設けられたバスコントローラを備えたことを特徴
とする半導体集積回路装置。
【００１４】さらに、本発明の半導体集積回路装置は、
予め設定された任意の分周比率の設定データを格納する
分周設定格納部と、クロックセレクト信号が入力された
際に、第１デバイスに供給される第１クロック信号を、
該分周設定格納部に格納された分周設定データに基づい
て任意の分周比に分周し、第１クロック信号よりも低い
周波数の第２クロック信号を生成して、該第２クロック
信号に同期して動作する第２デバイスに供給する分周器
と、該第１、第２デバイスのアドレス空間を任意に設定
するアドレス空間データを格納するアドレス空間格納部
と、該アドレス空間格納部に格納されたアドレス空間デ
ータに基づいて入力されたアドレスをデコードし、第２
クロック信号に同期して動作する第２デバイスがアクセ
スされるとクロックセレクト信号を出力するアドレスデ
コード部と、クロックセレクト信号に基づいて、第１、
第２クロック信号を切り替えて出力し、該第１、第２デ
バイスを制御するコマンド制御信号を生成するバス制御
ステート部に供給するクロックセレクタとよりなるクロ
ック制御部が設けられたバスコントローラを備えたもの
である。
予め設定された任意の分周比率の設定データを格納する
分周設定格納部と、クロックセレクト信号が入力された
際に、第１デバイスに供給される第１クロック信号を、
該分周設定格納部に格納された分周設定データに基づい
て任意の分周比に分周し、第１クロック信号よりも低い
周波数の第２クロック信号を生成して、該第２クロック
信号に同期して動作する第２デバイスに供給する分周器
と、該第１、第２デバイスのアドレス空間を任意に設定
するアドレス空間データを格納するアドレス空間格納部
と、該アドレス空間格納部に格納されたアドレス空間デ
ータに基づいて入力されたアドレスをデコードし、第２
クロック信号に同期して動作する第２デバイスがアクセ
スされるとクロックセレクト信号を出力するアドレスデ
コード部と、クロックセレクト信号に基づいて、第１、
第２クロック信号を切り替えて出力し、該第１、第２デ
バイスを制御するコマンド制御信号を生成するバス制御
ステート部に供給するクロックセレクタとよりなるクロ
ック制御部が設けられたバスコントローラを備えたもの
である。
【００１５】また、本発明の半導体集積回路装置は、予
め設定された任意の分周比率の設定データを格納する分
周設定格納部と、第１デバイスに供給される第１クロッ
ク信号を、分周設定格納部に格納された分周設定データ
に基づいて任意の分周比に分周し、第１クロック信号よ
りも低い周波数の第２クロック信号を生成して第２クロ
ック信号に同期して動作する第２デバイスに供給する分
周器と、該第１、第２デバイスのアドレス空間を任意に
設定するアドレス空間データを格納するアドレス空間格
納部と、該アドレス空間格納部に格納されたアドレス空
間データに基づいて入力されたアドレスをデコードし、
第２クロック信号に同期して動作する第２デバイスがア
クセスされるとクロックセレクト信号を出力するアドレ
スデコード部と、クロックセレクト信号に基づいて、第
１、第２クロック信号を切り替えて出力し、該第１、第
２デバイスを制御するコマンド制御信号を生成するバス
制御ステート部に供給するクロックセレクタとよりなる
クロック制御部が設けられたバスコントローラを備えた
ものである。
め設定された任意の分周比率の設定データを格納する分
周設定格納部と、第１デバイスに供給される第１クロッ
ク信号を、分周設定格納部に格納された分周設定データ
に基づいて任意の分周比に分周し、第１クロック信号よ
りも低い周波数の第２クロック信号を生成して第２クロ
ック信号に同期して動作する第２デバイスに供給する分
周器と、該第１、第２デバイスのアドレス空間を任意に
設定するアドレス空間データを格納するアドレス空間格
納部と、該アドレス空間格納部に格納されたアドレス空
間データに基づいて入力されたアドレスをデコードし、
第２クロック信号に同期して動作する第２デバイスがア
クセスされるとクロックセレクト信号を出力するアドレ
スデコード部と、クロックセレクト信号に基づいて、第
１、第２クロック信号を切り替えて出力し、該第１、第
２デバイスを制御するコマンド制御信号を生成するバス
制御ステート部に供給するクロックセレクタとよりなる
クロック制御部が設けられたバスコントローラを備えた
ものである。
【００１６】さらに、本発明の半導体集積回路装置は、
予め設定された任意の分周比率の設定データを格納する
分周設定格納部と、クロックイネーブル信号端子が設け
られた第１デバイスに供給される第１クロック信号を、
該分周設定格納部に格納された分周設定データに基づい
て任意の分周比に分周し、第１クロック信号よりも低い
周波数の第２クロック信号を生成する分周器と、該第１
デバイスのアドレス空間を任意に設定するアドレス空間
データを格納するアドレス空間格納部と、該アドレス空
間格納部に格納されたアドレス空間データに基づいて入
力されたアドレスをデコードし、該第１デバイスがアク
セスされるとクロックセレクト信号を出力するととも
に、第１デバイスのクロックイネーブル信号端子にも供
給し、該第１デバイスを動作制御するアドレスデコード
部と、アサートのクロックセレクト信号が入力された際
には、第１クロック信号を出力して第１デバイス、およ
び第１デバイスを制御するコマンド制御信号を生成する
バス制御ステート部に供給し、ネゲートのクロックセレ
クト信号が入力された場合には、第１デバイス、ならび
にバス制御ステート部に第２クロック信号を供給するク
ロックセレクタとよりなるクロック制御部が設けられた
バスコントローラを備えたものである。
予め設定された任意の分周比率の設定データを格納する
分周設定格納部と、クロックイネーブル信号端子が設け
られた第１デバイスに供給される第１クロック信号を、
該分周設定格納部に格納された分周設定データに基づい
て任意の分周比に分周し、第１クロック信号よりも低い
周波数の第２クロック信号を生成する分周器と、該第１
デバイスのアドレス空間を任意に設定するアドレス空間
データを格納するアドレス空間格納部と、該アドレス空
間格納部に格納されたアドレス空間データに基づいて入
力されたアドレスをデコードし、該第１デバイスがアク
セスされるとクロックセレクト信号を出力するととも
に、第１デバイスのクロックイネーブル信号端子にも供
給し、該第１デバイスを動作制御するアドレスデコード
部と、アサートのクロックセレクト信号が入力された際
には、第１クロック信号を出力して第１デバイス、およ
び第１デバイスを制御するコマンド制御信号を生成する
バス制御ステート部に供給し、ネゲートのクロックセレ
クト信号が入力された場合には、第１デバイス、ならび
にバス制御ステート部に第２クロック信号を供給するク
ロックセレクタとよりなるクロック制御部が設けられた
バスコントローラを備えたものである。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１８】（実施の形態１）図１は、本発明の実施の
形態１による電子システムの構成図、図２は、本発明の
実施の形態１による電子システムに設けられたマイクロ
コンピュータ、およびその周辺デバイスのタイミングチ
ャートである。
形態１による電子システムの構成図、図２は、本発明の
実施の形態１による電子システムに設けられたマイクロ
コンピュータ、およびその周辺デバイスのタイミングチ
ャートである。
【００１９】本実施の形態１において、電子システムＥ
Ｓは、たとえば、ホストコンピュータの周辺機器である
プリンタなどの制御回路が構成されている。マイクロコ
ンピュータ（半導体集積回路装置）１は、電子システム
ＥＳに設けられた電子部品の実装基板であるプリント配
線基板に搭載されている。
Ｓは、たとえば、ホストコンピュータの周辺機器である
プリンタなどの制御回路が構成されている。マイクロコ
ンピュータ（半導体集積回路装置）１は、電子システム
ＥＳに設けられた電子部品の実装基板であるプリント配
線基板に搭載されている。
【００２０】また、プリント配線基板には、周辺デバイ
スとしてメモリ（第１デバイス）２、およびＡＳＩＣ
（第２デバイス）３が実装されている。メモリ２、ＡＳ
ＩＣ３、ならびにマイクロコンピュータ１は、プリント
配線基板に形成された外部バス４を介してそれぞれ接続
されている。
スとしてメモリ（第１デバイス）２、およびＡＳＩＣ
（第２デバイス）３が実装されている。メモリ２、ＡＳ
ＩＣ３、ならびにマイクロコンピュータ１は、プリント
配線基板に形成された外部バス４を介してそれぞれ接続
されている。
【００２１】メモリ２は、たとえば、高速動作可能なＳ
ＤＲＡＭからなり、約１００ＭＨｚ程度以上の高速なク
ロック周波数によって動作する高速デバイスである。Ａ
ＳＩＣ３は、２０ＭＨｚ〜３０ＭＨｚ程度の低速なクロ
ック周波数によって動作する低速動作デバイスである。
ＡＳＩＣ３は、通信用のカスタムＩＣであり、パーソナ
ルコンピュータなどのホストコンピュータからシリアル
信号が入出力されている。
ＤＲＡＭからなり、約１００ＭＨｚ程度以上の高速なク
ロック周波数によって動作する高速デバイスである。Ａ
ＳＩＣ３は、２０ＭＨｚ〜３０ＭＨｚ程度の低速なクロ
ック周波数によって動作する低速動作デバイスである。
ＡＳＩＣ３は、通信用のカスタムＩＣであり、パーソナ
ルコンピュータなどのホストコンピュータからシリアル
信号が入出力されている。
【００２２】マイクロコンピュータ１は、プロセッサ
５、バスコントローラ６、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ
Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓ
ｓ Ｍｅｍｏｒｙ）、ＳＣＩ（Ｓｅｒｉａｌ Ｃｏｍｍ
ｕｎｉｃａｔｉｏｎ Ｉｎｔｅｒｆａｃｅ）、およびタ
イマなどの各種の機能ブロックから構成されている。こ
れら機能ブロックは、内部バス７を介してそれぞれ接続
されている。
５、バスコントローラ６、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ
Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓ
ｓ Ｍｅｍｏｒｙ）、ＳＣＩ（Ｓｅｒｉａｌ Ｃｏｍｍ
ｕｎｉｃａｔｉｏｎ Ｉｎｔｅｒｆａｃｅ）、およびタ
イマなどの各種の機能ブロックから構成されている。こ
れら機能ブロックは、内部バス７を介してそれぞれ接続
されている。
【００２３】プロセッサ５は、マイクロコンピュータ１
におけるすべての制御を司る。バスコントローラ６は、
該プロセッサ５から受け取った制御情報に基づいて、周
辺デバイスに制御信号や各種データなどを外部バス４を
介して出力し、周辺デバイスとのアクセスなどを制御す
る。
におけるすべての制御を司る。バスコントローラ６は、
該プロセッサ５から受け取った制御情報に基づいて、周
辺デバイスに制御信号や各種データなどを外部バス４を
介して出力し、周辺デバイスとのアクセスなどを制御す
る。
【００２４】また、バスコントローラ６の構成について
説明する。
説明する。
【００２５】バスコントローラ６は、バスインタフェー
ス回路８、分周設定レジスタ（分周設定格納部）９、ク
ロック設定レジスタ（アドレス空間格納部）１０、アド
レスデコーダ（アドレスデコード部）１１、分周器１
２、クロックセレクタ１３、ならびにバス制御ステート
マシン（バス制御ステート部）１４から構成されてい
る。
ス回路８、分周設定レジスタ（分周設定格納部）９、ク
ロック設定レジスタ（アドレス空間格納部）１０、アド
レスデコーダ（アドレスデコード部）１１、分周器１
２、クロックセレクタ１３、ならびにバス制御ステート
マシン（バス制御ステート部）１４から構成されてい
る。
【００２６】そして、これら分周設定レジスタ９、クロ
ック設定レジスタ１０、アドレスデコーダ１１、分周器
１２、クロックセレクタ１３、ならびにバス制御ステー
トマシン１４によってクロック制御部が構成されてい
る。
ック設定レジスタ１０、アドレスデコーダ１１、分周器
１２、クロックセレクタ１３、ならびにバス制御ステー
トマシン１４によってクロック制御部が構成されてい
る。
【００２７】バスインタフェース回路８には、外部バス
４、内部バス７、バス制御ステートマシン１４、および
アドレスデコーダ１１に接続されている。このバスイン
タフェース回路８は、データ、アドレス、コマンドなど
の各種信号のインタフェース回路である。
４、内部バス７、バス制御ステートマシン１４、および
アドレスデコーダ１１に接続されている。このバスイン
タフェース回路８は、データ、アドレス、コマンドなど
の各種信号のインタフェース回路である。
【００２８】バスコントローラ６は、アドレス空間をい
くつかの空間に分割して制御しており、メモリ２のアク
セス空間とＡＳＩＣ３のアクセス空間とを、前述したア
ドレスデコーダ１１によってアドレスすることによって
判定している。
くつかの空間に分割して制御しており、メモリ２のアク
セス空間とＡＳＩＣ３のアクセス空間とを、前述したア
ドレスデコーダ１１によってアドレスすることによって
判定している。
【００２９】分周設定レジスタ９には分周器１２が接続
されており、クロック設定レジスタ１０にはアドレスデ
コーダ１１が接続されている。分周設定レジスタ９は、
プロセッサ５から出力される該分周器１２の分周比率を
任意に設定するデータを格納する。
されており、クロック設定レジスタ１０にはアドレスデ
コーダ１１が接続されている。分周設定レジスタ９は、
プロセッサ５から出力される該分周器１２の分周比率を
任意に設定するデータを格納する。
【００３０】クロック設定レジスタ１０は、プロセッサ
５の制御により、どのアドレス空間を、メモリ２、およ
びＡＳＩＣ３のアドレス空間にするかをそれぞれ設定す
るデータを格納する。
５の制御により、どのアドレス空間を、メモリ２、およ
びＡＳＩＣ３のアドレス空間にするかをそれぞれ設定す
るデータを格納する。
【００３１】アドレスデコーダ１１には、分周器１２、
クロックセレクタ１３、ならびにバス制御ステートマシ
ン１４がそれぞれ接続されている。アドレスデコーダ１
１は、バスインタフェース回路８から出力されたアドレ
ス信号をデコードし、プロセッサ５がメモリ２、あるい
はＡＳＩＣ３にアクセスする際にはバス制御ステートマ
シン１４、分周器１２、およびクロックセレクタ１３に
クロックセレクト信号Ｓを出力する。
クロックセレクタ１３、ならびにバス制御ステートマシ
ン１４がそれぞれ接続されている。アドレスデコーダ１
１は、バスインタフェース回路８から出力されたアドレ
ス信号をデコードし、プロセッサ５がメモリ２、あるい
はＡＳＩＣ３にアクセスする際にはバス制御ステートマ
シン１４、分周器１２、およびクロックセレクタ１３に
クロックセレクト信号Ｓを出力する。
【００３２】分周器１２の入力部には、クロック信号
（第１クロック信号）ＣＫが入力されるように接続され
ており、分周器１２の出力部には、クロックセレクタ１
３、ならびにＡＳＩＣ３が接続されている。また、メモ
リ２には、マイクロコンピュータ１から出力されるクロ
ック信号ＣＫがシステムクロックとして直接供給される
ように接続されている。
（第１クロック信号）ＣＫが入力されるように接続され
ており、分周器１２の出力部には、クロックセレクタ１
３、ならびにＡＳＩＣ３が接続されている。また、メモ
リ２には、マイクロコンピュータ１から出力されるクロ
ック信号ＣＫがシステムクロックとして直接供給される
ように接続されている。
【００３３】さらに、クロックセレクタ１３には、クロ
ック信号ＣＫ、ならびに分周器１２が分周したクロック
信号（第２クロック信号）ＣＫＬが入力されるように接
続されており、該クロックセレクタ１３の出力部にはバ
ス制御ステートマシン１４のクロック信号入力部が接続
されている。バス制御ステートマシン１４には、メモリ
２、ＡＳＩＣ３の制御信号入力部がそれぞれ接続されて
いる。
ック信号ＣＫ、ならびに分周器１２が分周したクロック
信号（第２クロック信号）ＣＫＬが入力されるように接
続されており、該クロックセレクタ１３の出力部にはバ
ス制御ステートマシン１４のクロック信号入力部が接続
されている。バス制御ステートマシン１４には、メモリ
２、ＡＳＩＣ３の制御信号入力部がそれぞれ接続されて
いる。
【００３４】分周器１２は、入力されたクロック信号Ｃ
Ｋを、分周設定レジスタ９に設定されたデータに基づい
て任意の分周比に分周したクロック信号ＣＫＬをクロッ
クセレクタ１３に出力とともにＡＳＩＣ３のシステムク
ロックとして出力する。
Ｋを、分周設定レジスタ９に設定されたデータに基づい
て任意の分周比に分周したクロック信号ＣＫＬをクロッ
クセレクタ１３に出力とともにＡＳＩＣ３のシステムク
ロックとして出力する。
【００３５】クロックセレクタ１３は、クロックセレク
ト信号Ｓに基づいて、バスクロックＢＣＫとしてバス制
御ステートマシン１４に供給するクロック信号ＣＫ、あ
るいはクロック信号ＣＫＬのいずれかを選択する。
ト信号Ｓに基づいて、バスクロックＢＣＫとしてバス制
御ステートマシン１４に供給するクロック信号ＣＫ、あ
るいはクロック信号ＣＫＬのいずれかを選択する。
【００３６】バス制御ステートマシン１４は、プロセッ
サ５からバスインタフェース回路８を介して入力された
制御信号、いわゆるコマンドに基づいて、メモリ２、ま
たはＡＳＩＣ３を制御する制御信号を生成し、出力す
る。
サ５からバスインタフェース回路８を介して入力された
制御信号、いわゆるコマンドに基づいて、メモリ２、ま
たはＡＳＩＣ３を制御する制御信号を生成し、出力す
る。
【００３７】次に、本実施の形態のマイクロコンピュー
タ１の動作について、図１、および図２のタイミングチ
ャートを用いて説明する。
タ１の動作について、図１、および図２のタイミングチ
ャートを用いて説明する。
【００３８】また、図２においては、上方から下方にか
けて、バス制御ステートマシン１４に入力されるバスク
ロックＢＣＫ、クロック信号ＣＫ、分周されたクロック
信号ＣＫＬ、アドレス信号、クロックセレクト信号Ｓ、
制御信号としてＡＳＩＣ３のリードイネーブル信号、Ａ
ＳＩＣ３のチップセレクト信号、メモリ２のコマンド、
メモリ２のチップセレクト信号、データバスにおける信
号のタイミングチャートをそれぞれ示している。
けて、バス制御ステートマシン１４に入力されるバスク
ロックＢＣＫ、クロック信号ＣＫ、分周されたクロック
信号ＣＫＬ、アドレス信号、クロックセレクト信号Ｓ、
制御信号としてＡＳＩＣ３のリードイネーブル信号、Ａ
ＳＩＣ３のチップセレクト信号、メモリ２のコマンド、
メモリ２のチップセレクト信号、データバスにおける信
号のタイミングチャートをそれぞれ示している。
【００３９】まず、アドレス信号がバスインタフェース
回路８を介してアドレスデコーダ１１に入力される。ア
ドレスデコーダ１１は、そのデコード結果をクロックセ
レクト信号Ｓとして分周器１２、クロックセレクタ１
３、ならびにバス制御ステートマシン１４にそれぞれ出
力する。
回路８を介してアドレスデコーダ１１に入力される。ア
ドレスデコーダ１１は、そのデコード結果をクロックセ
レクト信号Ｓとして分周器１２、クロックセレクタ１
３、ならびにバス制御ステートマシン１４にそれぞれ出
力する。
【００４０】ここでは、クロックセレクト信号Ｓがハイ
レベルの場合にメモリ２のアドレス空間をアクセスし、
ローレベルの場合には、ＡＳＩＣ３のアドレス空間をア
クセスするものとする。
レベルの場合にメモリ２のアドレス空間をアクセスし、
ローレベルの場合には、ＡＳＩＣ３のアドレス空間をア
クセスするものとする。
【００４１】たとえば、アドレスデコーダ１１からハイ
レベルのクロックセレクト信号Ｓが出力されると、分周
器１２の動作は停止し、その出力はローレベルに固定さ
れる。
レベルのクロックセレクト信号Ｓが出力されると、分周
器１２の動作は停止し、その出力はローレベルに固定さ
れる。
【００４２】同時に、クロックセレクタ１３は、入力さ
れている２つのクロック信号ＣＫ，ＣＫＬのうち、分周
されていないクロック信号ＣＫを選択してバスクロック
ＢＣＫとして出力し、バス制御ステートマシン１４に供
給する。
れている２つのクロック信号ＣＫ，ＣＫＬのうち、分周
されていないクロック信号ＣＫを選択してバスクロック
ＢＣＫとして出力し、バス制御ステートマシン１４に供
給する。
【００４３】また、ハイレベルのクロックセレクト信号
Ｓを受けてバス制御ステートマシン１４は、メモリ２が
セレクトされたことを認識し、該バス制御ステートマシ
ン１４からメモリ２をセレクトするチップセレクト信
号、およびコマンドをクロック信号ＣＫに同期して出力
する。
Ｓを受けてバス制御ステートマシン１４は、メモリ２が
セレクトされたことを認識し、該バス制御ステートマシ
ン１４からメモリ２をセレクトするチップセレクト信
号、およびコマンドをクロック信号ＣＫに同期して出力
する。
【００４４】ここで、コマンドとは、通常、ＲＡＳ（ロ
ウアドレスストローブ）、ＣＡＳ（カラムアドレススト
ローブ）、ＷＥ（ライトイネーブル）の３つの信号を組
み合わせてメモリ２に対して命令を発行する信号の組を
表している。
ウアドレスストローブ）、ＣＡＳ（カラムアドレススト
ローブ）、ＷＥ（ライトイネーブル）の３つの信号を組
み合わせてメモリ２に対して命令を発行する信号の組を
表している。
【００４５】次に、ＡＳＩＣ３がアクセスされるアドレ
スがアドレスデコーダ１１に入力されると、該アドレス
デコーダ１１は、デコード結果としてローレベルのクロ
ックセレクト信号Ｓを分周器１２、クロックセレクタ１
３、バス制御ステートマシン１４にそれぞれ出力する。
スがアドレスデコーダ１１に入力されると、該アドレス
デコーダ１１は、デコード結果としてローレベルのクロ
ックセレクト信号Ｓを分周器１２、クロックセレクタ１
３、バス制御ステートマシン１４にそれぞれ出力する。
【００４６】分周器１２は、ローレベルのクロックセレ
クト信号Ｓが入力されると、分周動作を開始し、クロッ
ク信号ＣＫを分周したクロック信号ＣＫＬが出力され
る。分周器１２から出力されたクロック信号ＣＫＬは、
ＡＳＩＣ３に供給されるとともに、クロックセレクタ１
３にも入力される。
クト信号Ｓが入力されると、分周動作を開始し、クロッ
ク信号ＣＫを分周したクロック信号ＣＫＬが出力され
る。分周器１２から出力されたクロック信号ＣＫＬは、
ＡＳＩＣ３に供給されるとともに、クロックセレクタ１
３にも入力される。
【００４７】同時に、クロックセレクタ１３は、ローレ
ベルのクロックセレクト信号Ｓを受けて、入力されてい
る２つのクロック信号ＣＫ，ＣＫＬのうち、分周された
クロック信号ＣＫＬを選択してバスクロックＢＣＫとし
て出力し、バス制御ステートマシン１４に供給する。
ベルのクロックセレクト信号Ｓを受けて、入力されてい
る２つのクロック信号ＣＫ，ＣＫＬのうち、分周された
クロック信号ＣＫＬを選択してバスクロックＢＣＫとし
て出力し、バス制御ステートマシン１４に供給する。
【００４８】バス制御ステートマシン１４は、ローレベ
ルのクロックセレクト信号Ｓを受けてＡＳＩＣ３がセレ
クトされたことを認識する。バス制御ステートマシン１
４からは、ＡＳＩＣ３をセレクトするチップセレクト信
号、およびＡＳＩＣ３のリードイネーブル信号がクロッ
ク信号ＣＫＬに同期して出力される。
ルのクロックセレクト信号Ｓを受けてＡＳＩＣ３がセレ
クトされたことを認識する。バス制御ステートマシン１
４からは、ＡＳＩＣ３をセレクトするチップセレクト信
号、およびＡＳＩＣ３のリードイネーブル信号がクロッ
ク信号ＣＫＬに同期して出力される。
【００４９】それにより、本実施の形態１によれば、メ
モリ２を高速のクロック信号ＣＫによって動作させなが
ら、ＡＳＩＣ３をクロック信号ＣＫＬにより動作させる
ことができるので、メモリ２の高速アクセス速度を活か
すことができ、電子システムＥＳの性能を向上させるこ
とができる。
モリ２を高速のクロック信号ＣＫによって動作させなが
ら、ＡＳＩＣ３をクロック信号ＣＫＬにより動作させる
ことができるので、メモリ２の高速アクセス速度を活か
すことができ、電子システムＥＳの性能を向上させるこ
とができる。
【００５０】また、本実施の形態１では、ＡＳＩＣ３が
動作するときにだけ低速のクロック信号ＣＫＬを該ＡＳ
ＩＣ３に供給する場合について記載したが、図３のフロ
ーチャートに示すように、動作していないＡＳＩＣ３に
もクロック信号ＣＫＬを供給するようにしてもよい。
動作するときにだけ低速のクロック信号ＣＫＬを該ＡＳ
ＩＣ３に供給する場合について記載したが、図３のフロ
ーチャートに示すように、動作していないＡＳＩＣ３に
もクロック信号ＣＫＬを供給するようにしてもよい。
【００５１】これにより、ＡＳＩＣ３がアクセスされて
いない場合でも、ＡＳＩＣ３を動作させることができる
ので他のデータ処理などを行うことができ、電子システ
ムＥＳの処理性能を向上させることができる。
いない場合でも、ＡＳＩＣ３を動作させることができる
ので他のデータ処理などを行うことができ、電子システ
ムＥＳの処理性能を向上させることができる。
【００５２】さらに、ＡＳＩＣ３にクロック信号ＣＫＬ
を常に供給する場合、アクセス空間がメモリ２からＡＳ
ＩＣ３へ切り替わる際にクロック信号ＣＫＬの立ち上が
るエッジが来るまでＡＳＩＣ３のバスサイクルの開始を
保留する必要があるので、クロック同期まちのためのア
イドルサイクルが導入されることになる。
を常に供給する場合、アクセス空間がメモリ２からＡＳ
ＩＣ３へ切り替わる際にクロック信号ＣＫＬの立ち上が
るエッジが来るまでＡＳＩＣ３のバスサイクルの開始を
保留する必要があるので、クロック同期まちのためのア
イドルサイクルが導入されることになる。
【００５３】また、クロック信号ＣＫからクロック信号
ＣＫＬに切り替わる際に、アイドルサイクル後クロック
信号ＣＫＬ波形の立ち上がりに同期して出力するクロッ
クセレクタ１３ａの回路図を図４に示す。
ＣＫＬに切り替わる際に、アイドルサイクル後クロック
信号ＣＫＬ波形の立ち上がりに同期して出力するクロッ
クセレクタ１３ａの回路図を図４に示す。
【００５４】図示したように、クロックセレクタ１３ａ
は、フリップフロップＦＦ、インバータＩｖ、論理和回
路Ｒ１，Ｒ２ならびに論理積回路ＡＤから構成されてお
り、フリップフロップＦＦに入力されるクロックセレク
ト信号Ｓが入力され、同じくフリップフロップＦＦに入
力される低速のクロック信号ＣＫＬの立ち上がりに同期
して、クロック信号がバスクロックＢＣＫとしてクロッ
クセレクタ１３ａから出力されることになる。
は、フリップフロップＦＦ、インバータＩｖ、論理和回
路Ｒ１，Ｒ２ならびに論理積回路ＡＤから構成されてお
り、フリップフロップＦＦに入力されるクロックセレク
ト信号Ｓが入力され、同じくフリップフロップＦＦに入
力される低速のクロック信号ＣＫＬの立ち上がりに同期
して、クロック信号がバスクロックＢＣＫとしてクロッ
クセレクタ１３ａから出力されることになる。
【００５５】（実施の形態２）図５は、本発明の実施の
形態２による電子システムの構成図、図６は、本発明の
実施の形態２による電子システムに設けられたマイクロ
コンピュータ、およびその周辺デバイスのタイミングチ
ャートである。
形態２による電子システムの構成図、図６は、本発明の
実施の形態２による電子システムに設けられたマイクロ
コンピュータ、およびその周辺デバイスのタイミングチ
ャートである。
【００５６】本実施の形態２において、マイクロコンピ
ュータ（半導体集積回路装置）１ａは、前記実施の形態
１と同様に、プロセッサ５、バスコントローラ６、ＲＯ
Ｍ、ＲＡＭ、ＳＣＩ、およびタイマなどの各種の機能ブ
ロックから構成されている。
ュータ（半導体集積回路装置）１ａは、前記実施の形態
１と同様に、プロセッサ５、バスコントローラ６、ＲＯ
Ｍ、ＲＡＭ、ＳＣＩ、およびタイマなどの各種の機能ブ
ロックから構成されている。
【００５７】このマイクロコンピュータ５の接続構成
も、前記実施の形態１と同様であるが、アドレスデコー
ダ１１から出力されているクロックセレクト信号Ｓが、
分周器１２、ならびにクロックセレクタ１３だけでな
く、メモリ２のクロックイネーブル信号ＣＫＥの入力端
子にも接続されているところが異なっている。
も、前記実施の形態１と同様であるが、アドレスデコー
ダ１１から出力されているクロックセレクト信号Ｓが、
分周器１２、ならびにクロックセレクタ１３だけでな
く、メモリ２のクロックイネーブル信号ＣＫＥの入力端
子にも接続されているところが異なっている。
【００５８】クロックイネーブル信号ＣＫＥは、メモリ
２を低消費電力モードの１つであるクロックサスペンド
モードに遷移させる信号であり、このクロックイネーブ
ル信号ＣＫＥがローレベルの際にメモリ２がサスペンド
モードになる。
２を低消費電力モードの１つであるクロックサスペンド
モードに遷移させる信号であり、このクロックイネーブ
ル信号ＣＫＥがローレベルの際にメモリ２がサスペンド
モードになる。
【００５９】また、マイクロコンピュータ１には、プリ
ント配線基板に形成された外部バス４を介して周辺デバ
イスであるメモリ２が接続されている。メモリ２も、前
記実施の形態１と同様に、高速動作可能なＳＤＲＡＭか
らなり、約１００ＭＨｚ程度以上の高速なクロック周波
数によって動作する高速デバイスである。
ント配線基板に形成された外部バス４を介して周辺デバ
イスであるメモリ２が接続されている。メモリ２も、前
記実施の形態１と同様に、高速動作可能なＳＤＲＡＭか
らなり、約１００ＭＨｚ程度以上の高速なクロック周波
数によって動作する高速デバイスである。
【００６０】次に、本実施の形態のマイクロコンピュー
タ１ａの動作について、図５、および図６のタイミング
チャートを用いて説明する。
タ１ａの動作について、図５、および図６のタイミング
チャートを用いて説明する。
【００６１】また、図５においては、上方から下方にか
けて、分周されたクロック信号ＣＫＬ、バス制御ステー
トマシン１４に入力されるバスクロックＢＣＫ、メモリ
２に入力されるクロックイネーブル信号ＣＫＥ、アドレ
ス信号、メモリ２に入力されるコマンド、メモリ２のチ
ップセレクト信号、データバスにおける信号、メモリ２
の状態のタイミングチャートをそれぞれ示している。
けて、分周されたクロック信号ＣＫＬ、バス制御ステー
トマシン１４に入力されるバスクロックＢＣＫ、メモリ
２に入力されるクロックイネーブル信号ＣＫＥ、アドレ
ス信号、メモリ２に入力されるコマンド、メモリ２のチ
ップセレクト信号、データバスにおける信号、メモリ２
の状態のタイミングチャートをそれぞれ示している。
【００６２】メモリ２がアクセスされない場合、アドレ
スデコーダ１１からはローレベルのクロックセレクト信
号Ｓが、分周器１２、クロックセレクタ１３、メモリ２
のクロックイネーブル信号ＣＫＥの入力部にそれぞれ出
力されている。
スデコーダ１１からはローレベルのクロックセレクト信
号Ｓが、分周器１２、クロックセレクタ１３、メモリ２
のクロックイネーブル信号ＣＫＥの入力部にそれぞれ出
力されている。
【００６３】クロックセレクタ１３からは、分周器１２
によって分周されたクロック信号ＣＫＬが出力され、バ
ス制御ステートマシン１４、メモリ２にそれぞれ供給さ
れている。また、メモリ２には、ローレベルのクロック
イネーブル信号ＣＫＥが入力されるので、クロックサス
ペンドモードになっている。
によって分周されたクロック信号ＣＫＬが出力され、バ
ス制御ステートマシン１４、メモリ２にそれぞれ供給さ
れている。また、メモリ２には、ローレベルのクロック
イネーブル信号ＣＫＥが入力されるので、クロックサス
ペンドモードになっている。
【００６４】これにより、メモリ２の消費電力を低減す
るとともに、クロック信号も分周された低周波数のクロ
ック信号ＣＫＬとなるので配線パターンの充放電などに
よる消費電力も大幅に低減することができる。
るとともに、クロック信号も分周された低周波数のクロ
ック信号ＣＫＬとなるので配線パターンの充放電などに
よる消費電力も大幅に低減することができる。
【００６５】また、メモリ２をアクセスするアドレス信
号がバスインタフェース回路８を介してアドレスデコー
ダ１１に入力されると、該アドレスデコーダ１１は、ハ
イレベルのクロックセレクト信号Ｓを分周器１２、クロ
ックセレクタ１３、メモリ２、ならびにバス制御ステー
トマシン１４にそれぞれ出力する。
号がバスインタフェース回路８を介してアドレスデコー
ダ１１に入力されると、該アドレスデコーダ１１は、ハ
イレベルのクロックセレクト信号Ｓを分周器１２、クロ
ックセレクタ１３、メモリ２、ならびにバス制御ステー
トマシン１４にそれぞれ出力する。
【００６６】このハイレベルのクロックセレクト信号Ｓ
により、分周器１２の動作は停止し、その出力がローレ
ベルに固定される。同時に、クロックセレクタ１３は、
分周されていないクロック信号ＣＫを選択してバスクロ
ックＢＣＫとして出力し、バス制御ステートマシン１４
に供給する。
により、分周器１２の動作は停止し、その出力がローレ
ベルに固定される。同時に、クロックセレクタ１３は、
分周されていないクロック信号ＣＫを選択してバスクロ
ックＢＣＫとして出力し、バス制御ステートマシン１４
に供給する。
【００６７】さらに、ハイレベルのクロックセレクト信
号Ｓがクロックイネーブル信号ＣＫＥとして入力される
と、メモリ２は、アクティブとなってクロックサスペン
ドモードが解除される。
号Ｓがクロックイネーブル信号ＣＫＥとして入力される
と、メモリ２は、アクティブとなってクロックサスペン
ドモードが解除される。
【００６８】また、ハイレベルのクロックセレクト信号
Ｓを受けてバス制御ステートマシン１４は、メモリ２が
セレクトされたことを認識し、該バス制御ステートマシ
ン１４からメモリ２をセレクトするチップセレクト信
号、およびコマンドがクロック信号ＣＫに同期して出力
される。
Ｓを受けてバス制御ステートマシン１４は、メモリ２が
セレクトされたことを認識し、該バス制御ステートマシ
ン１４からメモリ２をセレクトするチップセレクト信
号、およびコマンドがクロック信号ＣＫに同期して出力
される。
【００６９】それにより、本実施の形態２においては、
メモリ２が動作していない場合に、該メモリ２を自動的
にサスペンドモードにし、かつクロック信号を低周波数
のクロック信号ＣＫＬとするので、メモリ２の高速アク
セス速度を活かしながら電子システムの消費電力を大幅
に低減することができる。
メモリ２が動作していない場合に、該メモリ２を自動的
にサスペンドモードにし、かつクロック信号を低周波数
のクロック信号ＣＫＬとするので、メモリ２の高速アク
セス速度を活かしながら電子システムの消費電力を大幅
に低減することができる。
【００７０】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００７１】たとえば、前記実施の形態１，２において
は、電子システムの構成について記載したが、システム
ＬＳＩなどの内部モジュールに用いるようにしてもよ
い。その場合におけるマイクロコンピュータ（半導体集
積回路装置）１ｂの内部構成の一例を図７に示す。
は、電子システムの構成について記載したが、システム
ＬＳＩなどの内部モジュールに用いるようにしてもよ
い。その場合におけるマイクロコンピュータ（半導体集
積回路装置）１ｂの内部構成の一例を図７に示す。
【００７２】図示したように、マイクロコンピュータ１
ｂは、メモリ（第１デバイス）２ａ、通信モジュール
（第２デバイス）３ａ、プロセッサ５、バスコントロー
ラ６、ＲＯＭ、ＲＡＭ、ＳＣＩ、およびタイマなどの各
種の機能ブロックから構成されており、これら機能ブロ
ックが内部バス７を介してそれぞれ接続されている。
ｂは、メモリ（第１デバイス）２ａ、通信モジュール
（第２デバイス）３ａ、プロセッサ５、バスコントロー
ラ６、ＲＯＭ、ＲＡＭ、ＳＣＩ、およびタイマなどの各
種の機能ブロックから構成されており、これら機能ブロ
ックが内部バス７を介してそれぞれ接続されている。
【００７３】また、メモリ２は、前記実施の形態１，２
と同様に、高速動作可能なＳＤＲＡＭからなり、通信モ
ジュール３ａは低速動作デバイスであり、通信用の機能
モジュールからなる。また、バスコントローラ６の構成
やマイクロコンピュータ１ｂにおける動作などは、前記
実施の形態１と同様である。
と同様に、高速動作可能なＳＤＲＡＭからなり、通信モ
ジュール３ａは低速動作デバイスであり、通信用の機能
モジュールからなる。また、バスコントローラ６の構成
やマイクロコンピュータ１ｂにおける動作などは、前記
実施の形態１と同様である。
【００７４】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００７５】（１）本発明によれば、第１クロック信号
に同期して動作する第１デバイスと、該第１クロック信
号よりも低い周波数の第２クロック信号に同期して動作
する第２デバイスとを同時に制御することができるの
で、第１デバイスの高速アクセス速度を活かすことがで
きる。
に同期して動作する第１デバイスと、該第１クロック信
号よりも低い周波数の第２クロック信号に同期して動作
する第２デバイスとを同時に制御することができるの
で、第１デバイスの高速アクセス速度を活かすことがで
きる。
【００７６】（２）また、本発明では、第１デバイスが
動作していない場合に該第１デバイスを自動的にサスペ
ンドモードにし、かつクロック信号を低周波数の第２ク
ロック信号にするので、第１デバイスの高速アクセス速
度を活かしながら低消費電力化することができる。
動作していない場合に該第１デバイスを自動的にサスペ
ンドモードにし、かつクロック信号を低周波数の第２ク
ロック信号にするので、第１デバイスの高速アクセス速
度を活かしながら低消費電力化することができる。
【図１】本発明の実施の形態１による電子システムの構
成図である。
成図である。
【図２】本発明の実施の形態１による電子システムに設
けられたマイクロコンピュータ、およびその周辺デバイ
スのタイミングチャートである。
けられたマイクロコンピュータ、およびその周辺デバイ
スのタイミングチャートである。
【図３】本発明の他の実施の形態による電子システムに
設けられたマイクロコンピュータ、およびその周辺デバ
イスのタイミングチャートの一例である。
設けられたマイクロコンピュータ、およびその周辺デバ
イスのタイミングチャートの一例である。
【図４】本発明の他の実施の形態によるマイクロコンピ
ュータに設けられたクロックセレクタにおける回路図の
一例である。
ュータに設けられたクロックセレクタにおける回路図の
一例である。
【図５】本発明の実施の形態２による電子システムの構
成図である。
成図である。
【図６】本発明の実施の形態２による電子システムに設
けられたマイクロコンピュータ、およびその周辺デバイ
スのタイミングチャートである。
けられたマイクロコンピュータ、およびその周辺デバイ
スのタイミングチャートである。
【図７】本発明の他の実施の形態によるマイクロコンピ
ュータにおける構成の一例を示した説明図である。
ュータにおける構成の一例を示した説明図である。
１〜１ｂ マイクロコンピュータ（半導体集積回路装
置） ２，２ａ メモリ（第１デバイス） ３ ＡＳＩＣ（第２デバイス） ３ａ 通信モジュール（第２デバイス） ４ 外部バス ５ プロセッサ ６ バスコントローラ ７ 内部バス ８ バスインタフェース回路 ９ 分周設定レジスタ（分周設定格納部） １０ クロック設定レジスタ（アドレス空間格納部） １１ アドレスデコーダ（アドレスデコード部） １２ 分周器 １３ クロックセレクタ １４ バス制御ステートマシン（バス制御ステート部） ＥＳ 電子システム Ｓ クロックセレクト信号Ｓ ＣＫ クロック信号（第１クロック信号） ＣＫＬ クロック信号（第２クロック信号） ＣＫＥ クロックイネーブル信号
置） ２，２ａ メモリ（第１デバイス） ３ ＡＳＩＣ（第２デバイス） ３ａ 通信モジュール（第２デバイス） ４ 外部バス ５ プロセッサ ６ バスコントローラ ７ 内部バス ８ バスインタフェース回路 ９ 分周設定レジスタ（分周設定格納部） １０ クロック設定レジスタ（アドレス空間格納部） １１ アドレスデコーダ（アドレスデコード部） １２ 分周器 １３ クロックセレクタ １４ バス制御ステートマシン（バス制御ステート部） ＥＳ 電子システム Ｓ クロックセレクト信号Ｓ ＣＫ クロック信号（第１クロック信号） ＣＫＬ クロック信号（第２クロック信号） ＣＫＥ クロックイネーブル信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 5/135 Ｇ１１Ｃ 11/34 ３６２Ｓ (72)発明者 石橋 謙一 北海道亀田郡七飯町字中島145番地 日立 北海セミコンダクタ株式会社内 Ｆターム(参考） 5B024 AA15 BA21 CA11 5B062 AA03 AA05 CC01 HH02 5B077 GG14 GG32 GG33 5B079 AA07 BA03 BB10 5J001 BB05 BB08 BB11 BB12 BB23 BB24 DD09
Claims (5)
- 【請求項１】 入力された第１クロック信号から、前記
第１クロック信号よりも周波数の低い第２クロック信号
を生成し、前記第１クロック信号に同期して動作する第
１デバイスがアクセスされた際には、前記第１クロック
信号を前記第１デバイスに供給し、前記第２クロック信
号に同期して動作する第２デバイスがアクセスされた際
には、前記第２クロック信号を前記第２デバイスに供給
するクロック制御部が設けられたバスコントローラを備
えたことを特徴とする半導体集積回路装置。 - 【請求項２】 クロックセレクト信号に基づいて、第１
デバイスに供給される第１クロック信号を分周して前記
第１クロック信号よりも低い周波数の第２クロック信号
を生成し、前記第２クロック信号に同期して動作する第
２デバイスに供給する分周器と、 入力されたアドレスをデコードし、前記第２クロック信
号に同期して動作する第２デバイスがアクセスされると
クロックセレクト信号を出力するアドレスデコード部
と、 クロックセレクト信号によって、第１、第２クロック信
号を切り替えて出力し、前記第１、第２デバイスを制御
するコマンド制御信号を生成するバス制御ステート部に
供給するクロックセレクタとよりなるクロック制御部が
設けられたバスコントローラを備えたことを特徴とする
半導体集積回路装置。 - 【請求項３】 予め設定された任意の分周比率の設定デ
ータを格納する分周設定格納部と、 クロックセレクト信号が入力された際に、第１デバイス
に供給される第１クロック信号を、前記分周設定格納部
に格納された分周設定データに基づいて任意の分周比に
分周し、前記第１クロック信号よりも低い周波数の第２
クロック信号を生成して前記第２クロック信号に同期し
て動作する第２デバイスに供給する分周器と、 前記第１、第２デバイスのアドレス空間を任意に設定す
るアドレス空間データを格納するアドレス空間格納部
と、 前記アドレス空間格納部に格納されたアドレス空間デー
タに基づいて入力されたアドレスをデコードし、前記第
２クロック信号に同期して動作する第２デバイスがアク
セスされるとクロックセレクト信号を出力するアドレス
デコード部と、 クロックセレクト信号に基づいて、第１、第２クロック
信号を切り替えて出力し、前記第１、第２デバイスを制
御するコマンド制御信号を生成するバス制御ステート部
に供給するクロックセレクタとよりなるクロック制御部
が設けられたバスコントローラを備えたことを特徴とす
る半導体集積回路装置。 - 【請求項４】 予め設定された任意の分周比率の設定デ
ータを格納する分周設定格納部と、 第１デバイスに供給される第１クロック信号を、前記分
周設定格納部に格納された分周設定データに基づいて任
意の分周比に分周し、前記第１クロック信号よりも低い
周波数の第２クロック信号を生成して前記第２クロック
信号に同期して動作する第２デバイスに供給する分周器
と、 前記第１、第２デバイスのアドレス空間を任意に設定す
るアドレス空間データを格納するアドレス空間格納部
と、 前記アドレス空間格納部に格納されたアドレス空間デー
タに基づいて入力されたアドレスをデコードし、前記第
２クロック信号に同期して動作する第２デバイスがアク
セスされるとクロックセレクト信号を出力するアドレス
デコード部と、 クロックセレクト信号に基づいて、第１、第２クロック
信号を切り替えて出力し、前記第１、第２デバイスを制
御するコマンド制御信号を生成するバス制御ステート部
に供給するクロックセレクタとよりなるクロック制御部
が設けられたバスコントローラを備えたことを特徴とす
る半導体集積回路装置。 - 【請求項５】 予め設定された任意の分周比率の設定デ
ータを格納する分周設定格納部と、 クロックイネーブル信号端子が設けられた第１デバイス
に供給される第１クロック信号を、前記分周設定格納部
に格納された分周設定データに基づいて任意の分周比に
分周し、前記第１クロック信号よりも低い周波数の第２
クロック信号を生成する分周器と、 前記第１デバイスのアドレス空間を任意に設定するアド
レス空間データを格納するアドレス空間格納部と、 前記アドレス空間格納部に格納されたアドレス空間デー
タに基づいて入力されたアドレスをデコードし、前記第
１デバイスがアクセスされるとクロックセレクト信号を
出力するとともに、前記第１デバイスのクロックイネー
ブル信号端子にも供給し、前記第１デバイスを動作制御
するアドレスデコード部と、 アサートのクロックセレクト信号が入力された際には、
第１クロック信号を出力して前記第１デバイス、および
前記第１デバイスを制御するコマンド制御信号を生成す
るバス制御ステート部に供給し、ネゲートのクロックセ
レクト信号が入力された場合には、前記第１デバイス、
ならびに前記バス制御ステート部に第２クロック信号を
供給するクロックセレクタとよりなるクロック制御部が
設けられたバスコントローラを備えたことを特徴とする
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000272606A JP2002082904A (ja) | 2000-09-08 | 2000-09-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000272606A JP2002082904A (ja) | 2000-09-08 | 2000-09-08 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002082904A true JP2002082904A (ja) | 2002-03-22 |
Family
ID=18758692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000272606A Pending JP2002082904A (ja) | 2000-09-08 | 2000-09-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002082904A (ja) |
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