CN107093451B - Ddr sdram控制电路、ddr sdram芯片、pcb板及电子设备 - Google Patents

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Abstract

本发明涉及集成电路技术领域，特别是涉及DDR SDRAM控制电路、DDR SDRAM芯片、PCB板及电子设备。DDR SDRAM控制电路包括：延时锁相环，用于产生预设时钟信号；时钟电路，用于根据预设时钟信号产生至少二倍频以上的参考时钟信号；数据相位选择器；时钟相位选择器；以及逻辑控制器，用于：在进行写操作时，根据参考时钟信号，控制数据选通脉冲DQS与数据脉冲DQ中心对齐。相对于现有DDR SDRAM控制电路的时钟信号，该参考时钟信号至少为二倍频以上的时钟信号，从而使高频时钟信号取代低频时钟信号，因此设计者可以减少或缩短一些连接至接口模块的高速时钟线的走线长度，从而有利于平衡延时控制。

Description

DDR SDRAM控制电路、DDR SDRAM芯片、PCB板及电子设备
技术领域
本发明涉及集成电路技术领域，特别是涉及DDR SDRAM控制电路、DDR SDRAM芯片、PCB板及电子设备。
背景技术
在SOC芯片(System-on-a-Chip)应用中，对于双倍速率同步动态随机存储器(Double Data Rate SDRAM，DDR SDRAM)控制器设计中，由于传输数据的频率高达400MHz，时钟频率为200MHz,在读操作时，并且数据选通脉冲(DQ Strobe，DQS)和数据脉冲DQ(Data)边沿对齐(Edge-Aligned)，DDR SDRAM控制器需要在较短的时间内采样数据和锁存数据，以实现一个时钟周期内采样2个数据。然而，在写操作时，由于需要DQS和DQ中心对齐(Center-Aligned)，DDR SDRAM控制器需要组合出相差1/4个时钟周期的时钟边沿，现有技术采用比较复杂的时钟延时的设计。
发明人在实现本发明的过程中，发现现有相关技术至少存在以下问题：现有DDRSDRAM控制器的读写操作时钟是在内部产生的并且逐一送到接口模块，时钟频率比较低，高速时钟连线较多而复杂，因此延时不平衡。
发明内容
本发明实施例的一个目的旨在提供一种DDR SDRAM控制电路、DDR SDRAM芯片、PCB板及电子设备，其解决了现有DDR SDRAM控制器的读写操作的时钟频率低及时钟连线较多而复杂，以致延时不平衡的技术问题。
为解决上述技术问题，本发明实施例提供以下技术方案：
在第一方面，本发明实施例公开一种DDR SDRAM控制电路，所述DDR SDRAM控制电路包括：延时锁相环，用于产生预设时钟信号；时钟电路，其与所述延时锁相环连接，用于根据所述预设时钟信号产生至少二倍频以上的参考时钟信号；接口模块，其包括若干个FIFO及接口电路，一所述FIFO与一所述接口电路连接；数据相位选择器，其分别与各个所述FIFO连接，用于产生第一重采样信号及第二重采样信号；时钟相位选择器，其分别与各个所述FIFO和所述延时锁相环连接；以及逻辑控制器，其分别与各个所述FIFO和所述延时锁相环连接，用于：在进行写操作时，根据所述参考时钟信号，控制数据选通脉冲DQS与数据脉冲DQ中心对齐。
可选的，所述逻辑控制器还用于：在进行读操作时，根据所述第一重采样信号及第二重采样信号，控制数据选通脉冲DQS与数据脉冲DQ边沿对齐。
可选的，所述第一重采样信号及第二重采样信号之间的相位差为180度。
可选的，其特征在于，所述数据相位选择器还用于：根据预设步长选择所述第一重采样信号及第二重采样信号，以使所述第一重采样信号及第二重采样信号之间的相位差为180度。
可选的，所述预设时钟信号包括第一时钟信号、第二时钟信号、第三时钟信号及第四时钟信号；所述时钟电路包括：第一时钟单元，用于根据输入的所述第一时钟信号及第二时钟信号，产生第一倍频时钟信号；第二时钟单元，用于根据输入的所述第三时钟信号及第四时钟信号，产生第二倍频时钟信号；组合单元，用于根据所述第一倍频时钟信号及第二倍频时钟信号，组合出至少二倍频以上的参考时钟信号。
可选的，所述时钟电路还包括控制单元，其输出端分别连接至所述第一时钟单元的输入端及第二时钟单元的输入端，所述控制单元用于根据输入的使能信号或复位信号，控制所述第一时钟单元与第二时钟单元的工作状态。
可选的，所述第一时钟单元包括：第一D触发器、第二D触发器、第一反相器、第二反相器、第一与门及第二与门；所述第一D触发器的D端与外部电源连接，CLK端用于输入所述第一时钟信号，Reset端连接至第一与门的输出端，Q端连接至第一反相器的输入端；所述第二D触发器的D端、第一反相器的输出端及第二反相器的输入端皆连接至第一节点，CLK端用于输入所述第二时钟信号，Set端连接至第二与门的输出端，Q端与第一与门的第一输入端连接；所述第一与门的第二输入端与第二与门的第一输入端连接；所述第二与门的第二输入端与第二反相器的输出端连接。
可选的，所述第二时钟单元包括：第三D触发器、第四D触发器、第三反相器、第四反相器、第三与门及第四与门；所述第三D触发器的D端与外部电源连接，CLK端用于输入所述第三时钟信号，Reset端连接至第三与门的输出端，Q端连接至第三反相器的输入端；所述第四D触发器的D端、第三反相器的输出端及第四反相器的输入端皆连接至第二节点，CLK端用于输入所述第四时钟信号，Set端连接至第四与门的输出端，Q端与第三与门的第一输入端连接；所述第三与门的第二输入端与第四与门的第一输入端连接；所述第四与门的第二输入端与第四反相器的输出端连接。
可选的，所述组合单元包括：第五与门及第五反相器；所述第五与门的第一输入端与所述第一节点连接，第二输入端与所述第二节点连接；所述第五与门的输出端与所述第五反相器的输入端连接，所述第五反相器的输出端用于输出所述二倍频时钟信号。
可选的，所述控制单元包括：第一或门及第六与门；所述第一或门的第一输入端及第二输入端分别用于输入第一使能信号及第二使能信号；所述第六与门的第一输入端与所述第一或门的输出端连接，所述第六与门的第二输入端用于输入复位信号。
可选的，所述第一时钟单元被所述第一时钟信号和/或第二时钟信号的上升沿所触发。
可选的，所述第二时钟单元被所述第三时钟信号和/或第四时钟信号的上升沿所触发。
可选的，所述第一时钟信号、第二时钟信号、第三时钟信号及第四时钟信号的相位依次相差90度；所述第一倍频时钟信号及第二倍频时钟信号的占空比为四分之一的时钟周期，并且所述第一倍频时钟信号及第二倍频时钟信号之间的相位差为180度。
可选的，所述延时锁相环还用于：根据所述第一时钟信号、第二时钟信号、第三时钟信号及第四时钟信号的相位进行移位，以使所述第一时钟信号、第二时钟信号、第三时钟信号及第四时钟信号的相位依次相差90度。
在第二方面，本发明实施例提供一种DDR SDRAM芯片，所述DDR SDRAM芯片包括上述的DDR SDRAM控制电路。
在第三方面，本发明实施例提供一种PCB板，所述DDR SDRAM芯片包括上述的DDRSDRAM控制电路。
在第四方面，本发明实施例提供一种电子设备，所述电子设备包括上述的DDRSDRAM控制电路。
在本发明各个实施例中，时钟电路通过根据延时锁相环产生的预设时钟信号，产生至少二倍频以上的参考时钟信号，以便逻辑控制器在进行写操作时，根据参考时钟信号，控制数据选通脉冲DQS与数据脉冲DQ中心对齐，从而发送写命令。相对于现有DDR SDRAM控制电路的时钟信号，该参考时钟信号至少为二倍频以上的时钟信号，从而使高频时钟信号取代低频时钟信号，因此设计者可以减少或缩短一些连接至接口模块的高速时钟线的走线长度，同时减少高速信号相互之间干扰以及对其它信号的干扰，从而有利于平衡延时控制。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1是DDR SDRAM的读写时序的示意图；
图2是本发明实施例提供一种DDR SDRAM控制电路的电路结构示意图；
图3是本发明实施例提供一种时钟电路的电路原理框图；
图4是本发明实施例提供一种时钟电路的电路结构示意图；
图5是本发明实施例提供一种时钟电路的时序图；
图6是本发明实施例提供一种DDR SDRAM时序操作方法的流程示意图；
图7是图6中步骤010的一种流程示意图；
图8是本发明另一实施例提供一种DDR SDRAM时序操作方法的流程示意图；
图9是图6中步骤010的另一种流程示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
对于一个与芯片连接的DDR SDRAM存储器，其需要精确地确定地址、控制及数据信号内的时钟信号和数据选通脉冲DQS的位置。如图1所示，在DDR SDRAM的时钟周期内，每周期存在两个数据脉冲DQ(数据信号)，每半周期存在一个数据脉冲。当数据脉冲DQ在半周期内稳定时(例如在半周期的中间)，通常需要发出数据选通脉冲DQS。在一个稳定点选通一个数据脉冲DQ需要正确读出或写入数据到DDR SDRAM存储器。
根据DDR SDRAM读写操作的时序要求，在进行读操作时，数据选通脉冲(DQStrobe，DQS)和数据脉冲DQ(Data)需要边沿对齐(Edge-Aligned)。在进行写操作时，数据选通脉冲DQS和数据脉冲DQ需要中心对齐(Center-Aligned)。
为了满足上述DDR SDRAM写操作时序的要求，在一些DDR SDRAM控制器设计中，其的时钟信号的采样方式是通过采集传输到各个接口模块的时钟信号及相位延时的时钟信号，逻辑控制器(Logic control)将上述各个时钟信号进行组合控制，以实现写操作复杂的相位采样和发送写命令至DDR SDRAM芯片。
在读操作时序中，通过延时锁相环DLL对数据选通脉冲DQS的输入信号进行控制延时，再选择对应相差的时钟信号，逻辑控制器(Logic control)将上述各个时钟信号进行组合控制，以实现读操作。
基于上述的时钟采样方式，DDR SDRAM控制器需要从接口模块采集多个相位时钟(至少4个相位，对于更可靠的采样操作甚至需要更多的相位时钟信号)，从而使DDR SDRAM控制器内的高速时钟线的布线比较复杂。并且上述的时钟信号皆是与系统时钟信号同频率的高速时钟信号，因此，在DDR SDRAM控制器设计中，其要考虑多个时钟信号之间的紧密配合和延时平衡，尤其是在存储容量或者字宽比较大的DDR SDRAM存储器的数据IO接口。例如，对于8MByte的DDR SDRAM存储器的数据IO接口有16Bit，2个DQS信号接口,2个DM(DataMask)信号接口以及12个电源地信号，总共有32个输入/输出IO口，因此，基于上面的阐述，高速时钟接线的跨度是比较长，极大削弱加载于该高速时钟接线上的时钟信号的驱动能力。与此同时，连线复杂和繁多的高速时钟接线所带来的寄生电容也会影响到DDR SDRAM控制器的延时平衡。
然而，在SOC设计中，如何平衡延时已经成为DDR SDRAM控制器的重要考虑之一，上述削弱DDR SDRAM控制器的延时平衡的因素已经不能忽略。
因此，基于DDR SDRAM控制器中发明人在实现本发明的过程中发现的缺陷，本发明实施例提供一种DDR SDRAM控制电路，其通过产生至少为二倍频以上的参考时钟信号，从而使高频时钟信号取代低频时钟信号，因此设计者可以减少或缩短一些连接至接口模块的高速时钟线的走线长度，同时减少高速信号相互之间干扰以及对其它信号的干扰，从而有利于平衡延时控制。
如图2所示，该DDR SDRAM控制电路200包括延时锁相环21、时钟电路22、接口模块23、数据相位选择器24、时钟相位选择器25以及逻辑控制器26，其中，接口模块23包括若干个FIFO231(First Input First Output，先进先出队列)及接口电路232。
时钟电路22与延时锁相环21连接，一FIFO231与一接口电路232连接，数据相位选择器24与各个FIFO231连接，时钟相位选择器25分别与各个FIFO231和延时锁相环21连接，并且，逻辑控制器26分别与各个FIFO231和延时锁相环21连接。
如图2所示，在DDR SDRAM控制电路的同步时钟中，需要驱动大量的高速时钟线27，才能使时钟信号到达与其连接的处于不同位置的功能模块。如同上面所述，发明人发现相关设计中：由于时钟信号相对来说是低频率的，其高速时钟线27相对来说是比较繁多和复杂的，该设计使得时钟到达DDR SDRAM控制电路中位于不同位置的功能模块(例如，各个不同功能的FIFO)延时不一致，从而可能导致时钟无法确保各功能模块同步工作，产生电路逻辑错误。
然而，如图2所示，时钟电路22利用DDR SDRAM控制电路自带的延时锁相环21产生的预设时钟信号，并且根据预设时钟信号产生至少二倍频以上的参考时钟信号。在进行写操作时，逻辑控制器26根据该参考时钟信号，控制数据选通脉冲DQS与数据脉冲DQ中心对齐。相对于相关设计中的时钟信号，在同一时间内，该参考时钟信号的时钟频率至少大于相关设计中时钟信号的时钟频率一倍以上。因此，通过高频时钟信号取代低频时钟信号，因此设计者可以减少或缩短一些连接至接口模块的高速时钟线的走线长度，同时减少高速信号相互之间干扰以及对其它信号的干扰，从而有利于平衡延时控制，降低电路控制逻辑的错误几率。
在上述的实施例中，由于是利用延时锁相环21产生的预设时钟信号以产生参考时钟信号，若要调整写操作的时钟信号，可以对延时锁相环21进行调整即可实现，从而满足各个工艺条件和应用环境情况下调整时钟相位的设计需求。
在DDR SDRAM控制电路中，延时锁相环21具有“零延迟”、低噪声，低抖动以及易于设计的特点，适合应用于大规模高速芯片的时钟同步。延时锁相环21能够输出不同相位的时钟信号，例如，90度时钟信号，180度时钟信号，270度时钟信号，360度时钟信号以及等等。在一些实施例中，可以通过对延时锁相环21配置逻辑程序，使延时锁相环21能够输出任意相位的时钟信号，至于输出何种相位的时钟信号，是根据产品应用需求以选择。因此，在图2所示的实施例中，延时锁相环21产生的预设时钟信号可以是多个不同相位的时钟信号。
在写操作时，各个FIFO231经过写操作时的时钟信号同步之后，再把信号输出。在读操作时，各个FIFO231经过DDR SDRAM控制电路的内部时钟重采样之后，再同步到系统时钟。
接口电路232入输出接口，其在控制逻辑的配合下，完成数据的读写。
数据相位选择器24(DQS Phase Select)为DQS延时之后的多相位选择器，其用于读操作采样，其能够产生第一重采样信号CLK_DQS0及第二重采样信号CLK_DQS1，分别用于采样两个数据。在进行读操作时，逻辑控制器26根据第一重采样信号CLK_DQS0及第二重采样信号CLK_DQS1，控制数据选通脉冲DQS与数据脉冲DQ边沿对齐。在一些实施例中，第一重采样信号及第二重采样信号之间的相位差为180度，以便数据相位选择器24可以根据第一重采样信号及第二重采样信号对输入数据进行精确采样，其中，第一重采样信号及第二重采样信号之间的相差180°的信号延时保持不变。在一些实施例中，数据相位选择器24可以通过配置逻辑，以选择具体的第一重采样信号及第二重采样信号。具体的，数据相位选择器24根据预设步长选择第一重采样信号及第二重采样信号，以使第一重采样信号及第二重采样信号之间的相位差为180度。例如，数据相位选择器24可以以1/12时钟周期的步长进行调整，假设步长为30度，那么数据相位选择器24可以选择出30°/210°或者60°/240进行分别采样两个数据，因此，此种方式能够增强在读操作时，能够有灵活的相位控制，增强读操作时的可控性。
时钟相位选择器25(Clk Phase Select)接收延时锁相环21输出的多相位时钟信号，并且根据预设逻辑从接收到的多相位时钟信号选择对应相位的时钟信号进行控制，以满足DDR SDRAM控制电路的控制精度需求。
在产生参考时钟信号时，时钟电路22可以采用对应的电路设计，以产生2、3、4……N倍频的参考时钟信号。在一些实施例中，预设时钟信号包括第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3及第四时钟信号CK4。并且，如图3所示，时钟电路22包括第一时钟单元221、第二时钟单元222以及组合单元223，第一时钟单元221根据输入的第一时钟信号CK1及第二时钟信号CK2，产生第一倍频时钟信号。第二时钟单元222根据输入的第三时钟信号CK3及第四时钟信号CK4，产生第二倍频时钟信号。组合单元223根据第一倍频时钟信号及第二倍频时钟信号，组合出至少二倍频以上的参考时钟信号。
在一些实施例中，时钟电路22能够输出二倍频的参考时钟信号。其中，第一时钟单元221对第一时钟信号CK1及第二时钟信号CK2进行逻辑运算，输出第一倍频时钟信号，第二时钟单元222对第三时钟信号CK3及第四时钟信号CK4进行逻辑运算，输出第二倍频时钟信号，其中，在同一系统时钟周期内，第一倍频时钟信号与第二倍频时钟信号之间的相位差为180度。组合单元223对第一倍频时钟信号与第二倍频时钟信号进行或逻辑运算，从而输出二倍频的参考时钟信号。
在一些实施例中，时钟电路22还包括控制单元224，控制单元224的输出端分别连接至第一时钟单元221的输入端及第二时钟单元222的输入端，控制单元224根据输入的使能信号或复位信号，控制第一时钟单元221与第二时钟单元222的工作状态。其中，使能信号可以是DDR锁定使能信号DLL_LOCK_EN和测试使能信号TXCLKEN。DDR锁定使能信号DLL_LOCK_EN是判断延时锁相环21内部是否被锁定的标志，当延时锁相环21内部处于锁定状态后，延时锁相环21方可正确输出正确时钟相位信号。测试使能信号TXCLKEN是DDR SDRAM控制电路强制输出时钟信号的标志，用于在没有判断到延时锁相环21内部处于锁定状态下，也可以输出时钟相位信号，可以用于测试时的使能。
下面，本发明实施例以产生二倍频的参考时钟信号为例子，再进一步对时钟电路22进行详细阐述。
如图4所示，第一时钟单元221包括：第一D触发器D1、第二D触发器D2、第一反相器OP1、第二反相器OP2、第一与门LP1及第二与门LP2；第一D触发器D1的D端与外部电源连接，CLK端用于输入第一时钟信号CLK_90，Reset端连接至第一与门LP1的输出端，Q端连接至第一反相器OP1的输入端。
第二D触发器D2的D端、第一反相器OP1的输出端及第二反相器OP2的输入端皆连接至第一节点22A，CLK端用于输入第二时钟信号CLK_180，Set端连接至第二与门LP2的输出端，Q端与第一与门LP1的第一输入端连接。
第一与门LP1的第二输入端与第二与门LP2的第一输入端连接。
第二与门LP2的第二输入端与第二反相器OP2的输出端连接。
第二时钟单元222包括：第三D触发器D3、第四D触发器D4、第三反相器OP3、第四反相器OP4、第三与门LP3及第四与门LP4。
第三D触发器D3的D端与外部电源连接，CLK端用于输入第三时钟信号CLK_270，Reset端连接至第三与门LP3的输出端，Q端连接至第三反相器OP3的输入端。
第四D触发器D4的D端、第三反相器OP3的输出端及第四反相器OP4的输入端皆连接至第二节点22B，CLK端用于输入第四时钟信号CLK_360，Set端连接至第四与门LP4的输出端，Q端与第三与门LP3的第一输入端连接。
第三与门LP3的第二输入端与第四与门LP4的第一输入端连接。
第四与门LP4的第二输入端与第四反相器OP4的输出端连接。
组合单元223包括：第五与门LP5及第五反相器OP5。
第五与门LP5的第一输入端与第一节点22A连接，第二输入端与22B第二节点连接。
第五与门LP5的输出端与第五反相器OP5的输入端连接，第五反相器OP5的输出端用于输出二倍频时钟信号CLK_2X。
控制单元224包括：第一或门HP1及第六与门LP6。
第一或门HP1的第一输入端及第二输入端分别用于输入第一使能信号DLL_LOCK_EN及第二使能信号TXCLKEN。
第六与门LP6的第一输入端与第一或门HP1的输出端连接，第六与门LP6的第二输入端用于输入复位信号RESTB。
如图5所示，第一时钟信号CLK_90、第二时钟信号CLK_180、第三时钟信号CLK_270及第四时钟信号CLK_360的相位依次相差90度。第一倍频时钟信号CLK_1X0及第二倍频时钟信号CLK_1X1的占空比为四分之一的时钟周期，并且第一倍频时钟信号CLK_1X0及第二倍频时钟信号CLK_1X1之间的相位差为180度。
请再继续参阅图4及图5，在一些实施例中，第一时钟信号CLK_90的相位为90度，第二时钟信号CLK_180的相位为180度，第三时钟信号CLK_270的相位为270度，第四时钟信号CLK_360的相位为360度。第一时钟单元221通过第一时钟信号CLK_90进行置位操作(Set1)，再通过第二时钟信号CLK_180进行复位操作(Reset 0)，便可以得到占空比为1/4的第一倍频时钟信号CLK_1X0。基于同一原理，第二时钟单元222通过第三时钟信号CLK_270进行置位操作(Set 1)，再通过第四时钟信号CLK_360进行复位操作(Reset 0)，便可以得到占空比为1/4的第二倍频时钟信号CLK_1X1。紧接着，组合单元223分别将第一倍频时钟信号与第二倍频时钟信号进行或逻辑运算，从而输出二倍频的参考时钟信号CLK_2X。
在一些实施例中，由于延时锁相环21能够输出多种相位的时钟信号，其在选择输出第一时钟信号CLK_90至第四时钟信号CLK_360时，当检测到第一时钟信号CLK_90至第四时钟信号CLK_360之间的相差未能够满足90度时，便可以对第一时钟信号CLK_90、第二时钟信号CLK_180、第三时钟信号CLK_270及第四时钟信号CLK_360的相位进行移位，以使第一时钟信号CLK_90、第二时钟信号CLK_180、第三时钟信号CLK_270及第四时钟信号CLK_360的相位依次相差90度。例如，当第一时钟信号CLK_90至第四时钟信号CLK_360的相位分别对应着180度、270度、360度及90度时，延时锁相环21可以进行移位，以使第一时钟信号CLK_90至第四时钟信号CLK_360的相位分别对应着90度、180度、270度及360度。
通过采用移位的方式，其能够使DDR SDRAM控制电路面对不同延时的环境中，具有灵活地控制能力。
如图4所示，第一时钟单元221被第一时钟信号CLK_90和/或第二时钟信号CLK_180的上升沿所触发，第二时钟单元222被第三时钟信号CLK_270和/或第四时钟信号CLK_360的上升沿所触发。通过上升沿的触发方式，其能够进一步地保证精确输出的占空比为四分之一时钟周期的第一倍频时钟信号CLK_1X0或第二倍频时钟信号CLK_1X1，以便进一步地产生更为精确地二倍频的参考时钟信号CLK_2X。
作为本发明实施例的另一方面，本发明实施例提供一种DDR SDRAM时序操作方法。如图6所示，该DDR SDRAM时序操作方法包括：
步骤010、根据延时锁相环产生的预设时钟信号，产生至少二倍频以上的参考时钟信号；
步骤012、在进行写操作时，根据参考时钟信号，控制数据选通脉冲DQS与数据脉冲DQ中心对齐。
由于本实施例提供的DDR SDRAM时序操作方法与上述各个实施例所示的DDRSDRAM控制电路基于同一发明构思，在内容不互相冲突的前提下，DDR SDRAM时序操作方法可以互相引用DDR SDRAM控制电路的实施例内容，在此不赘述。
在本实施例中，相对于现有DDR SDRAM控制电路的时钟信号，该参考时钟信号至少为二倍频以上的时钟信号，从而使高频时钟信号取代低频时钟信号，因此设计者可以减少或缩短一些连接至接口模块的高速时钟线的走线长度，同时减少高速信号相互之间干扰以及对其它信号的干扰，从而有利于平衡延时控制。
可选的，预设时钟信号包括第一时钟信号、第二时钟信号、第三时钟信号及第四时钟信号。如图7所示，步骤010包括：
步骤0102、根据输入的第一时钟信号及第二时钟信号，产生第一倍频时钟信号；
步骤0104、根据输入的第三时钟信号及第四时钟信号，产生第二倍频时钟信号；
步骤0106、根据第一倍频时钟信号及第二倍频时钟信号，组合出至少二倍频以上的参考时钟信号。
可选的，第一时钟信号、第二时钟信号、第三时钟信号及第四时钟信号的相位依次相差90度。第一倍频时钟信号及第二倍频时钟信号的占空比为四分之一的时钟周期，并且第一倍频时钟信号及第二倍频时钟信号之间的相位差为180度。
可选的，第一时钟单元被第一时钟信号和/或第二时钟信号的上升沿所触发。和/或，第二时钟单元被第三时钟信号和/或第四时钟信号的上升沿所触发。
可选的，如图8所示，该DDR SDRAM时序操作方法还包括：
步骤014、在进行读操作时，根据第一重采样信号及第二重采样信号，控制数据选通脉冲DQS与数据脉冲DQ边沿对齐，第一重采样信号及第二重采样信号之间的相位相差为180度。
可选的，在进行读操作时，该DDR SDRAM时序操作方法还包括：根据预设步长选择第一重采样信号及第二重采样信号。
可选的，如图9所示，步骤010还包括：
步骤0105、根据第一时钟信号、第二时钟信号、第三时钟信号及第四时钟信号的相位进行移位，以使第一时钟信号、第二时钟信号、第三时钟信号及第四时钟信号的相位依次相差90度。
作为本发明实施例的另一方面，本发明实施例提供一种DDR SDRAM芯片。该DDRSDRAM芯片包括如图1至图5所示的DDR SDRAM控制电路。
在本实施例中，相对于现有DDR SDRAM控制电路的时钟信号，该参考时钟信号至少为二倍频以上的时钟信号，从而使高频时钟信号取代低频时钟信号，因此设计者可以减少或缩短一些连接至接口模块的高速时钟线的走线长度，同时减少高速信号相互之间干扰以及对其它信号的干扰，从而有利于平衡延时控制。
作为本发明实施例的另一方面，本发明实施例提供一种PCB板。该PCB板包括如图1至图5所示的DDR SDRAM控制电路。
在本实施例中，相对于现有DDR SDRAM控制电路的时钟信号，该参考时钟信号至少为二倍频以上的时钟信号，从而使高频时钟信号取代低频时钟信号，因此设计者可以减少或缩短一些连接至接口模块的高速时钟线的走线长度，同时减少高速信号相互之间干扰以及对其它信号的干扰，从而有利于平衡延时控制。
作为本发明实施例的另一方面，本发明实施例提供一种电子设备。该电子设备包括如图1至图5所示的DDR SDRAM控制电路。
在本实施例中，相对于现有DDR SDRAM控制电路的时钟信号，该参考时钟信号至少为二倍频以上的时钟信号，从而使高频时钟信号取代低频时钟信号，因此设计者可以减少或缩短一些连接至接口模块的高速时钟线的走线长度，同时减少高速信号相互之间干扰以及对其它信号的干扰，从而有利于平衡延时控制。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；在本发明的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，步骤可以以任意顺序实现，并存在如上所述的本发明的不同方面的许多其它变化，为了简明，它们没有在细节中提供；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (17)

1.一种DDR SDRAM控制电路，其特征在于，包括：
延时锁相环，用于产生预设时钟信号；
时钟电路，其与所述延时锁相环连接，用于根据所述预设时钟信号产生至少二倍频以上的参考时钟信号；
接口模块，其包括若干个FIFO及若干个接口电路，各个所述FIFO与对应的所述接口电路连接；
数据相位选择器，其分别与各个所述FIFO连接，用于产生第一重采样信号及第二重采样信号；
时钟相位选择器，其分别与各个所述FIFO和所述延时锁相环连接；以及
逻辑控制器，其分别与各个所述FIFO和所述延时锁相环连接，用于：在进行写操作时，根据所述参考时钟信号，控制数据选通脉冲DQS与数据脉冲DQ中心对齐。
2.根据权利要求1所述的DDR SDRAM控制电路，其特征在于，所述逻辑控制器还用于：在进行读操作时，根据所述第一重采样信号及第二重采样信号，控制数据选通脉冲DQS与数据脉冲DQ边沿对齐。
3.根据权利要求2所述的DDR SDRAM控制电路，其特征在于，所述第一重采样信号及第二重采样信号之间的相位差为180度。
4.根据权利要求1至3任一项所述的DDR SDRAM控制电路，其特征在于，所述数据相位选择器还用于：根据预设步长选择所述第一重采样信号及第二重采样信号，以使所述第一重采样信号及第二重采样信号之间的相位差为180度。
5.根据权利要求1所述的DDR SDRAM控制电路，其特征在于，
所述预设时钟信号包括第一时钟信号、第二时钟信号、第三时钟信号及第四时钟信号；
所述时钟电路包括：
第一时钟单元，用于根据输入的所述第一时钟信号及第二时钟信号，产生第一倍频时钟信号；
第二时钟单元，用于根据输入的所述第三时钟信号及第四时钟信号，产生第二倍频时钟信号；
组合单元，用于根据所述第一倍频时钟信号及第二倍频时钟信号，组合出至少二倍频以上的参考时钟信号。
6.根据权利要求5所述的DDR SDRAM控制电路，其特征在于，所述时钟电路还包括控制单元，其输出端分别连接至所述第一时钟单元的输入端及第二时钟单元的输入端，所述控制单元用于根据输入的使能信号或复位信号，控制所述第一时钟单元与第二时钟单元的工作状态。
7.根据权利要求6所述的DDR SDRAM控制电路，其特征在于，
所述第一时钟单元包括：第一D触发器、第二D触发器、第一反相器、第二反相器、第一与门及第二与门；
所述第一D触发器的D端与外部电源连接，CLK端用于输入所述第一时钟信号，Reset端连接至第一与门的输出端，Q端连接至第一反相器的输入端；
所述第二D触发器的D端、第一反相器的输出端及第二反相器的输入端皆连接至第一节点，CLK端用于输入所述第二时钟信号，Set端连接至第二与门的输出端，Q端与第一与门的第一输入端连接；
所述第一与门的第二输入端与第二与门的第一输入端连接；
所述第二与门的第二输入端与第二反相器的输出端连接。
8.根据权利要求7所述的DDR SDRAM控制电路，其特征在于，
所述第二时钟单元包括：第三D触发器、第四D触发器、第三反相器、第四反相器、第三与门及第四与门；
所述第三D触发器的D端与外部电源连接，CLK端用于输入所述第三时钟信号，Reset端连接至第三与门的输出端，Q端连接至第三反相器的输入端；
所述第四D触发器的D端、第三反相器的输出端及第四反相器的输入端皆连接至第二节点，CLK端用于输入所述第四时钟信号，Set端连接至第四与门的输出端，Q端与第三与门的第一输入端连接；
所述第三与门的第二输入端与第四与门的第一输入端连接；
所述第四与门的第二输入端与第四反相器的输出端连接。
9.根据权利要求8所述的DDR SDRAM控制电路，其特征在于，
所述组合单元包括：第五与门及第五反相器；
所述第五与门的第一输入端与所述第一节点连接，第二输入端与所述第二节点连接；
所述第五与门的输出端与所述第五反相器的输入端连接，所述第五反相器的输出端用于输出所述二倍频时钟信号。
10.根据权利要求9所述的DDR SDRAM控制电路，其特征在于，
所述控制单元包括：第一或门及第六与门；
所述第一或门的第一输入端及第二输入端分别用于输入第一使能信号及第二使能信号；
所述第六与门的第一输入端与所述第一或门的输出端连接，所述第六与门的第二输入端用于输入复位信号。
11.根据权利要求7所述的DDR SDRAM控制电路，其特征在于，所述第一时钟单元被所述第一时钟信号和/或第二时钟信号的上升沿所触发。
12.根据权利要求8所述的DDR SDRAM控制电路，其特征在于，所述第二时钟单元被所述第三时钟信号和/或第四时钟信号的上升沿所触发。
13.根据权利要求7至12任一项所述的DDR SDRAM控制电路，其特征在于，
所述第一时钟信号、第二时钟信号、第三时钟信号及第四时钟信号的相位依次相差90度；
所述第一倍频时钟信号及第二倍频时钟信号的占空比为四分之一的时钟周期，并且所述第一倍频时钟信号及第二倍频时钟信号之间的相位差为180度。
14.根据权利要求13所述的DDR SDRAM控制电路，其特征在于，所述延时锁相环还用于：根据所述第一时钟信号、第二时钟信号、第三时钟信号及第四时钟信号的相位进行移位，以使所述第一时钟信号、第二时钟信号、第三时钟信号及第四时钟信号的相位依次相差90度。
15.一种DDR SDRAM芯片，其特征在于，包括如权利要求1至14任一项所述的DDR SDRAM控制电路。
16.一种PCB板，其特征在于，包括如权利要求1至14任一项所述的DDR SDRAM控制电路。
17.一种电子设备，其特征在于，包括如权利要求1至14任一项所述的DDR SDRAM控制电路。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108416176B (zh) * 2018-04-28 2023-09-08 珠海一微半导体股份有限公司 一种dram控制器的抗干扰方法和电路及芯片
CN108922571B (zh) * 2018-08-02 2024-01-23 珠海一微半导体股份有限公司 一种ddr内存的读数据信号处理电路及读数据处理方法
CN110379454A (zh) * 2019-06-04 2019-10-25 航天科工防御技术研究试验中心 一种提升ddr器件测试速率的装置
CN110399319B (zh) * 2019-07-25 2021-03-23 尧云科技(西安)有限公司 一种NAND Flash PHY
CN112650139B (zh) * 2020-12-11 2022-08-02 北京时代民芯科技有限公司 一种面向ddr3存储协议的时钟控制器及控制方法
CN116665731B (zh) * 2023-08-02 2023-10-03 成都智多晶科技有限公司 一种ddr存储器采样校准方法及ddr存储器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101149961A (zh) * 2006-09-20 2008-03-26 三星电子株式会社 用于控制存储器接口的设备和方法
CN101478308A (zh) * 2009-01-13 2009-07-08 北京时代民芯科技有限公司 基于延时锁定环的可配置频率合成电路
CN104658578A (zh) * 2015-03-10 2015-05-27 广东工业大学 一种高速数据采集系统中的sdram控制方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002058317A2 (en) * 2000-12-20 2002-07-25 Primarion, Inc. Pll/dll dual loop data synchronization

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101149961A (zh) * 2006-09-20 2008-03-26 三星电子株式会社 用于控制存储器接口的设备和方法
CN101478308A (zh) * 2009-01-13 2009-07-08 北京时代民芯科技有限公司 基于延时锁定环的可配置频率合成电路
CN104658578A (zh) * 2015-03-10 2015-05-27 广东工业大学 一种高速数据采集系统中的sdram控制方法

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