KR20060075060A - 반도체 기억 소자의 클럭 생성 장치 및 방법 - Google Patents

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Abstract

본 발명은 데이터의 출력을 위해 사용되는 명령 신호를 이용하여 소정 구간에서만 클럭을 생성하기 위한 클럭 생성 장치 및 방법을 제공함에 목적이 있다.
본원의 제1 발명에 따른 클럭 생성 장치는, 반도체 기억 소자에 사용되는 클럭의 생성 장치에 있어서, 외부에서 인가되는 외부 클럭에 대응되는 내부 클럭을 생성하기 위한 제1 구성; 및 외부에서 인가되는 리드 명령에 응답하여 소정 시간동안 라이징 클럭 및 폴링 클럭 - 상기 라이징 클럭 및 폴링 클럭은 내부 클럭을 이용하여 생성됨 - 을 출력할 수 있는 제2 구성을 포함한다.
반도체 기억 소자, 클럭 발생기, 저전력용, 클럭 제어기

Description

반도체 기억 소자의 클럭 생성 장치 및 방법{CLOCK GENERATION APPARATUS IN SEMICONDUCTOR MEMORY DEVICE AND ITS METHOD}
도 1은 종래 기술에 따른 DLL을 포함하는 반도체 기억 소자에서의 주요 구성도,
도 2는 도 1의 각 부에서의 클럭 및 데이터 위상 관계도,
도 3은 본 발명의 일실시예에 따른 클럭 생성 장치를 포함하는 반도체 기억 소자의 주요부 블럭도,
도 4는 도 3의 각 부에서의 클럭 및 데이터 위상 관계도,
도 5는 본 발명에 따른 클럭 제어기의 일실시 회로도,
도 6은 본 발명에 따른 클럭 발생기(316)의 일실시 회로도, 및
도 7은 본 발명의 일실시예에 따른 각부 파형도이다.
* 도면의 주요 부분에 대한 설명 *
311: 리시버 312: 커맨드 디코더
313: 모드 레지스터 314: 클럭 제어기
315: 클럭 발생기
본 발명은 저전력용 반도체 기억 소자에 적합한 클럭 생성 장치 및 방법에 관한 것이다.
DDR DRAM에서는 현재 도 1에 도시된 바와 같은, DLL(Delay Locked Loop)을 사용하여 반도체 기억 소자에서 이용할 내부 클럭을 생성하는 바, DLL은 외부 클럭과 데이터, 또는 외부 클럭과 내부 클럭간의 스큐(skew)를 보상하기 위한 클럭 발생 장치이다.
일반적으로, 시스템이나 회로에서 클럭은 동작 타이밍을 맞추기 위한 레퍼런스로 사용되고 있으며, 에러(error) 없이 보다 빠른 동작을 보장하기 위해서 사용되기도 한다. 외부로부터 입력되는 클럭이 내부에서 사용될 때 내부 회로에 의한 시간 지연(클럭 스큐(clock skew))이 발생하게 되는데, 이러한 시간 지연을 보상하여 내부 클럭이 외부 클럭과 동일한 위상을 갖도록 하기 위해 DLL이 사용되고 있다. 즉, DLL은 외부 클럭을 이용하여 센싱된 데이터가 데이터 출력 버퍼를 거쳐 출력되는 타이밍과 외부에서 들어오는 클럭의 타이밍을 일치시킨다.
도 1은 종래 기술에 따른 DLL을 포함하는 반도체 기억 소자에서의 주요 구성도이다. 종래 기술에 따른 DLL은 클럭 버퍼(111), 위상 검출기(112), 지연 제어기(113), 지연 라인(14), 및 지연 모니터(115)를 포함한다.
상기 각 블록의 기능 및 동작을 설명하면 다음과 같다.
클럭 버퍼(111)는 외부 클럭(CLK)을 입력받아 내부 클럭(iCLK)을 생성한다.
위상 검출기(112)는 내부 클럭(iCLK)의 위상과 피드백되어 인가되는 피드백 클럭의 위상을 비교하여 쉬프트 제어신호(SR, SL)를 출력하거나, 지연고정(locking)이 이루어졌음을 나타내는 지연고정신호(dll_lockb)를 출력한다.
지연 제어기(113)는 위상 검출기(112)로부터 출력되는 쉬프트 제어신호(SR, SL)에 따라 레지스터를 동작시킴으로써 지연라인(114)을 통과하는 클럭의 위상을 쉬프트시켜 지연량을 조절한다.
지연 모니터(115)는 지연 라인(114)의 출력(rclk_dll)이 실제 데이터 경로와 동일한 지연 조건을 거치도록 구성된다.
여기서, 지연 모니터(115)는 더미 클럭 버퍼, 더미 출력 버퍼 및 더미 로드를 포함하며, 복제회로(replica circuit)라고도 불린다.
도 2는 도 1의 각 부에서의 클럭 및 데이터 위상 관계도이다.
DLL에서는 외부 클럭(CLK)이 인가되면 소정 시간 지연된 라이징 클럭(rclk_dll)과 폴링 클럭(fclk_dll)을 출력하고, 소자 코어로부터 읽혀진 데이터가 라이징 클럭과 폴링 클럭에 대응하여 출력 패드(DQ Pad)로 나오게 된다.
그런데 이와 같이 DLL을 사용하여 내부에서 사용하는 라이징 클럭 및 폴링 클럭을 생성하는 경우, 소자에 전원이 인가되는 순간부터 전원이 차단될 때까지 DLL이 계속적으로 동작해야 하기 때문에 소자 내에서 전력 소모가 크다는 단점이 있다.
구체적으로 DLL을 사용하는 반도체 기억 소자를 데스크 톱 컴퓨터에 사용하는 경우에도 전력 소모의 크다는 문제가 남게 되지만, 특히 저전력 모바일 기기에 사용하는 경우에는 배터리의 사용시간이 짧게 하여 사용자에게 불편함마저 유발시키게 된다.
상기와 같은 문제점을 해결하기 위하여 본 발명은 데이터의 출력을 위해 사용되는 명령 신호를 이용하여 소정 구간에서만 클럭을 생성하기 위한 클럭 생성 장치 및 방법을 제공함에 목적이 있다.
상기 목적을 달성하기 위한 본원의 제1 발명에 따른 클럭 생성 장치는, 반도체 기억 소자에 사용되는 클럭의 생성 장치에 있어서, 외부에서 인가되는 외부 클럭에 대응되는 내부 클럭을 생성하기 위한 제1 구성; 및 외부에서 인가되는 리드 명령에 응답하여 소정 시간동안만 라이징 클럭 및 폴링 클럭 - 상기 라이징 클럭 및 폴링 클럭은 내부 클럭을 이용하여 생성됨 - 을 출력할 수 있는 제2 구성을 포함한다.
바람직하게는, 상기 제2 구성은, 상기 리드 명령에 따라 인에이블되어 적어도 미리 결정된 카스 레이턴시 및 버스트 렝쓰 동안 유지되는 제어신호를 생성하기 위한 클럭 제어 수단; 및 상기 클럭 제어 수단으로부터 출력되는 제어 신호를 이용 하여 상기 라이징 클럭 및 폴링 클럭의 출력할 수 있는 클럭 제너레이터를 포함한다.
또한, 본원의 제2 발명에 따른 클럭 생성 방법은, 반도체 기억 소자에서 사용되는 클럭의 생성 방법에 있어서, 외부에서 인가되는 외부 클럭에 대응되는 내부 클럭을 생성하는 제1 단계; 및 외부에서 인가되는 리드 명령에 응답하여 소정 시간동안만 라이징 클럭 및 폴링 클럭 - 상기 라이징 클럭 및 폴링 클럭은 상기 내부 클럭을 이용하여 생성됨 - 을 출력하는 제2 단계를 포함한다.
바람직하게는, 상기 제2 단계는, 상기 리드 명령에 따라 인에이블되어 적어도 미리 결정된 카스 레이턴시 및 버스트 렝쓰 동안 유지되는 제어신호를 생성하는 제3 단계; 및 상기 제어신호를 이용하여 상기 라이징 클럭 및 폴링 클럭의 출력하는 제4 단계를 포함한다.
바람직하게는, 상기 제어신호는, 펄스 형태의 리드 신호에 응답하여 제1 논리 상태로 천이되고, 데이터 출력 오프 신호와 뱅크 액티브 신호의 논리결합에 응답하여 제2 논리 상태로 천이된다.
바람직하게는, 상기 제어신호는, 상기 미리 결정된 카스 레이턴시 구간과 버스트 렝쓰 구간 이외에 적어도 1/2 클럭 동안 인에이블된다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기 로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가 장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
DDR DRAM의 커맨드 진리 표는 표 1과 같다.
명칭(기능) /CS /RAS /CAS /WE BA A10(AP) ADDR NOTES
DESELECT(nop) H * * * * * * 2
NO OPERATION(NOP) L H H H * * * 2
ACTIVE(Select Bank and activate Row) L L H H v Row Row
READ(Select Bank and Column and start read burst) L H L H v L Col
READ with AP(Read Burst with Autoprecharge) L H L H v H Col 3
WRITE(Select Bank and Column and start write burst) L H L L v L Col
WRITE with AP(Write Burst with Autoprecharge) L H L L v H Col 3
BURST TERMINATE or enter DEEP POWER DOWN L H H L * * * 4,5
PRECHARGE(Deactivate Row in selected bank) L L H L v L * 6
PRECHARGE ALL(Deactivate Row in all Bank) L L H L * H * 6
AUTO REFRESH or enter SELF REFRESH L L L H * * * 7,8,9
MODE REGISTER SET L L L L v Op-code 10
본 발명에 따른 클럭 생성 장치는, 외부에서 인가되는 외부 클럭에 대응되는 내부 클럭을 생성하기 위한 제1 구성; 및 외부에서 인가되는 리드 명령에 응답하여 소정 시간동안 라이징 클럭 및 폴링 클럭을 출력할 수 있는 제2 구성을 포함하고, 상기 라이징 클럭 및 폴링 클럭은 내부 클럭을 이용하여 생성된다.
그리고, 본 발명에 따른 클럭 생성 장치 내 제2 구성은, 리드 명령에 따라 인에이블되어 대략 미리 결정된 카스 레이턴시 및 버스트 렝쓰 동안 유지되는 제어신호를 생성하기 위한 클럭 제어 수단; 및 클럭 제어 수단으로부터 출력되는 제어 신호를 이용하여 라이징 클럭 및 폴링 클럭의 출력할 수 있는 클럭 제너레이터를 포함한다.
도 3은 본 발명의 일실시예에 따른 클럭 생성 장치를 포함하는 반도체 기억 소자의 주요부 블럭도로서, 상기 표 1을 이용하여 도 2에 인가되는 신호를 설명하면 다음과 같다.
반도체 기억 소자 내 코어로부터 데이터를 읽기 위하여 외부에서 리드 명령(/CS=L, /RAS=H, /CAS=L, /WE=H)이 커맨드 디코더(312)에 인가되면 커맨드 디코더(312)는 펄스 형태의 리드 신호(readS)를 출력한다. 즉, 리드 신호(readS)는 평상시 "L"상태를 유지하다가 리드 명령이 인가되면 소정 폭의 "H" 펄스를 갖는다.
반도체 기억 소자 내 코어에 데이터를 쓰기 위하여 외부에서 라이트 명령(/CS=L, /RAS=H, /CAS=L, /WE=L)이 커맨드 디코더(312)에 인가되면, 커맨드 디코더(312)는 라이트 신호(writeS)를 "L"상태에서 "H"상태로 천이시킨다. 즉, 라이트 신호(writeS)는 라이트 명령이 인가되면, "H"상태로, 리드 명령이 인가되면 "L"상태 로 천이된다.
반도체 기억 소자 내 코어를 구성하는 복수의 뱅크 중 소정 뱅크를 액티브 시키기 위하여 액티브 명령(/CS=L, /RAS=H, /WE=H, Bank Address(BA0, BA1))이 인가되면 모드 레지스터(313)에서 뱅크 액티브 신호(bankA)가 "L"상태로 천이된다. 즉, 뱅크 액티브 신호(bankA)는 복수의 뱅크 중 하나 이상 액티브되면 "L"상태를 유지하고, 하나라도 액티브되지 않으면 "H"상태를 유지한다.
데이터 출력 오프 신호(dqoff)는 평상시 "H"상태를 유지하다가 커맨드 디코더(312)로부터 인가되는 리드 명령과 외부로부터 인가되는 어드레스 신호(ADDR)를 이용하여 미리 결정된 카스 레이턴시(CL) 이후 버스트 렝쓰(BL: Burst Length) 동안 "L"상태를 유지한다. BL이 "L"상태인 동안 반도체 기억 소자 내 코어로부터 데이터를 읽어낼 수 있다. 여기서, BL은 라이트(write)나 리드(read)시 데이터를 처리하는 구간을 의미한다. 예를 들어, DDR에서 리드시 BL=4이면 2클럭 동안 4개의 데이터를 내보내라는 의미이다.
클럭 제어기(314)는 리드 신호(readS)의 라이징 에지에 동기되어 "L"상태로 천이되고, 데이터 출력 오프 신호(dqoff)의 "H"상태로의 천이보다 소정 시간(a)만큼 지연되어 "H"상태로 천이되는 클럭 인에이블 바아 신호(clkenb)를 출력한다.
클럭 발생기(315)는 클럭 인에이블 바아 신호(clkenb)가 "L"상태인 동안 라이징 클럭(rclk) 및 폴링 클럭(fclk)을 출력한다.
한편, 도 4는 도 3의 각 부에서의 클럭 및 데이터 위상 관계도이다.
이와 같은 신호를 발생시키기 위한 클럭 제어기 및 클럭 발생기의 일실시 회 로도를 도 5및 도 6에 각각 제시하였다.
도 5는 본 발명에 따른 클럭 제어기의 일실시 회로도이다.
본 발명에 따른 클럭 제어기는 데이터 출력 오프 신호와 뱅크 액티브 신호를 입력받아 부정논리곱하기 위한 낸드게이트(ND1), 낸드게이트의 출력을 반전시키기 위한 인버터(NV1), 인버터(NV1)의 출력과 라이트 신호(writeS)를 입력받아 부정논리합하기 위한 노아게이트(NR1), 노아게이트(NR1)의 출력을 소정 시간(a) 지연시키기 위한 지연기(Delay), 리드 신호(readS)를 반전시키기 위한 인버터(NV2), 지연기의 출력과 인버터의 출력을 입력받아 래칭하기 위한 래치(latch), 래치의 출력을 반전시키기 위한 인버터(NV3)를 포함한다.
여기서, 지연기(Delay)는 우수개의 인버터로 형성할 수 있다. 본 발명이 여기에 기재되는 관점의 범위로 제한되는 것은 아니지만, 지연기에서의 지연량은 1/2클럭 내지 2클럭 정도일 수 있다. 이는 추가적인 지연시간이 확보되지 않은 상태에서 소정 명령이 인가되는 경우 출력 데이터가 정상적으로 출력되지 않을 수도 있기 때문이다. 예를 들어, DDR DRAM 내 모든 뱅크가 액티브 되지 않는 상태에서 프리차지하라는 명령(precharge all)이 인가되는 경우 추가적인 지연시간이 확보되지 않는다면 마지막 출력 데이터가 정상적으로 출력되지 않을 수도 있다.
상기와 같이 구성되는 본 발명의 일실시예에 따른 클럭 제어기의 동작을 설명하면 다음과 같다. 초기 상태에서 라이트 신호(writeS)가 "H"상태이고, 리드 신호(readS)가 "L"상태이면, 노드B는 "L"상태, 낸드게이트(ND3)의 출력은 "H"상태, 노드A는 "H"상태, 낸드게이트(ND2)의 출력은 "L"상태, 그리고 인버터(NV3)의 출력인 클럭 인에이블 바아 신호(clkenb)는 "H"상태가 된다. 이 상태는 낸드게이트 ND2와 ND3의 래치로 인해 다른 상태의 입력이 인가되기 전까지 유지된다.
이 때 액티브 명령이 들어오면 뱅크 액티브 신호(bankA)는 "L"상태로 천이되고, 리드 명령이 인가되면 라이트 신호(writeS)가 "L"상태, 노드 B가 "H"상태로 천이 된다. 그리고, 리드 명령에 따라 "H" 펄스형태의 리드 신호(readS)가 인가되므로 인버터(NV2)의 출력은 "L"상태, 노드 C는 "H"상태, 클럭 인에이블 바아 신호(clkenb)는 "L"상태로 된다. 이 상태 또한, 다른 상태의 입력이 인가되기 전까지 유지된다.
한편, 클럭 인에이블 바아 신호(clkenb)가 다시 "H"상태로 천이되는 것은 다음의 두가지 경우이다. 첫째, 라이트 명령이 들어오는 경우이다. 이 때에는 라이트 신호(writeS)가 "H"상태, 노드 B가 "L"상태이고, 낸드게이트(ND2)의 두 입력이 "H"상태이므로 클럭 인에이블 바아 신호(clkenb)가 "H"상태로 천이된다. 둘째, 뱅크 액티브 신호(bankA)가 "H"상태이면서 데이터 출력 오프 신호(dqoff)가 "H"상태인 경우이다. 이 때에는 어느 하나의 뱅크도 액티브되지 않으면서 데이터가 출력되지 않으므로 클럭 인에이블 바아 신호(clkenb)가 "H"상태로 천이된다.
도 6은 본 발명에 따른 클럭 발생기(316)의 일실시 회로도이다.
상기와 같은 상태를 갖는 클럭 인에이블 바아 신호(clkenb)가 클럭 발생기(316)에 인가됨에 따라, 리드 명령이 인가되지 않으면 라이징 클럭(rclk)과 폴링 클럭(fclk)이 "L"상태를 유지하나, 리드 명령이 인가되면 라이징 클럭(rclk)과 폴링 클럭(fclk)이 출력된다.
클럭 발생기(316)는, 내부 클럭(iCLK)의 라이징 에지에 응답하여 라이징 클럭을 생성하며, 클럭 인에이블 바아 신호(clkenb)에 제어되어 라이징 클럭(rclk)을 출력하기 위한 라이징 클럭 생성부; 및 내부 클럭의 폴링 에지에 응답하여 상기 폴링 클럭을 생성하며, 클럭 인에이블 바아 신호(clkenb)에 제어되어 폴링 클럭(fclk)을 출력하기 위한 폴링 클럭 생성부를 포함한다.
여기서, 폴링 클럭 생성부는, 라이징 클럭과 폴링 클럭의 위상 지연을 일치시키기 위하여 폴링 클럭 생성부 내 신호 전달 경로상에 하나의 전달게이트를 포함한다. 한편, 클럭 발생기로부터 출력되는 라이징 클럭 및 폴링 클럭은 각각 딜레이단에서 발생하는 지연 시간 만큼 "H" 펄스 폭을 갖는다.
도 7은 본 발명의 일실시예에 따른 각부 파형도이다.
클럭 인에이블 바아 신호(clkenb)는 "H" 펄스 형태의 리드 신호(readS)에 응답하여 "L"상태로 천이되며, "L"상태를 "카스 레이턴시(CL) + 버스트 렝쓰(BL) + 소정 시간(a)"동안 유지하다가 "H"상태로 천이된다.
클럭 인에이블 바아 신호(clkenb)가 "L"상태를 유지하는 동안 라이징 클럭(rclk)과 폴링 클럭(fclk)이 출력되는 것을 알 수 있다.
이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지 식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
본 발명은 데이터의 출력을 위해 사용되는 명령 신호를 이용하여 소정 구간에서만 클럭을 생성시킴으로써 반도체 기억 소자에서 사용되는 전류 및 전력의 소모를 줄일 수 있고, 이에 따라 모바일 기기 등의 저전력용에 적합한 반도체 기억 소자를 제공할 수 있는 이점이 있다.

Claims (19)

  1. 반도체 기억 소자에 사용되는 클럭의 생성 장치에 있어서,
    외부에서 인가되는 외부 클럭에 대응되는 내부 클럭을 생성하기 위한 제1 구성; 및
    외부에서 인가되는 리드 명령에 응답하여 소정 시간동안만 라이징 클럭 및 폴링 클럭 - 상기 라이징 클럭 및 폴링 클럭은 내부 클럭을 이용하여 생성됨 - 을 출력할 수 있는 제2 구성
    을 포함하는 클럭 생성 장치.
  2. 제1항에 있어서, 상기 제2 구성은,
    상기 리드 명령에 따라 인에이블되어 적어도 미리 결정된 카스 레이턴시 및 버스트 렝쓰 동안 유지되는 제어신호를 생성하기 위한 클럭 제어 수단; 및
    상기 클럭 제어 수단으로부터 출력되는 제어 신호를 이용하여 상기 라이징 클럭 및 폴링 클럭의 출력할 수 있는 클럭 제너레이터
    를 포함하는 클럭 생성 장치.
  3. 제2항에 있어서, 상기 클럭 제어 수단으로부터 출력되는 제어신호는,
    펄스 형태의 리드 신호에 응답하여 제1 논리 상태로 천이되고, 데이터 출력 오프 신호와 뱅크 액티브 신호의 논리결합에 응답하여 제2 논리 상태로 천이되는 클럭 생성 장치.
  4. 제2항에 있어서, 상기 클럭 제어 수단으로부터 출력되는 제어신호는,
    상기 미리 결정된 카스 레이턴시 구간과 버스트 렝쓰 구간 이외에 적어도 1/2 클럭 동안 인에이블되는 클럭 생성 장치.
  5. 제3항에 있어서, 상기 클럭 제어 수단은,
    상기 데이터 출력 오프 신호와 상기 뱅크 액티브 신호를 입력받아 부정논리곱하기 위한 제1 낸드게이트;
    상기 제1 낸드게이트의 출력을 반전시키기 위한 제1 인버터;
    상기 제1 인버터의 출력과 라이트 신호를 입력받아 부정논리합하기 위한 제1 노아게이트;
    상기 제1 노아게이트의 출력을 소정 구간 지연시키기 위한 지연기;
    상기 리드 신호를 반전시키기 위한 제2 인버터;
    상기 지연기의 출력과 제2 인버터의 출력을 입력받아 래칭하기 위한 래치; 및
    상기 래치의 출력을 반전시키기 위한 제3 인버터
    를 포함하는 클럭 생성 장치.
  6. 제5항에 있어서,
    상기 지연기는 적어도 1/2 클럭을 지연시킬 수 있는 클럭 생성 장치.
  7. 제5항에 있어서, 상기 래치는,
    상기 제2 인버터의 출력과 하기 제3 낸드 게이트의 출력을 입력으로 하는 제2 낸드 게이트; 및
    상기 지연기의 출력과 상기 제2 낸드 게이트의 출력을 입력으로 하는 제3 낸드 게이트
    를 포함하는 클럭 생성 장치.
  8. 제5항에 있어서,
    상기 리드 신호는, 상기 반도체 기억 소자 내 코어로부터 데이터를 읽기 위하여 외부에서 리드 명령이 인가되는 경우에 펄스 형태의 제2 논리 신호로 출력되는 것을 특징으로 하는 클럭 생성 장치.
  9. 제5항에 있어서,
    상기 라이트 신호는, 상기 반도체 기억 소자 내 코어에 데이터를 쓰기 위하여 외부에서 라이트 명령이 인가되는 경우에 논리 상태가 천이되는 것을 특징으로 하는 클럭 생성 장치.
  10. 제5항에 있어서,
    상기 뱅크 액티브 신호는, 상기 반도체 기억 소자 내 코어를 구성하는 복수의 뱅크 중 하나 이상의 뱅크를 액티브 시키기 위한 액티브 명령이 인가되는 경우에 논리 상태가 천이되는 것을 특징으로 하는 클럭 생성 장치.
  11. 제6항에 있어서,
    상기 데이터 출력 오프 신호는, 상기 리드 명령과 외부로부터 인가되는 소정의 어드레스 신호를 이용하여 상기 미리 결정된 카스 레이턴시 이후 버스트 렝쓰 동안 상기 제1 논리상태를 유지하는 것을 특징으로 하는 클럭 생성 장치.
  12. 제5항에 있어서, 상기 클럭 제너레이터는,
    상기 내부 클럭의 라이징 에지에 응답하여 상기 라이징 클럭을 생성하며, 상기 제어신호에 제어되어 상기 라이징 클럭을 출력하기 위한 라이징 클럭 생성부; 및
    상기 내부 클럭의 폴링 에지에 응답하여 상기 폴링 클럭을 생성하며, 상기 제어신호에 제어되어 상기 폴링 클럭을 출력하기 위한 폴링 클럭 생성부
    를 포함하는 클럭 생성 장치.
  13. 제12항에 있어서, 상기 라이징 클럭 생성부는,
    상기 내부 클럭을 입력받기 위한 직렬연결된 제4 및 제5 인버터;
    상기 제5 인버터의 출력을 소정 구간 지연시키기 위한 제1 딜레이단;
    상기 제1 딜레이단의 출력과 상기 제어신호의 출력을 부정논리합하기 위한 제2 노아게이트;
    상기 제5 인버터의 출력과 상기 제2 노아게이트의 출력을 부정논리곱하기 위한 제4 낸드게이트; 및
    상기 제4 낸드게이트의 출력을 반전시켜 상기 라이징 클럭을 출력시키기 위한 제6 인버터
    를 포함하는 클럭 생성 장치.
  14. 제12항에 있어서, 상기 폴링 클럭 생성부는,
    상기 내부 클럭을 입력받기 위한 제7 인버터;
    상기 제7 인버터의 출력을 소정 구간 지연시키기 위한 제2 딜레이단;
    상기 제2 딜레이단의 출력과 상기 제어신호의 출력을 부정논리합하기 위한 제3 노아게이트;
    상기 제7인버터의 출력과 상기 제3 노아게이트의 출력을 부정논리곱하기 위한 제5 낸드게이트; 및
    상기 제5 낸드게이트의 출력을 반전시켜 상기 폴링 클럭을 출력시키기 위한 제8 인버터
    를 포함하는 클럭 생성 장치.
  15. 제14항에 있어서, 상기 폴링 클럭 생성부는,
    상기 라이징 클럭과 상기 폴링 클럭의 위상 지연을 고려하여 상기 폴링 클럭 생성부 내 신호 전달 경로상에 적어도 하나의 전달게이트
    를 더 포함하는 클럭 생성 장치.
  16. 반도체 기억 소자에서 사용되는 클럭의 생성 방법에 있어서,
    외부에서 인가되는 외부 클럭에 대응되는 내부 클럭을 생성하는 제1 단계; 및
    외부에서 인가되는 리드 명령에 응답하여 소정 시간동안 라이징 클럭 및 폴링 클럭 - 상기 라이징 클럭 및 폴링 클럭은 상기 내부 클럭을 이용하여 생성됨 - 을 출력하는 제2 단계
    를 포함하는 클럭 생성 방법.
  17. 제16항에 있어서, 상기 제2 단계는,
    상기 리드 명령에 따라 인에이블되어 적어도 미리 결정된 카스 레이턴시 및 버스트 렝쓰 동안 유지되는 제어신호를 생성하는 제3 단계; 및
    상기 제어신호를 이용하여 상기 라이징 클럭 및 폴링 클럭의 출력하는 제4 단계
    를 포함하는 클럭 생성 방법.
  18. 제17항에 있어서, 상기 제어신호는,
    펄스 형태의 리드 신호에 응답하여 제1 논리 상태로 천이되고, 데이터 출력 오프 신호와 뱅크 액티브 신호의 논리결합에 응답하여 제2 논리 상태로 천이되는 클럭 생성 방법.
  19. 제17항에 있어서, 상기 제어신호는,
    상기 미리 결정된 카스 레이턴시 구간과 버스트 렝쓰 구간 이외에 적어도 1/2 클럭 동안 인에이블되는 클럭 생성 방법.
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