JP2002063788A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2002063788A JP2002063788A JP2000250185A JP2000250185A JP2002063788A JP 2002063788 A JP2002063788 A JP 2002063788A JP 2000250185 A JP2000250185 A JP 2000250185A JP 2000250185 A JP2000250185 A JP 2000250185A JP 2002063788 A JP2002063788 A JP 2002063788A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- circuit
- data
- refresh
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 本発明は、外部からリフレッシュサイクルが
見えず、かつリフレッシュサイクルによるデータアクセ
ス時間の遅れを短縮する半導体記憶装置を提供すること
を目的とする。 【解決手段】 半導体記憶装置は、メモリセルのデータ
を伝播するビット線と、該ビット線に接続され外部から
のアクセスにより該ビット線に現れるデータを増幅する
センスアンプ回路と、該ビット線に該センスアンプ回路
と共に接続され該ビット線に現れるリフレッシュ対象の
データを増幅してラッチするラッチ回路を含む。
見えず、かつリフレッシュサイクルによるデータアクセ
ス時間の遅れを短縮する半導体記憶装置を提供すること
を目的とする。 【解決手段】 半導体記憶装置は、メモリセルのデータ
を伝播するビット線と、該ビット線に接続され外部から
のアクセスにより該ビット線に現れるデータを増幅する
センスアンプ回路と、該ビット線に該センスアンプ回路
と共に接続され該ビット線に現れるリフレッシュ対象の
データを増幅してラッチするラッチ回路を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に半導体記憶
装置に関し、詳しくはリフレッシュ動作を実行する半導
体記憶装置に関する。
装置に関し、詳しくはリフレッシュ動作を実行する半導
体記憶装置に関する。
【０００２】
【従来の技術】ＤＲＡＭ（Dynamic Random Access Memo
ry）では、メモリセルが保持するデータを周期的にリフ
レッシュする必要がある。このリフレッシュ動作は、外
部から与えるリフレッシュコマンドに応答して実行して
もよいが、内部でリフレッシュ周期ごとにパルス信号を
生成して、このパルス信号のタイミングでリフレッシュ
動作を実行するようにすれば、外部からリフレッシュコ
マンドを逐一与えてやる必要がなくなる。
ry）では、メモリセルが保持するデータを周期的にリフ
レッシュする必要がある。このリフレッシュ動作は、外
部から与えるリフレッシュコマンドに応答して実行して
もよいが、内部でリフレッシュ周期ごとにパルス信号を
生成して、このパルス信号のタイミングでリフレッシュ
動作を実行するようにすれば、外部からリフレッシュコ
マンドを逐一与えてやる必要がなくなる。
【０００３】このように半導体記憶装置内部でリフレッ
シュタイミングを決定してリフレッシュ動作を実行する
場合、リフレッシュサイクルの期間は、データ読み書き
が出来ないという問題がある。そこでこのリフレッシュ
サイクルを外部から見えないようにする方法として、リ
フレッシュ動作をデータアクセス動作に重ね合わせて実
行することを可能にする方法がある。
シュタイミングを決定してリフレッシュ動作を実行する
場合、リフレッシュサイクルの期間は、データ読み書き
が出来ないという問題がある。そこでこのリフレッシュ
サイクルを外部から見えないようにする方法として、リ
フレッシュ動作をデータアクセス動作に重ね合わせて実
行することを可能にする方法がある。
【０００４】図１及び図２は、リフレッシュ動作をデー
タアクセス動作に重ね合わせて実行する処理を説明する
ためのタイミング図である。
タアクセス動作に重ね合わせて実行する処理を説明する
ためのタイミング図である。
【０００５】図１は、リフレッシュ動作をデータアクセ
ス動作の直前に実行する場合を示し、図２は、リフレッシ
ュ動作をデータアクセス動作の直後に実行する場合を示
す。各図において、（ａ）はリフレッシュ対象のワード
のワード線活性化信号ＷＬＲ及びアクセス対象のワード
のワード線活性化信号ＷＬ０を示す。また（ｂ）は、プ
リチャージ及びイコライズ処理を実行するためのタイミ
ング信号ｂｒｓ、（ｃ）は、センスアンプをセンスアン
プ両側に設けられたセルアレイに接続するトランスファ
ーゲート信号ＩＳＯ０及びＩＳＯ１を示す。トランスフ
ァーゲート信号ＩＳＯ０がＨＩＧＨになると、センスア
ンプは一方の側のセルアレイに接続され、トランスファ
ーゲート信号ＩＳＯ１がＨＩＧＨになると、センスアン
プは他方の側のセルアレイに接続される。（ｄ）は、セ
ンスアンプを駆動する信号ｐｓａ及びｎｓａを示し、
（ｅ）は、ビット線の電位ＢＬ及び／ＢＬを示す。
ス動作の直前に実行する場合を示し、図２は、リフレッシ
ュ動作をデータアクセス動作の直後に実行する場合を示
す。各図において、（ａ）はリフレッシュ対象のワード
のワード線活性化信号ＷＬＲ及びアクセス対象のワード
のワード線活性化信号ＷＬ０を示す。また（ｂ）は、プ
リチャージ及びイコライズ処理を実行するためのタイミ
ング信号ｂｒｓ、（ｃ）は、センスアンプをセンスアン
プ両側に設けられたセルアレイに接続するトランスファ
ーゲート信号ＩＳＯ０及びＩＳＯ１を示す。トランスフ
ァーゲート信号ＩＳＯ０がＨＩＧＨになると、センスア
ンプは一方の側のセルアレイに接続され、トランスファ
ーゲート信号ＩＳＯ１がＨＩＧＨになると、センスアン
プは他方の側のセルアレイに接続される。（ｄ）は、セ
ンスアンプを駆動する信号ｐｓａ及びｎｓａを示し、
（ｅ）は、ビット線の電位ＢＬ及び／ＢＬを示す。
【０００６】半導体記憶装置内部で一定のリフレッシュ
周期ごとに、リフレッシュ動作をトリガするパルス信号
として、リフレッシュ信号が生成される。リフレッシュ
信号が生成された直後にデータアクセス動作が要求され
ると、図１に示されるように、リフレッシュ動作をデー
タアクセス動作の直前に実行する。またデータアクセス
動作を実行している最中にリフレッシュ信号が生成され
ると、図２に示されるように、リフレッシュ動作をデー
タアクセス動作の直後に実行する。
周期ごとに、リフレッシュ動作をトリガするパルス信号
として、リフレッシュ信号が生成される。リフレッシュ
信号が生成された直後にデータアクセス動作が要求され
ると、図１に示されるように、リフレッシュ動作をデー
タアクセス動作の直前に実行する。またデータアクセス
動作を実行している最中にリフレッシュ信号が生成され
ると、図２に示されるように、リフレッシュ動作をデー
タアクセス動作の直後に実行する。
【０００７】リフレッシュ動作をデータアクセス動作の
直前に実行する場合は、図１に示されるように、まずリ
フレッシュ対象のワードのデータが、ワード線活性化信
号ＷＬＲによってメモリセルからビット線に読み出さ
れ、ビット線の電位ＢＬ及び／ＢＬが変化する。その
後、センスアンプ駆動信号ｐｓａ及びｎｓａを活性化す
ることによって、ビット線の電位ＢＬ及び／ＢＬが増幅
される。この増幅されたデータがリストアされること、
即ちリフレッシュ対象のワードのメモリセルに書き戻さ
れることで、リフレッシュ動作が完了する。なお実際の
データアクセス動作が開始される前に、図１（ｂ）に示
されるように、タイミング信号ｂｒｓによってビット線
のプリチャージ及びイコライズ処理を行ない、ビット線
対をプリチャージ電圧に設定して同電位とする。その
後、データアクセス対象のワードが、ワード線活性化信号
ＷＬ０によってアクセスされる。
直前に実行する場合は、図１に示されるように、まずリ
フレッシュ対象のワードのデータが、ワード線活性化信
号ＷＬＲによってメモリセルからビット線に読み出さ
れ、ビット線の電位ＢＬ及び／ＢＬが変化する。その
後、センスアンプ駆動信号ｐｓａ及びｎｓａを活性化す
ることによって、ビット線の電位ＢＬ及び／ＢＬが増幅
される。この増幅されたデータがリストアされること、
即ちリフレッシュ対象のワードのメモリセルに書き戻さ
れることで、リフレッシュ動作が完了する。なお実際の
データアクセス動作が開始される前に、図１（ｂ）に示
されるように、タイミング信号ｂｒｓによってビット線
のプリチャージ及びイコライズ処理を行ない、ビット線
対をプリチャージ電圧に設定して同電位とする。その
後、データアクセス対象のワードが、ワード線活性化信号
ＷＬ０によってアクセスされる。
【０００８】またリフレッシュ動作をデータアクセス動
作の直後に実行する場合には、図２に示されるように、
データアクセスしてからプリチャージ動作を実行し、そ
の後メモリセルのリフレッシュが実行される。
作の直後に実行する場合には、図２に示されるように、
データアクセスしてからプリチャージ動作を実行し、そ
の後メモリセルのリフレッシュが実行される。
【０００９】なおリフレッシュ信号が生成されてから一
定時間内にデータアクセス動作が要求されない場合に
は、リフレッシュ信号から所定の時間内にリフレッシュ
動作が単独で実行される。
定時間内にデータアクセス動作が要求されない場合に
は、リフレッシュ信号から所定の時間内にリフレッシュ
動作が単独で実行される。
【００１０】
【発明が解決しようとする課題】上記のような処理によ
って、リフレッシュサイクル中はデータアクセスが実行
出来ないといった不具合を解消すること、即ちリフレッ
シュサイクルを外部から見えないようにすることが出来
る。
って、リフレッシュサイクル中はデータアクセスが実行
出来ないといった不具合を解消すること、即ちリフレッ
シュサイクルを外部から見えないようにすることが出来
る。
【００１１】しかしこのように動作させると、１回のア
クティブサイクルに対して、ワード線選択とデータ格納
の動作が２回ずつ実行されることになり、データアクセ
ス時間の遅れ等の弊害が出ることになる。またサイクル
を短くしようとすると、充分なデータリストア時間が取
れずに、セルに電荷を充分に蓄積できずデータ保持特性
を悪化させる可能性がある。
クティブサイクルに対して、ワード線選択とデータ格納
の動作が２回ずつ実行されることになり、データアクセ
ス時間の遅れ等の弊害が出ることになる。またサイクル
を短くしようとすると、充分なデータリストア時間が取
れずに、セルに電荷を充分に蓄積できずデータ保持特性
を悪化させる可能性がある。
【００１２】以上を鑑み、本発明は、外部からリフレッシ
ュ動作が見えず、かつリフレッシュサイクルによるデー
タアクセス時間の遅れを短縮する半導体記憶装置を提供
することを目的とする。
ュ動作が見えず、かつリフレッシュサイクルによるデー
タアクセス時間の遅れを短縮する半導体記憶装置を提供
することを目的とする。
【００１３】
【課題を解決するための手段】請求項１の発明では、半
導体記憶装置は、メモリセルのデータを伝播するビット
線と、該ビット線に接続され外部からのアクセスにより
該ビット線に現れるデータを増幅するセンスアンプ回路
と、該ビット線に該センスアンプ回路と共に接続され該
ビット線に現れるリフレッシュ対象のデータを増幅して
ラッチするラッチ回路を含むことを特徴とする。
導体記憶装置は、メモリセルのデータを伝播するビット
線と、該ビット線に接続され外部からのアクセスにより
該ビット線に現れるデータを増幅するセンスアンプ回路
と、該ビット線に該センスアンプ回路と共に接続され該
ビット線に現れるリフレッシュ対象のデータを増幅して
ラッチするラッチ回路を含むことを特徴とする。
【００１４】請求項２の発明では、請求項１記載の半導
体記憶装置において、前記センスアンプ回路によるデー
タ増幅動作と前記ラッチ回路によるデータ増幅保持動作
が平行して行なわれることを特徴とする。
体記憶装置において、前記センスアンプ回路によるデー
タ増幅動作と前記ラッチ回路によるデータ増幅保持動作
が平行して行なわれることを特徴とする。
【００１５】請求項３の発明では、請求項１記載の半導
体記憶装置において、前記センスアンプ回路及び前記ラ
ッチ回路は異なったタイミングで駆動開始されることを
特徴とする。
体記憶装置において、前記センスアンプ回路及び前記ラ
ッチ回路は異なったタイミングで駆動開始されることを
特徴とする。
【００１６】請求項４の発明では、請求項１記載の半導
体記憶装置において、前記ビット線と前記ラッチ回路と
の間に設けられ該ビット線と該ラッチ回路との間の接続
／非接続を制御するゲート回路を更に含むことを特徴と
する。
体記憶装置において、前記ビット線と前記ラッチ回路と
の間に設けられ該ビット線と該ラッチ回路との間の接続
／非接続を制御するゲート回路を更に含むことを特徴と
する。
【００１７】請求項５の発明では、請求項４記載の半導
体記憶装置において、前記外部からのアクセスにより選
択されたワード線が活性化されている期間は、前記ゲー
ト回路は、前記ビット線と前記ラッチ回路との間を非接
続にすることを特徴とする。
体記憶装置において、前記外部からのアクセスにより選
択されたワード線が活性化されている期間は、前記ゲー
ト回路は、前記ビット線と前記ラッチ回路との間を非接
続にすることを特徴とする。
【００１８】請求項６の発明では、請求項１記載の半導
体記憶装置において、一定のリフレッシュ周期ごとにリ
フレッシュ信号を生成するリフレッシュタイミング生成
回路と、該リフレッシュ信号に応じてリフレッシュアド
レスを生成する内部アドレス生成回路を更に含み、該リ
フレッシュアドレスのデータが前記リフレッシュ対象で
あることを特徴とする。
体記憶装置において、一定のリフレッシュ周期ごとにリ
フレッシュ信号を生成するリフレッシュタイミング生成
回路と、該リフレッシュ信号に応じてリフレッシュアド
レスを生成する内部アドレス生成回路を更に含み、該リ
フレッシュアドレスのデータが前記リフレッシュ対象で
あることを特徴とする。
【００１９】請求項７の発明では、請求項１記載の半導
体記憶装置において、選択活性化されると前記メモリセ
ルを前記ビット線に接続するワード線を更に含み、前記
リフレッシュ対象に関して活性化される第１のワード線
は、前記外部からのアクセスに応じて活性化される第２
のワード線よりも長い期間活性化されることを特徴とす
る。
体記憶装置において、選択活性化されると前記メモリセ
ルを前記ビット線に接続するワード線を更に含み、前記
リフレッシュ対象に関して活性化される第１のワード線
は、前記外部からのアクセスに応じて活性化される第２
のワード線よりも長い期間活性化されることを特徴とす
る。
【００２０】請求項８の発明では、請求項７記載の半導
体記憶装置において、前記ビット線の対を等電位に設定
するビット線リセット回路を更に含み、該ビット線リセ
ット回路は、前記第１のワード線の活性化後であって前
記第２のワード線が活性化される前に、該ビット線を等
電位に設定することを特徴とする。
体記憶装置において、前記ビット線の対を等電位に設定
するビット線リセット回路を更に含み、該ビット線リセ
ット回路は、前記第１のワード線の活性化後であって前
記第２のワード線が活性化される前に、該ビット線を等
電位に設定することを特徴とする。
【００２１】請求項９の発明では、請求項８記載の半導
体記憶装置において、前記ビット線をプリチャージする
プリチャージ回路を更に含み、該プリチャージ回路は前
記ビット線リセット回路と異なるタイミングで動作する
ことを特徴とする。
体記憶装置において、前記ビット線をプリチャージする
プリチャージ回路を更に含み、該プリチャージ回路は前
記ビット線リセット回路と異なるタイミングで動作する
ことを特徴とする。
【００２２】上記発明においては、リフレッシュ対象の
データを一時的に保持するラッチ回路をセンスアンプ回
路とは別に設けることで、まずラッチ回路にリフレッシ
ュ対象のデータを供給して、ラッチ回路がデータを増幅
して保持している間に、データ読み出し或いはデータ書
き込みのデータアクセス動作を実行し、データアクセス
動作が終了した後に、ラッチのデータをリフレッシュ対
象のメモリセルにリストアする。このようにリフレッシ
ュ動作とデータアクセス動作とを同時に実行することを
可能とすることで、リフレッシュサイクルを外部から隠
すことが出来る。
データを一時的に保持するラッチ回路をセンスアンプ回
路とは別に設けることで、まずラッチ回路にリフレッシ
ュ対象のデータを供給して、ラッチ回路がデータを増幅
して保持している間に、データ読み出し或いはデータ書
き込みのデータアクセス動作を実行し、データアクセス
動作が終了した後に、ラッチのデータをリフレッシュ対
象のメモリセルにリストアする。このようにリフレッシ
ュ動作とデータアクセス動作とを同時に実行することを
可能とすることで、リフレッシュサイクルを外部から隠
すことが出来る。
【００２３】また従来例のように、ワード線選択及びデ
ータリストアの動作を逐次的に２回実行する必要がな
く、データアクセス動作のサイクル延長を最小限に抑え
ることが可能であり、従来技術と比較してデータアクセ
ス時間の遅れを短縮することが出来る。リフレッシュ信
号と同時或いは一定期間内にデータアクセスが行なわれ
ない場合には、リフレッシュ動作が単独で行われる。
ータリストアの動作を逐次的に２回実行する必要がな
く、データアクセス動作のサイクル延長を最小限に抑え
ることが可能であり、従来技術と比較してデータアクセ
ス時間の遅れを短縮することが出来る。リフレッシュ信
号と同時或いは一定期間内にデータアクセスが行なわれ
ない場合には、リフレッシュ動作が単独で行われる。
【００２４】
【発明の実施の形態】以下に、本発明の実施例を、添付
の図面を用いて説明する。
の図面を用いて説明する。
【００２５】図３は、本発明が適用される半導体記憶装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【００２６】図３の半導体記憶装置１０は、制御回路１
１、タイミング生成回路１２、アドレス入力回路１３、
アドレスデコード回路１４、コラムデコーダ１５、ワー
ドデコーダ１６、データバスアンプ１７、コア回路１
８、データ入出力回路１９、リフレッシュタイミング生
成回路２０、及び内部アドレス生成回路２１を含む。
１、タイミング生成回路１２、アドレス入力回路１３、
アドレスデコード回路１４、コラムデコーダ１５、ワー
ドデコーダ１６、データバスアンプ１７、コア回路１
８、データ入出力回路１９、リフレッシュタイミング生
成回路２０、及び内部アドレス生成回路２１を含む。
【００２７】制御回路１１は、外部よりコマンドやクロ
ック信号を受け取る入力回路と、コマンドをデコードし
て、デコード結果に従い半導体記憶装置１０の各部分を
制御するコマンドデコード／制御ユニットを含む。タイ
ミング生成回路１２は、制御回路１１からコマンドデコ
ード／制御ユニットのデコード結果とクロック信号とを
受け取り、内部クロック信号や種々の動作を制御するタ
イミングパルス信号を生成して、半導体記憶装置１０の
各部に供給する。
ック信号を受け取る入力回路と、コマンドをデコードし
て、デコード結果に従い半導体記憶装置１０の各部分を
制御するコマンドデコード／制御ユニットを含む。タイ
ミング生成回路１２は、制御回路１１からコマンドデコ
ード／制御ユニットのデコード結果とクロック信号とを
受け取り、内部クロック信号や種々の動作を制御するタ
イミングパルス信号を生成して、半導体記憶装置１０の
各部に供給する。
【００２８】アドレス入力回路１３は、外部からアドレ
ス信号を受け取り、アドレスデコード回路１４に適切な
タイミングでアドレスを供給する。アドレスデコード回
路１４は、受け取ったアドレスをデコードして、デコー
ド結果をワードデコーダ１６及びコラムデコーダ１５に
供給する。
ス信号を受け取り、アドレスデコード回路１４に適切な
タイミングでアドレスを供給する。アドレスデコード回
路１４は、受け取ったアドレスをデコードして、デコー
ド結果をワードデコーダ１６及びコラムデコーダ１５に
供給する。
【００２９】ワードデコーダ１６は、デコードアドレス
が指定するワードのワード線を活性化し、そのワード線
に接続されたメモリセルのデータを、ビット線を介して
センスアンプに供給する。これらのワード線、ビット
線、センスアンプなどはコア回路１８内部に設けられて
いる。コラムデコーダ１５は、デコーダアドレスが指定
するコラムのコラム選択線を活性化し、そのコラム選択
線に接続されたセンスアンプのデータを、データバスア
ンプ１７に供給する。
が指定するワードのワード線を活性化し、そのワード線
に接続されたメモリセルのデータを、ビット線を介して
センスアンプに供給する。これらのワード線、ビット
線、センスアンプなどはコア回路１８内部に設けられて
いる。コラムデコーダ１５は、デコーダアドレスが指定
するコラムのコラム選択線を活性化し、そのコラム選択
線に接続されたセンスアンプのデータを、データバスア
ンプ１７に供給する。
【００３０】データバスアンプ１７は、読み出されたデ
ータを、データ入出力回路１９に供給する。データ入出
力回路１９は、読み出されたデータを半導体記憶装置１
０外部に供給すると共に、書き込まれるデータを外部か
ら受け取る。書き込みデータは、データバスアンプ１
７、センスアンプ、ビット線等を介して、選択されたワ
ードのメモリセルに書き込まれる。
ータを、データ入出力回路１９に供給する。データ入出
力回路１９は、読み出されたデータを半導体記憶装置１
０外部に供給すると共に、書き込まれるデータを外部か
ら受け取る。書き込みデータは、データバスアンプ１
７、センスアンプ、ビット線等を介して、選択されたワ
ードのメモリセルに書き込まれる。
【００３１】リフレッシュタイミング生成回路２０は、
分周器３１及びリフレッシュオシレータ３２を含む。リ
フレッシュオシレータ３２は、発振動作によって、周期
的なパルスを生成する。発生された周期的なパルスを分
周することによって、分周器３１は、一定のリフレッシ
ュ周期毎に、リフレッシュパルス信号ｓｅｌｆｚを生成
する。
分周器３１及びリフレッシュオシレータ３２を含む。リ
フレッシュオシレータ３２は、発振動作によって、周期
的なパルスを生成する。発生された周期的なパルスを分
周することによって、分周器３１は、一定のリフレッシ
ュ周期毎に、リフレッシュパルス信号ｓｅｌｆｚを生成
する。
【００３２】内部アドレス生成回路２１は、リフレッシ
ュパルス信号ｓｅｌｆｚに応答して、リフレッシュ動作
を実行するアドレスを生成し、アドレスデコード回路１
４に供給する。またリフレッシュパルス信号ｓｅｌｆｚ
は、タイミング生成回路１２に供給される。タイミング
生成回路１２は、リフレッシュパルス信号ｓｅｌｆｚに
応答して、適切なタイミングでリフレッシュ動作を実行
するための各タイミングパルスを生成し、アドレスデコ
ード回路１４、コラムデコーダ１５、ワードデコーダ１
６、内部アドレス生成回路２１等に生成したタイミング
パルスを供給する。
ュパルス信号ｓｅｌｆｚに応答して、リフレッシュ動作
を実行するアドレスを生成し、アドレスデコード回路１
４に供給する。またリフレッシュパルス信号ｓｅｌｆｚ
は、タイミング生成回路１２に供給される。タイミング
生成回路１２は、リフレッシュパルス信号ｓｅｌｆｚに
応答して、適切なタイミングでリフレッシュ動作を実行
するための各タイミングパルスを生成し、アドレスデコ
ード回路１４、コラムデコーダ１５、ワードデコーダ１
６、内部アドレス生成回路２１等に生成したタイミング
パルスを供給する。
【００３３】本発明においては、データアクセス動作
（アクティブ動作）と同一のセンスアンプを使用するア
ドレスに対してリフレッシュ動作が行われる場合に、従
来とは異なるタイミングの制御が加わる。それ以外の動
作は、基本的に従来の半導体記憶装置と同様である。
（アクティブ動作）と同一のセンスアンプを使用するア
ドレスに対してリフレッシュ動作が行われる場合に、従
来とは異なるタイミングの制御が加わる。それ以外の動
作は、基本的に従来の半導体記憶装置と同様である。
【００３４】以下に、本発明におけるリフレッシュ動作
とデータアクセス動作について説明する。
とデータアクセス動作について説明する。
【００３５】図４は、本発明の第１の実施例による半導
体記憶装置１０のコア回路１８におけるセンスアンプ周
辺の要部の構成を示す回路図である。
体記憶装置１０のコア回路１８におけるセンスアンプ周
辺の要部の構成を示す回路図である。
【００３６】図４において、ビット線ＢＬ及び／ＢＬ
は、ＮＭＯＳトランジスタ５９及び６０を介して、メモ
リセル６１及び６２に接続される。ＮＭＯＳトランジス
タ５９及び６０のゲートには、各々ワード線ＷＬ１及び
ＷＬ０が接続されている。
は、ＮＭＯＳトランジスタ５９及び６０を介して、メモ
リセル６１及び６２に接続される。ＮＭＯＳトランジス
タ５９及び６０のゲートには、各々ワード線ＷＬ１及び
ＷＬ０が接続されている。
【００３７】またビット線ＢＬ及び／ＢＬには、センス
アンプ５１とラッチ５０が接続される。センスアンプ５
１とラッチ５０が接続される部分のビット線ＢＬ及び／
ＢＬは、ＮＭＯＳトランジスタ５２及び５３よりなるト
ランスファーゲートによって、メモリセルが接続される
ビット線部分と分離／接続が可能なように構成されてい
る。図面右側にもＮＭＯＳトランジスタ５７及び５８か
らなるトランスファーゲートが設けられており、トラン
スファーゲートの先には、別のメモリセルアレイが接続
されている。これらのトランスファーゲートのオン／オ
フは、トランスファーゲート信号ＩＳＯ０及びＩＳＯ１
によって制御される。
アンプ５１とラッチ５０が接続される。センスアンプ５
１とラッチ５０が接続される部分のビット線ＢＬ及び／
ＢＬは、ＮＭＯＳトランジスタ５２及び５３よりなるト
ランスファーゲートによって、メモリセルが接続される
ビット線部分と分離／接続が可能なように構成されてい
る。図面右側にもＮＭＯＳトランジスタ５７及び５８か
らなるトランスファーゲートが設けられており、トラン
スファーゲートの先には、別のメモリセルアレイが接続
されている。これらのトランスファーゲートのオン／オ
フは、トランスファーゲート信号ＩＳＯ０及びＩＳＯ１
によって制御される。
【００３８】またビット線ＢＬ及び／ＢＬには、プリチ
ャージ回路を構成するＮＭＯＳトランジスタ５４乃至５
６が接続される。プリチャージ信号ｂｒｓがＨＩＧＨに
なると、これらのＮＭＯＳトランジスタが導通し、ビット
線ＢＬ及び／ＢＬがプリチャージ電位Ｖｐｒに設定され
ると共に、ビット線ＢＬ及び／ＢＬが互いに短絡されて
確実に同電位になるように設定される。
ャージ回路を構成するＮＭＯＳトランジスタ５４乃至５
６が接続される。プリチャージ信号ｂｒｓがＨＩＧＨに
なると、これらのＮＭＯＳトランジスタが導通し、ビット
線ＢＬ及び／ＢＬがプリチャージ電位Ｖｐｒに設定され
ると共に、ビット線ＢＬ及び／ＢＬが互いに短絡されて
確実に同電位になるように設定される。
【００３９】センスアンプ５１は、ＰＭＯＳトランジス
タ７１及び７２、ＮＭＯＳトランジスタ７３及び７４を
含む。ラッチ５０は、ＰＭＯＳトランジスタ７５乃至７
８、ＮＭＯＳトランジスタ７９乃至８２、及びインバー
タ８３を含む。ラッチ５０において、ＰＭＯＳトランジ
スタ７５及び７６とＮＭＯＳトランジスタ７９及び８０
とがラッチを形成する。またＰＭＯＳトランジスタ７７
とＮＭＯＳトランジスタ８１並びにＰＭＯＳトランジス
タ７８とＮＭＯＳトランジスタ８２が、各々このラッチ
用のトランスファーゲートを形成する。
タ７１及び７２、ＮＭＯＳトランジスタ７３及び７４を
含む。ラッチ５０は、ＰＭＯＳトランジスタ７５乃至７
８、ＮＭＯＳトランジスタ７９乃至８２、及びインバー
タ８３を含む。ラッチ５０において、ＰＭＯＳトランジ
スタ７５及び７６とＮＭＯＳトランジスタ７９及び８０
とがラッチを形成する。またＰＭＯＳトランジスタ７７
とＮＭＯＳトランジスタ８１並びにＰＭＯＳトランジス
タ７８とＮＭＯＳトランジスタ８２が、各々このラッチ
用のトランスファーゲートを形成する。
【００４０】ラッチ５０が設けられている以外は、基本
的に従来技術と同一の構成である。本発明においては、
ラッチ５０によって、リフレッシュ対象のデータを一時
的に保持することによって、リフレッシュ動作を実行し
ながらのアクセス動作を高速化することが出来る。
的に従来技術と同一の構成である。本発明においては、
ラッチ５０によって、リフレッシュ対象のデータを一時
的に保持することによって、リフレッシュ動作を実行し
ながらのアクセス動作を高速化することが出来る。
【００４１】図５は、本発明の第１の実施例におけるプ
リチャージ動作とデータアクセス動作のタイミングを示
すタイミング図である。
リチャージ動作とデータアクセス動作のタイミングを示
すタイミング図である。
【００４２】図５において、（ａ）はリフレッシュ対象
のワードのワード線活性化信号ＷＬＲ及びアクセス対象
のワードのワード線活性化信号ＷＬ０を示す。また
（ｂ）は、プリチャージ及びイコライズ処理を実行する
ためのプリチャージ信号ｂｒｓ、（ｃ）は、ラッチ５０
をビット線ＢＬ及び／ＢＬに接続するトランスファーゲ
ートを開閉するラッチゲート信号ＳＣＬを示す。ラッチ
ゲート信号ＳＣＬがＨＩＧＨになると、ラッチ５０がビ
ット線ＢＬ及び／ＢＬに接続される。（ｄ）は、センス
アンプをセンスアンプ両側に設けられたセルアレイに接
続するトランスファーゲート信号ＩＳＯ０及びＩＳＯ１
を示す。トランスファーゲート信号ＩＳＯ０がＨＩＧＨ
になると、センスアンプは一方の側のセルアレイに接続
され、トランスファーゲート信号ＩＳＯ１がＨＩＧＨに
なると、センスアンプは他方の側のセルアレイに接続さ
れる。（ｅ）は、センスアンプ５１を駆動するセンスア
ンプ駆動信号ｐｓａ及びｎｓａを示し、（ｆ）は、ラッ
チ５０を駆動するラッチ駆動信号ｐｓａｓ及びｎｓａｓ
を示す。また（ｇ）は、ビット線ＢＬ及び／ＢＬの電位
を示す。
のワードのワード線活性化信号ＷＬＲ及びアクセス対象
のワードのワード線活性化信号ＷＬ０を示す。また
（ｂ）は、プリチャージ及びイコライズ処理を実行する
ためのプリチャージ信号ｂｒｓ、（ｃ）は、ラッチ５０
をビット線ＢＬ及び／ＢＬに接続するトランスファーゲ
ートを開閉するラッチゲート信号ＳＣＬを示す。ラッチ
ゲート信号ＳＣＬがＨＩＧＨになると、ラッチ５０がビ
ット線ＢＬ及び／ＢＬに接続される。（ｄ）は、センス
アンプをセンスアンプ両側に設けられたセルアレイに接
続するトランスファーゲート信号ＩＳＯ０及びＩＳＯ１
を示す。トランスファーゲート信号ＩＳＯ０がＨＩＧＨ
になると、センスアンプは一方の側のセルアレイに接続
され、トランスファーゲート信号ＩＳＯ１がＨＩＧＨに
なると、センスアンプは他方の側のセルアレイに接続さ
れる。（ｅ）は、センスアンプ５１を駆動するセンスア
ンプ駆動信号ｐｓａ及びｎｓａを示し、（ｆ）は、ラッ
チ５０を駆動するラッチ駆動信号ｐｓａｓ及びｎｓａｓ
を示す。また（ｇ）は、ビット線ＢＬ及び／ＢＬの電位
を示す。
【００４３】まずワード線活性化信号ＷＬＲがＨＩＧＨ
になり（図５（ａ））、リフレッシュ対象のワードが選
択される。これによってビット線ＢＬ０及び／ＢＬ０
に、リフレッシュ対象のワードに接続されたメモリセル
からデータが読み出される（図５（ｇ））。この時ラッ
チゲート信号ＳＣＬはＨＩＧＨであり（図５（ｃ））、
ラッチ５０はビット線ＢＬ及び／ＢＬに接続されてい
る。従って、ビット線ＢＬ及び／ＢＬのリフレッシュデ
ータは、ラッチ５０の内部のノードに伝達される。その
後ラッチゲート信号ＳＣＬをＬＯＷにすることで（図５
（ｃ））、ラッチのトランスファーゲートを閉じて、ビ
ット線ＢＬ及び／ＢＬのデータはラッチ５０に閉じ込め
られる。
になり（図５（ａ））、リフレッシュ対象のワードが選
択される。これによってビット線ＢＬ０及び／ＢＬ０
に、リフレッシュ対象のワードに接続されたメモリセル
からデータが読み出される（図５（ｇ））。この時ラッ
チゲート信号ＳＣＬはＨＩＧＨであり（図５（ｃ））、
ラッチ５０はビット線ＢＬ及び／ＢＬに接続されてい
る。従って、ビット線ＢＬ及び／ＢＬのリフレッシュデ
ータは、ラッチ５０の内部のノードに伝達される。その
後ラッチゲート信号ＳＣＬをＬＯＷにすることで（図５
（ｃ））、ラッチのトランスファーゲートを閉じて、ビ
ット線ＢＬ及び／ＢＬのデータはラッチ５０に閉じ込め
られる。
【００４４】ラッチゲート信号ＳＣＬをＬＯＷにした
後、プリチャージ信号ｂｒｓを活性化することで（図５
（ｂ）に示すＡのパルス）、ビット線ＢＬ及び／ＢＬを
リセット（プリチャージ及びイコライズ）する（図５
（ｇ））。
後、プリチャージ信号ｂｒｓを活性化することで（図５
（ｂ）に示すＡのパルス）、ビット線ＢＬ及び／ＢＬを
リセット（プリチャージ及びイコライズ）する（図５
（ｇ））。
【００４５】以上の処理の後に、データアクセス対象の
メモリセルに対するアクセスが実行される。例えばデー
タ読み出し動作の場合には、まずデータアクセス対象の
ワード線活性化信号ＷＬ０がＨＩＧＨになり（図５
（ａ））、データアクセス対象のワードが選択される。
これによってビット線ＢＬ０及び／ＢＬ０に、データア
クセス対象のワードに接続されたメモリセルからデータ
が読み出される（図５（ｇ））。ビット線ＢＬ及び／Ｂ
Ｌにデータが現れた後、センスアンプ駆動信号ｐｓａ及
びｎｓａを活性化することで（図５（ｅ））、センスア
ンプ５１がビット線ＢＬ及び／ＢＬのデータをラッチす
る。ビット線ＢＬ及び／ＢＬのデータが増幅されること
で、データのメモリセルへのリストアが実行される。な
おこの時、リフレッシュ対象のメモリセルのワード線も
活性化された状態が続いているので、リフレッシュ対象
のメモリセルにもアクセス対象のデータが書き込まれる
結果となるが、最終的には、後述するようにリフレッシ
ュデータが再書き込みされるので問題はない。データア
クセス対象のメモリセルへのデータリストアの後、デー
タアクセス対象のワードのワード線活性化信号ＷＬ０が
非活性化される（図５（ａ））。
メモリセルに対するアクセスが実行される。例えばデー
タ読み出し動作の場合には、まずデータアクセス対象の
ワード線活性化信号ＷＬ０がＨＩＧＨになり（図５
（ａ））、データアクセス対象のワードが選択される。
これによってビット線ＢＬ０及び／ＢＬ０に、データア
クセス対象のワードに接続されたメモリセルからデータ
が読み出される（図５（ｇ））。ビット線ＢＬ及び／Ｂ
Ｌにデータが現れた後、センスアンプ駆動信号ｐｓａ及
びｎｓａを活性化することで（図５（ｅ））、センスア
ンプ５１がビット線ＢＬ及び／ＢＬのデータをラッチす
る。ビット線ＢＬ及び／ＢＬのデータが増幅されること
で、データのメモリセルへのリストアが実行される。な
おこの時、リフレッシュ対象のメモリセルのワード線も
活性化された状態が続いているので、リフレッシュ対象
のメモリセルにもアクセス対象のデータが書き込まれる
結果となるが、最終的には、後述するようにリフレッシ
ュデータが再書き込みされるので問題はない。データア
クセス対象のメモリセルへのデータリストアの後、デー
タアクセス対象のワードのワード線活性化信号ＷＬ０が
非活性化される（図５（ａ））。
【００４６】上記動作と平行して、ラッチ５０において
は、ラッチ駆動信号ｐｓａｓ及びｎｓａｓを活性化する
ことで（図５（ｆ））、ラッチ５０内のノードに残存し
ているリフレッシュデータが増幅されラッチされる。
は、ラッチ駆動信号ｐｓａｓ及びｎｓａｓを活性化する
ことで（図５（ｆ））、ラッチ５０内のノードに残存し
ているリフレッシュデータが増幅されラッチされる。
【００４７】ワード線活性化信号ＷＬ０が非活性化され
た後、ラッチゲート信号ＳＣＬをＨＩＧＨにすることで
（図５（ｃ））、ラッチ５０をビット線ＢＬ及び／ＢＬ
に接続する。これによってラッチ５０が保持するリフレ
ッシュデータが、ビット線ＢＬ及び／ＢＬに書き込まれ
る。この時、リフレッシュ対象のメモリセルのワード線
は活性化された状態が続いているので（図５（ａ））、
リフレッシュ対象のメモリセルにリフレッシュデータが
書き込まれる。その後、リフレッシュ対象のワードのワ
ード線活性化信号ＷＬＲが非活性化される（図５
（ａ））。
た後、ラッチゲート信号ＳＣＬをＨＩＧＨにすることで
（図５（ｃ））、ラッチ５０をビット線ＢＬ及び／ＢＬ
に接続する。これによってラッチ５０が保持するリフレ
ッシュデータが、ビット線ＢＬ及び／ＢＬに書き込まれ
る。この時、リフレッシュ対象のメモリセルのワード線
は活性化された状態が続いているので（図５（ａ））、
リフレッシュ対象のメモリセルにリフレッシュデータが
書き込まれる。その後、リフレッシュ対象のワードのワ
ード線活性化信号ＷＬＲが非活性化される（図５
（ａ））。
【００４８】以上の動作が終了すると、ビット線ＢＬ及
び／ＢＬ、センスアンプ５１、及びラッチ５０がリセッ
トされる。
び／ＢＬ、センスアンプ５１、及びラッチ５０がリセッ
トされる。
【００４９】図６は、以上の動作を実行する際のラッチ
内部のノード電位及びメモリセル電位の変化を示すタイ
ミング図である。
内部のノード電位及びメモリセル電位の変化を示すタイ
ミング図である。
【００５０】図６において、（ａ）は、センスアンプ５
１を駆動するセンスアンプ駆動信号ｐｓａ及びｎｓａを
示し、（ｂ）は、ラッチ５０を駆動するラッチ駆動信号
ｐｓａｓ及びｎｓａｓを示す。また（ｃ）は、ビット線
ＢＬ及び／ＢＬの電位を示す。これらの信号は、図５に
示されるものと同一である。
１を駆動するセンスアンプ駆動信号ｐｓａ及びｎｓａを
示し、（ｂ）は、ラッチ５０を駆動するラッチ駆動信号
ｐｓａｓ及びｎｓａｓを示す。また（ｃ）は、ビット線
ＢＬ及び／ＢＬの電位を示す。これらの信号は、図５に
示されるものと同一である。
【００５１】（ｄ）はラッチ５０内部のノードの電位、
（ｅ）はデータアクセス対象のメモリセルの電位、
（ｆ）はリフレッシュ対象のメモリセルの電位を示す。
（ｅ）はデータアクセス対象のメモリセルの電位、
（ｆ）はリフレッシュ対象のメモリセルの電位を示す。
【００５２】図６（ｄ）に示されるように、ラッチ５０
の内部のノードには、ビット線ＢＬ及び／ＢＬからリフ
レッシュデータが伝播され、その後ラッチ駆動信号ｐｓ
ａｓ及びｎｓａｓが活性化されることで、このリフレッ
シュデータが増幅されてラッチされる。またリフレッシ
ュデータをリストアするために、ラッチ５０が保持する
データでビット線ＢＬ及び／ＢＬのデータを書き換える
が、この時にラッチ５０のリフレッシュデータに多少の
ノイズが生じる可能性がある。しかしラッチ５０の駆動
力が充分に強いので問題にはならない。
の内部のノードには、ビット線ＢＬ及び／ＢＬからリフ
レッシュデータが伝播され、その後ラッチ駆動信号ｐｓ
ａｓ及びｎｓａｓが活性化されることで、このリフレッ
シュデータが増幅されてラッチされる。またリフレッシ
ュデータをリストアするために、ラッチ５０が保持する
データでビット線ＢＬ及び／ＢＬのデータを書き換える
が、この時にラッチ５０のリフレッシュデータに多少の
ノイズが生じる可能性がある。しかしラッチ５０の駆動
力が充分に強いので問題にはならない。
【００５３】図６（ｅ）に示されるように、データアク
セス対象のメモリセルのデータは、データ読み出し動作
に伴う電位変化があるが、その後直ちにリストアされ
る。
セス対象のメモリセルのデータは、データ読み出し動作
に伴う電位変化があるが、その後直ちにリストアされ
る。
【００５４】図６（ｄ）に示されるように、リフレッシ
ュ対象のメモリセルのストレージ電位はアクセスデータ
読み出しで影響を受けた後、データアクセス対象のデー
タが書き込まれる。しかしラッチ５０に保持されたデー
タがリストアされるので、元のデータが回復される。
ュ対象のメモリセルのストレージ電位はアクセスデータ
読み出しで影響を受けた後、データアクセス対象のデー
タが書き込まれる。しかしラッチ５０に保持されたデー
タがリストアされるので、元のデータが回復される。
【００５５】以上説明したように、本発明においては、
リフレッシュ対象のデータを一時的にラッチに蓄え、デ
ータ読み出し或いはデータ書き込みのデータアクセス動
作を実行し、データアクセス動作が終了した後に、ラッチ
のリフレッシュデータをリフレッシュ対象のメモリセル
にリストアする。このようにリフレッシュ動作とデータ
アクセス動作とを同時に実行することを可能にすること
で、リフレッシュサイクルを外部から隠すことが出来
る。また図１及び２に示す従来例のように、ワード線選
択及びデータリストアの動作を逐次的に２回実行する必
要がなく、従来技術と比較してデータアクセス時間の遅
れを短縮することが出来る。従って、リフレッシュサイ
クルが外部から見えずデータアクセスが高速な半導体記
憶装置を提供することが可能となり、ＳＲＡＭ（Static
Random Access Memory）と同等のインターフェースを使
用することが出来る。
リフレッシュ対象のデータを一時的にラッチに蓄え、デ
ータ読み出し或いはデータ書き込みのデータアクセス動
作を実行し、データアクセス動作が終了した後に、ラッチ
のリフレッシュデータをリフレッシュ対象のメモリセル
にリストアする。このようにリフレッシュ動作とデータ
アクセス動作とを同時に実行することを可能にすること
で、リフレッシュサイクルを外部から隠すことが出来
る。また図１及び２に示す従来例のように、ワード線選
択及びデータリストアの動作を逐次的に２回実行する必
要がなく、従来技術と比較してデータアクセス時間の遅
れを短縮することが出来る。従って、リフレッシュサイ
クルが外部から見えずデータアクセスが高速な半導体記
憶装置を提供することが可能となり、ＳＲＡＭ（Static
Random Access Memory）と同等のインターフェースを使
用することが出来る。
【００５６】図７は、本発明の第２の実施例による半導
体記憶装置１０のコア回路１８におけるセンスアンプ周
辺の要部の構成を示す回路図である。
体記憶装置１０のコア回路１８におけるセンスアンプ周
辺の要部の構成を示す回路図である。
【００５７】図７の第２の実施例では、ラッチ５０のラ
ッチトランスファーゲートをＮＭＯＳトランジスタ９１
及び９２で置き換えたラッチ５０Ａが、ラッチ５０の替
わりに設けられる。その他の構成は、第１の実施例の構
成と同一である。
ッチトランスファーゲートをＮＭＯＳトランジスタ９１
及び９２で置き換えたラッチ５０Ａが、ラッチ５０の替
わりに設けられる。その他の構成は、第１の実施例の構
成と同一である。
【００５８】この場合、動作タイミングは第１の実施例
の場合と全く同一であるが、回路構成が簡単ですむ。し
かしデータ伝達を確実にするためには、ＮＭＯＳトラン
ジスタ９１及び９２のゲートに、昇圧電圧を加えること
が必要になる可能性がある。
の場合と全く同一であるが、回路構成が簡単ですむ。し
かしデータ伝達を確実にするためには、ＮＭＯＳトラン
ジスタ９１及び９２のゲートに、昇圧電圧を加えること
が必要になる可能性がある。
【００５９】図８は、本発明の第３の実施例による半導
体記憶装置１０のコア回路１８におけるセンスアンプ周
辺の要部の構成を示す回路図である。
体記憶装置１０のコア回路１８におけるセンスアンプ周
辺の要部の構成を示す回路図である。
【００６０】図８の第３の実施例では、ビット線ＢＬ及
び／ＢＬを短絡して同電位にするためのビット線短絡ト
ランジスタ（ビット線リセット回路）１０１が設けられ
る。ビット線短絡トランジスタ１０１のゲートには、リ
セット信号ｒｓｔが供給される。またＮＭＯＳトランジ
スタ５４乃至５６のゲートには、プリチャージ信号ｂｒ
ｓ１が供給される。
び／ＢＬを短絡して同電位にするためのビット線短絡ト
ランジスタ（ビット線リセット回路）１０１が設けられ
る。ビット線短絡トランジスタ１０１のゲートには、リ
セット信号ｒｓｔが供給される。またＮＭＯＳトランジ
スタ５４乃至５６のゲートには、プリチャージ信号ｂｒ
ｓ１が供給される。
【００６１】図９は、リセット信号ｒｓｔ及びプリチャ
ージ信号ｂｒｓ１の信号波形を示す図である。
ージ信号ｂｒｓ１の信号波形を示す図である。
【００６２】図９（ｂ）に示されるように、リセット信
号ｒｓｔは、図９（ａ）に示す第1実施例のプリチャー
ジ信号ｂｒｓ（図５（ｂ）の信号と同一）のＡのパルス
に対応する単発のパルス信号である。また図９（ｃ）に
示されるように、プリチャージ信号ｂｒｓ１は、図９
（ａ）に示す第1実施例のプリチャージ信号ｂｒｓから
Ａのパルスを取り除いた信号である。
号ｒｓｔは、図９（ａ）に示す第1実施例のプリチャー
ジ信号ｂｒｓ（図５（ｂ）の信号と同一）のＡのパルス
に対応する単発のパルス信号である。また図９（ｃ）に
示されるように、プリチャージ信号ｂｒｓ１は、図９
（ａ）に示す第1実施例のプリチャージ信号ｂｒｓから
Ａのパルスを取り除いた信号である。
【００６３】即ち、プリチャージ信号ｂｒｓ１は、ワー
ド線を活性化する前後の期間でのプリチャージ動作のた
めに供給される専用の信号であり、リセット信号ｒｓｔ
は、リフレッシュデータを読み出した後にＡのパルスの
タイミングでビット線ＢＬ及び／ＢＬをリセットするた
めに供給される専用の信号である。
ド線を活性化する前後の期間でのプリチャージ動作のた
めに供給される専用の信号であり、リセット信号ｒｓｔ
は、リフレッシュデータを読み出した後にＡのパルスの
タイミングでビット線ＢＬ及び／ＢＬをリセットするた
めに供給される専用の信号である。
【００６４】このような構成とすることで、第１実施例
の場合のように、プリチャージ信号ｂｒｓをＬ−＞Ｈ−
＞Ｌといった高速な信号切り換え動作をする必要がなく
なる。従って、信号波形の鈍化によって動作速度が律速
されるといった制限を課されることがなく、高速な制御
動作に容易に対応することが出来るようになる。
の場合のように、プリチャージ信号ｂｒｓをＬ−＞Ｈ−
＞Ｌといった高速な信号切り換え動作をする必要がなく
なる。従って、信号波形の鈍化によって動作速度が律速
されるといった制限を課されることがなく、高速な制御
動作に容易に対応することが出来るようになる。
【００６５】なお第３の実施例のビット線短絡トランジ
スタ１０１を、図７に示す第２の実施例の構成に設け
て、第２の実施例と第３の実施例を組み合わせてもよ
い。
スタ１０１を、図７に示す第２の実施例の構成に設け
て、第２の実施例と第３の実施例を組み合わせてもよ
い。
【００６６】以上、本発明を実施例に基づいて説明した
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
【００６７】
【発明の効果】本発明においては、リフレッシュ対象の
データを一時的にラッチに蓄え、データ読み出し或いは
データ書き込みのデータアクセス動作を実行し、データ
アクセス動作が終了した後に、ラッチのリフレッシュデ
ータをリフレッシュ対象のメモリセルにリストアする。
このようにリフレッシュ動作とデータアクセス動作とを
同時に実行することで、リフレッシュサイクルを外部か
ら隠すことが出来る。また従来例のように、ワード線選
択及びデータリストアの動作を逐次的に２回実行する必
要がなく、データアクセス動作のサイクル延長を最小限
に抑えることが可能であり、従来技術と比較してデータ
アクセス時間の遅れを短縮することが出来る。
データを一時的にラッチに蓄え、データ読み出し或いは
データ書き込みのデータアクセス動作を実行し、データ
アクセス動作が終了した後に、ラッチのリフレッシュデ
ータをリフレッシュ対象のメモリセルにリストアする。
このようにリフレッシュ動作とデータアクセス動作とを
同時に実行することで、リフレッシュサイクルを外部か
ら隠すことが出来る。また従来例のように、ワード線選
択及びデータリストアの動作を逐次的に２回実行する必
要がなく、データアクセス動作のサイクル延長を最小限
に抑えることが可能であり、従来技術と比較してデータ
アクセス時間の遅れを短縮することが出来る。
【００６８】従って、リフレッシュサイクルが外部から
見えずデータアクセスが高速な半導体記憶装置を提供す
ることが可能となり、ＳＲＡＭと同等のインターフェー
スを使用することが出来る。
見えずデータアクセスが高速な半導体記憶装置を提供す
ることが可能となり、ＳＲＡＭと同等のインターフェー
スを使用することが出来る。
【図１】リフレッシュ動作をデータアクセス動作に重ね
合わせて実行する処理を説明するためのタイミング図で
ある。
合わせて実行する処理を説明するためのタイミング図で
ある。
【図２】リフレッシュ動作をデータアクセス動作に重ね
合わせて実行する処理を説明するためのタイミング図で
ある。
合わせて実行する処理を説明するためのタイミング図で
ある。
【図３】本発明が適用される半導体記憶装置の構成を示
すブロック図である。
すブロック図である。
【図４】本発明の第１の実施例による半導体記憶装置の
コア回路におけるセンスアンプ周辺の構成を示す回路図
である。
コア回路におけるセンスアンプ周辺の構成を示す回路図
である。
【図５】本発明の第１の実施例におけるプリチャージ動
作とデータアクセス動作のタイミングを示すタイミング
図である。
作とデータアクセス動作のタイミングを示すタイミング
図である。
【図６】ラッチ内部のノード電位及びメモリセル電位の
変化を示すタイミング図である。
変化を示すタイミング図である。
【図７】本発明の第２の実施例による半導体記憶装置の
コア回路におけるセンスアンプ周辺の構成を示す回路図
である。
コア回路におけるセンスアンプ周辺の構成を示す回路図
である。
【図８】本発明の第３の実施例による半導体記憶装置の
コア回路におけるセンスアンプ周辺の構成を示す回路図
である。
コア回路におけるセンスアンプ周辺の構成を示す回路図
である。
【図９】図８の構成においてリセット信号及びプリチャ
ージ信号の信号波形を示す図である。
ージ信号の信号波形を示す図である。
１０ 半導体記憶装置 １１ 制御回路 １２ タイミング生成回路 １３ アドレス入力回路 １４ アドレスデコード回路 １５ コラムデコーダ １６ ワードデコーダ １７ データバスアンプ １８ コア回路 １９ データ入出力回路 ２０ リフレッシュタイミング生成回路 ２１ 内部アドレス生成回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B024 AA15 BA06 BA07 BA09 BA11 BA13 BA21 CA07 CA11 CA27 DA03 DA08 DA10 DA18 DA20
Claims (9)
- 【請求項１】メモリセルのデータを伝播するビット線
と、 該ビット線に接続され外部からのアクセスにより該ビッ
ト線に現れるデータを増幅するセンスアンプ回路と、該
ビット線に該センスアンプ回路と共に接続され該ビット
線に現れるリフレッシュ対象のデータを増幅してラッチ
するラッチ回路を含むことを特徴とする半導体記憶装
置。 - 【請求項２】前記センスアンプ回路によるデータ増幅動
作と前記ラッチ回路によるデータ増幅保持動作が平行し
て行なわれることを特徴とする請求項１記載の半導体記
憶装置。 - 【請求項３】前記センスアンプ回路及び前記ラッチ回路
は異なったタイミングで駆動開始されることを特徴とす
る請求項１記載の半導体記憶装置。 - 【請求項４】前記ビット線と前記ラッチ回路との間に設
けられ該ビット線と該ラッチ回路との間の接続／非接続
を制御するゲート回路を更に含むことを特徴とする請求
項１記載の半導体記憶装置。 - 【請求項５】前記外部からのアクセスにより選択された
ワード線が活性化されている期間は、前記ゲート回路
は、前記ビット線と前記ラッチ回路との間を非接続にす
ることを特徴とする請求項４記載の半導体記憶装置。 - 【請求項６】一定のリフレッシュ周期ごとにリフレッシ
ュ信号を生成するリフレッシュタイミング生成回路と、
該リフレッシュ信号に応じてリフレッシュアドレスを生
成する内部アドレス生成回路を更に含み、該リフレッシ
ュアドレスのデータが前記リフレッシュ対象であること
を特徴とする請求項１記載の半導体記憶装置。 - 【請求項７】選択活性化されると前記メモリセルを前記
ビット線に接続するワード線を更に含み、前記リフレッ
シュ対象に関して活性化される第１のワード線は、前記
外部からのアクセスに応じて活性化される第２のワード
線よりも長い期間活性化されることを特徴とする請求項
１記載の半導体記憶装置。 - 【請求項８】前記ビット線の対を等電位に設定するビッ
ト線リセット回路を更に含み、該ビット線リセット回路
は、前記第１のワード線の活性化後であって前記第２の
ワード線が活性化される前に、該ビット線を等電位に設
定することを特徴とする請求項７記載の半導体記憶装
置。 - 【請求項９】前記ビット線をプリチャージするプリチャ
ージ回路を更に含み、該プリチャージ回路は前記ビット
線リセット回路と異なるタイミングで動作することを特
徴とする請求項８記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000250185A JP2002063788A (ja) | 2000-08-21 | 2000-08-21 | 半導体記憶装置 |
| US09/911,374 US6529434B2 (en) | 2000-08-21 | 2001-07-25 | Semiconductor memory device with concurrent refresh and data access operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000250185A JP2002063788A (ja) | 2000-08-21 | 2000-08-21 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002063788A true JP2002063788A (ja) | 2002-02-28 |
Family
ID=18739806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000250185A Pending JP2002063788A (ja) | 2000-08-21 | 2000-08-21 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6529434B2 (ja) |
| JP (1) | JP2002063788A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7057954B2 (en) | 2003-05-30 | 2006-06-06 | Hynix Semiconductor Inc. | Sense amplifier select circuit and method of selecting the same |
| WO2007099623A1 (ja) * | 2006-03-01 | 2007-09-07 | Renesas Technology Corp. | 半導体記憶装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4492897B2 (ja) * | 2000-06-15 | 2010-06-30 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP2003233986A (ja) * | 2002-02-07 | 2003-08-22 | Sony Corp | 半導体記憶装置 |
| KR101655388B1 (ko) * | 2010-02-23 | 2016-09-08 | 삼성전자주식회사 | 비트라인 센스 앰프 및 이를 포함하는 메모리 코어 |
| KR20140028542A (ko) * | 2012-08-29 | 2014-03-10 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 동작 방법 |
| KR20160069147A (ko) * | 2014-12-08 | 2016-06-16 | 에스케이하이닉스 주식회사 | 데이터 감지 증폭기 및 이를 포함하는 메모리 장치 |
| US10468087B2 (en) | 2016-07-28 | 2019-11-05 | Micron Technology, Inc. | Apparatuses and methods for operations in a self-refresh state |
| US9978435B1 (en) * | 2017-01-25 | 2018-05-22 | Winbond Electronics Corporation | Memory device and operation methods thereof |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60197997A (ja) | 1984-03-21 | 1985-10-07 | Hitachi Ltd | 半導体記憶装置 |
| JPS61202395A (ja) | 1985-03-04 | 1986-09-08 | Toshiba Corp | 半導体記憶装置のセンスアンプ系 |
| JPH03238692A (ja) | 1990-02-15 | 1991-10-24 | Nec Corp | 半導体メモリ回路 |
| US5701269A (en) * | 1994-11-28 | 1997-12-23 | Fujitsu Limited | Semiconductor memory with hierarchical bit lines |
| JP4154006B2 (ja) * | 1996-12-25 | 2008-09-24 | 富士通株式会社 | 半導体記憶装置 |
| US6154386A (en) * | 1998-06-16 | 2000-11-28 | G-Link Technology | Memory device having a wide data path |
| US6188624B1 (en) * | 1999-07-12 | 2001-02-13 | Winbond Electronics Corporation | Low latency memory sensing circuits |
-
2000
- 2000-08-21 JP JP2000250185A patent/JP2002063788A/ja active Pending
-
2001
- 2001-07-25 US US09/911,374 patent/US6529434B2/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7057954B2 (en) | 2003-05-30 | 2006-06-06 | Hynix Semiconductor Inc. | Sense amplifier select circuit and method of selecting the same |
| WO2007099623A1 (ja) * | 2006-03-01 | 2007-09-07 | Renesas Technology Corp. | 半導体記憶装置 |
| US7764540B2 (en) | 2006-03-01 | 2010-07-27 | Renesas Technology Corp. | Semiconductor memory device |
| JP4964225B2 (ja) * | 2006-03-01 | 2012-06-27 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020021609A1 (en) | 2002-02-21 |
| US6529434B2 (en) | 2003-03-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100757926B1 (ko) | 반도체 메모리 장치의 센스 앰프 제어 회로 및 방법 | |
| JP3903674B2 (ja) | 半導体メモリ装置 | |
| US7158430B2 (en) | Bit line sense amplifier control circuit | |
| US6504783B2 (en) | Semiconductor device having early operation high voltage generator and high voltage supplying method therefor | |
| EP0630024B1 (en) | Semiconductor memory device | |
| JP2001202781A (ja) | 半導体記憶装置及びその制御方法 | |
| KR20000035628A (ko) | 반도체 기억장치 | |
| JP2008016169A (ja) | 半導体メモリ素子及びその駆動方法 | |
| JPH11273350A (ja) | 半導体装置及びプリチャージ方法 | |
| US6542426B2 (en) | Cell data protection circuit in semiconductor memory device and method of driving refresh mode | |
| KR20050106833A (ko) | 반도체메모리소자 및 그의 구동방법 | |
| KR0184092B1 (ko) | 다이나믹형 메모리 | |
| US6172919B1 (en) | Semiconductor memory device with independently controlled reading and writing time periods | |
| US7042781B2 (en) | Semiconductor memory device for reducing write recovery time | |
| US6073219A (en) | Semiconductor memory device with high speed read-modify-write function | |
| JP2002063788A (ja) | 半導体記憶装置 | |
| JP2001084762A (ja) | 半導体メモリ装置 | |
| JP2001135080A (ja) | 半導体記憶装置 | |
| JP2004213830A (ja) | 半導体記憶装置 | |
| US6930952B2 (en) | Method of reading memory device in page mode and row decoder control circuit using the same | |
| KR100793671B1 (ko) | 반도체 기억 장치 및 프리차지 방법 | |
| KR101470529B1 (ko) | 반도체 메모리 장치 및 이 장치의 센스 앰프 제어 방법 | |
| JP4119105B2 (ja) | 半導体メモリ | |
| JP2001067878A (ja) | 半導体記憶装置 | |
| JPH1139863A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061102 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061121 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070122 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070327 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070528 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070611 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20070727 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080728 |