JPH03238692A - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
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- JPH03238692A JPH03238692A JP2035396A JP3539690A JPH03238692A JP H03238692 A JPH03238692 A JP H03238692A JP 2035396 A JP2035396 A JP 2035396A JP 3539690 A JP3539690 A JP 3539690A JP H03238692 A JPH03238692 A JP H03238692A
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- 239000004065 semiconductor Substances 0.000 title claims description 16
- 230000000295 complement effect Effects 0.000 claims abstract description 5
- 230000004913 activation Effects 0.000 claims description 14
- 230000003071 parasitic effect Effects 0.000 abstract description 6
- 230000003321 amplification Effects 0.000 description 11
- 238000003199 nucleic acid amplification method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 8
- 230000003213 activating effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 101100537534 Caenorhabditis elegans tni-4 gene Proteins 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリ回路に関し、特にダイナばツク型
ランダムアクセスメモリにおけるビット線間の信号増幅
やりフレウシ−機能を備えた半導体メモリ回路に関する
。
ランダムアクセスメモリにおけるビット線間の信号増幅
やりフレウシ−機能を備えた半導体メモリ回路に関する
。
従来、かかる半導体メモリ回路はメモリセルから読出し
たビット線間の信号を増幅するセンスアンプ回路を備え
ている。
たビット線間の信号を増幅するセンスアンプ回路を備え
ている。
第３図はかかる従来の一例を示す半導体メモリ回路図で
ある。
ある。
第３図に示すように、従来の半導体メモリ回路はｐチャ
ンネルエンハンスメントｆｉＭＯＳトランジスタ（Ｐ−
ＭＯ８） とＮチャンネルエンハンスメント型ＭＯＳト
ランジスタ（Ｎ−ＭＯ８）を用いたＣ −ＭＯ８回路構
成のセンスアンプ回路ｌと、ビット線ＢＬＯＡ−ＢＬＩ
Ｂ間に接続されたメモリセルとを有している。すなわち
、センスアンプ回路ｌはＰ−ＭＯ８ＴＰ□及びＴＰ□と
、Ｎ−ＭＯ８ＴＮＩ及びＴＮｌにより構成されている。
ンネルエンハンスメントｆｉＭＯＳトランジスタ（Ｐ−
ＭＯ８） とＮチャンネルエンハンスメント型ＭＯＳト
ランジスタ（Ｎ−ＭＯ８）を用いたＣ −ＭＯ８回路構
成のセンスアンプ回路ｌと、ビット線ＢＬＯＡ−ＢＬＩ
Ｂ間に接続されたメモリセルとを有している。すなわち
、センスアンプ回路ｌはＰ−ＭＯ８ＴＰ□及びＴＰ□と
、Ｎ−ＭＯ８ＴＮＩ及びＴＮｌにより構成されている。
また、各メモリセルはＮ−ＭＯ８ＴＮ、及びコンデンサ
素子Ｃ１、ＴＮ８及び”２ ｓ ＴＮＩ４及びＣ３、Ｔ
ＮＩ５及びＣ４で構成されている。更に、Ｎ−ＭＯ８Ｔ
Ｎ、とＴＮＩ６はプリチャージ信号φＰにより駆動され
、またビ、ト線ＢＬＯＡ−ＢＬＩＢとＩ１０バスを接続
するＮ−ＭＯ８ＴＮＩＯｔ ＴＮｌ １ ＋ ＴＮＩ７
ｖ ＴＮｌｌｌとを有している。尚、φｓＰ、φ８Ｎ
はセンスアンプｌの活性化信号であり、φＷ’Ｌ、ｉｓ
φＷＩＪはメモリセル選択信号、φＹＤ１ｗφＹＤ２は
Ｎ−ＭＯ８ＴＩＯ，Ｔｌｌ。
素子Ｃ１、ＴＮ８及び”２ ｓ ＴＮＩ４及びＣ３、Ｔ
ＮＩ５及びＣ４で構成されている。更に、Ｎ−ＭＯ８Ｔ
Ｎ、とＴＮＩ６はプリチャージ信号φＰにより駆動され
、またビ、ト線ＢＬＯＡ−ＢＬＩＢとＩ１０バスを接続
するＮ−ＭＯ８ＴＮＩＯｔ ＴＮｌ １ ＋ ＴＮＩ７
ｖ ＴＮｌｌｌとを有している。尚、φｓＰ、φ８Ｎ
はセンスアンプｌの活性化信号であり、φＷ’Ｌ、ｉｓ
φＷＩＪはメモリセル選択信号、φＹＤ１ｗφＹＤ２は
Ｎ−ＭＯ８ＴＩＯ，Ｔｌｌ。
Ｔ１？ ＋ Ｔｉ１ｌの駆動信号である。また、ビット
線ＢＬｏＡ−ＢＬＩＢ間に点線で接続された容量ＣＩ（
ＩｗＣｌｌは寄生容量を表わしている。
線ＢＬｏＡ−ＢＬＩＢ間に点線で接続された容量ＣＩ（
ＩｗＣｌｌは寄生容量を表わしている。
第４図は第３図に示すメモリ回路の動作を説明するため
のタイミング図である。
のタイミング図である。
第４図に示すように、ここでは上述した従来例の回路動
作を三つの期間Ｔム＊ ＴＢ ｖ ＴＣに分けて説明
する。まず、期間ＴＡにおいて、プリチャージ信号φＰ
はＮ−ＭＯ８ＴＮ、のスレッショルド電位（以下、■Ｔ
と称す）を越える十分高い電位（以下、高レベルと称す
）であるため、ビット線対ＢＬｏＡとＢＬｏＢは、各々
をドレインとソースに入力され、プリチャージ信号φＰ
をゲート入力とするＮ−ＭＯ８ＴＮ、が活性化されてい
ることにより、外部電源（以下、ＶＣＣと称す）と大地
電位（以下、ＧＮＤと称す）の間の電位に保持される。
作を三つの期間Ｔム＊ ＴＢ ｖ ＴＣに分けて説明
する。まず、期間ＴＡにおいて、プリチャージ信号φＰ
はＮ−ＭＯ８ＴＮ、のスレッショルド電位（以下、■Ｔ
と称す）を越える十分高い電位（以下、高レベルと称す
）であるため、ビット線対ＢＬｏＡとＢＬｏＢは、各々
をドレインとソースに入力され、プリチャージ信号φＰ
をゲート入力とするＮ−ＭＯ８ＴＮ、が活性化されてい
ることにより、外部電源（以下、ＶＣＣと称す）と大地
電位（以下、ＧＮＤと称す）の間の電位に保持される。
その後、プリチャージ信号φＰは高レベルからＮ −Ｍ
ＯＳ ＴＮ９のＶ丁以下の電位（以下、低レベルと称
す）になる。
ＯＳ ＴＮ９のＶ丁以下の電位（以下、低レベルと称
す）になる。
次に、期間ＴＢにおいて、メモリセルを選択する選択信
号φｗ１，１が低レベルから高レベルになり、信号φＷ
ＬＩをゲート入力とするＮ−ＭＯ８ＴＮ、が活性化され
るので、コンデンサ素子Ｃ１に保持された電荷がビット
線ＢＬＯＡに出力される。このとき、コンデンサ素子Ｃ
１に高レベルの電位が充電されていたと仮定すると、ビ
ット線ＢＬＯＡにΔ■の電位上昇が生じる。
号φｗ１，１が低レベルから高レベルになり、信号φＷ
ＬＩをゲート入力とするＮ−ＭＯ８ＴＮ、が活性化され
るので、コンデンサ素子Ｃ１に保持された電荷がビット
線ＢＬＯＡに出力される。このとき、コンデンサ素子Ｃ
１に高レベルの電位が充電されていたと仮定すると、ビ
ット線ＢＬＯＡにΔ■の電位上昇が生じる。
更に、期間Ｔｃにおいて、センスアンプｌｔ−活性化す
る信号φｓｐがＶＣＣとＧＮＤの間の電位から高レベル
になシ、同時にセンスアンプｌを活性化する信号φＳＮ
がＶＣＣとＧＮＤの間の電位から低レベルになる。この
とき、ビット線ＢＬＯＡはビット線ＢＬＯＢよりもΔＶ
だけ電圧が高いため、Ｐ−ＭＯ８ＴＰ□およびＴＰ２と
、Ｎ−ＭＯ８ＴＮ、およびＴＮｌで構成されるセンスア
ンプ回路ｌのうち、Ｐ−ＭＯ８ＴＰ１とへ−Ｍ ＯＳ
ＴＮＩが活性化され、ビット線ＢＬＯＡは高レベルにビ
、）線ＢＬＯＢは低レベルにそれぞれ電位差が増幅され
る。
る信号φｓｐがＶＣＣとＧＮＤの間の電位から高レベル
になシ、同時にセンスアンプｌを活性化する信号φＳＮ
がＶＣＣとＧＮＤの間の電位から低レベルになる。この
とき、ビット線ＢＬＯＡはビット線ＢＬＯＢよりもΔＶ
だけ電圧が高いため、Ｐ−ＭＯ８ＴＰ□およびＴＰ２と
、Ｎ−ＭＯ８ＴＮ、およびＴＮｌで構成されるセンスア
ンプ回路ｌのうち、Ｐ−ＭＯ８ＴＰ１とへ−Ｍ ＯＳ
ＴＮＩが活性化され、ビット線ＢＬＯＡは高レベルにビ
、）線ＢＬＯＢは低レベルにそれぞれ電位差が増幅され
る。
上述した従来の半導体メモリ回路はセンスアンプ回路に
よりビット線間の差信号を増幅する際、と、ト線の容量
に蓄えられた電荷も充放電しなければならないため、セ
ンスアンプ回路にょるビ。
よりビット線間の差信号を増幅する際、と、ト線の容量
に蓄えられた電荷も充放電しなければならないため、セ
ンスアンプ回路にょるビ。
ト線増幅時間が長くかかつてしまう。このビット線の増
幅が完了しないと、第３図に示すＮ−ＭＯ８ＴＮＩＧお
よびＴＮＩＩ を通してビット線の情報をＩ１０バスに
伝達することができない。従って、ビット線の増幅スピ
ードが遅いと、アクセスが遅れてしまうという欠点があ
る。
幅が完了しないと、第３図に示すＮ−ＭＯ８ＴＮＩＧお
よびＴＮＩＩ を通してビット線の情報をＩ１０バスに
伝達することができない。従って、ビット線の増幅スピ
ードが遅いと、アクセスが遅れてしまうという欠点があ
る。
また、従来の半導体メモリ回路のビット線の増幅過程に
おいて、第３図に示す隣接ビット線間の寄生容量ＣＩＯ
およびＣ１１により、ビット線の増幅を妨げる電圧ノイ
ズが発生し、センスアンプ回路の誤増幅の原因になると
いう欠点がある。
おいて、第３図に示す隣接ビット線間の寄生容量ＣＩＯ
およびＣ１１により、ビット線の増幅を妨げる電圧ノイ
ズが発生し、センスアンプ回路の誤増幅の原因になると
いう欠点がある。
本発明の目的は、かかるアクセスを高速化するとともに
、寄生容量に基づいて発生される電圧ノイズの影響を解
消することのできる半導体メモリ回路を提供することに
ある。
、寄生容量に基づいて発生される電圧ノイズの影響を解
消することのできる半導体メモリ回路を提供することに
ある。
本発明の半導体メモリ回路は、それぞれ第一おヨヒ第二
のビット線に接続されたメモリセルと、プリチャージ信
号に基づき前記第一および第二のビット線の電位を外部
から供給される第一および第二の電源電圧の間の電位に
初期化する手段と、前記第一および第二のビット線の間
の信号を増幅するセンスアンプ回路と、前記センスアン
プ回路および前記各ビット線間に接続され且つ各ゲート
にトランジスタ駆動信号を供給される一対のトランジス
タと、前記第一および第二のビット線にそれぞれ接続さ
れた二対の相補ＭＯＳトランジスタからなり且つそれら
のゲートを前記一対のトランジスタのセンスアンプ側に
交差接続するりフレ。
のビット線に接続されたメモリセルと、プリチャージ信
号に基づき前記第一および第二のビット線の電位を外部
から供給される第一および第二の電源電圧の間の電位に
初期化する手段と、前記第一および第二のビット線の間
の信号を増幅するセンスアンプ回路と、前記センスアン
プ回路および前記各ビット線間に接続され且つ各ゲート
にトランジスタ駆動信号を供給される一対のトランジス
タと、前記第一および第二のビット線にそれぞれ接続さ
れた二対の相補ＭＯＳトランジスタからなり且つそれら
のゲートを前記一対のトランジスタのセンスアンプ側に
交差接続するりフレ。
シュ回路とを有して構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す半導体メモリ回路図で
ある。
ある。
第１図に示すように、ここでは二組の回路を示している
が、動作的には同様であるので、一方を代表して説明す
る。すなわち、本実施例は、それぞれビット線ＢＬＯＡ
、ＢＬＯＢに接続されたＮ−ＭＯ８ＴＮ７およびコンデ
ンサＣ１並びに’Ｉ’ＮａおよびＣ２と、これらのビッ
ト線の電位を外部より供給される複数の電源電圧の間の
電位にプリチャージ信号φＰに基づき初期化するＮ −
ＭＯ８Ｔｍ’１と、ビット線ＢＬＯＡ、ＢＬＯＢの間の
信号を増幅するためにＰ−ＭＯＳ ＴＰＩ ｖ ＴＰ２
およびＮ−ＭＯ８ＴＮｌ、ＴＮ２からなり且つ活性化信
号φＳＰｖφＳＮにより動作するセンスアンプ回路ｌと
を有しているが、これらの点は従来例と同様である。異
なるのは以下に述べる点であり、特にスイッチング用の
トランジスタＴＮ５ ＋ ＴＮ６とリフレッシュ回路２
を設けたことにある。すなわち、本実施例はドレインを
センスアンプ回路ｌの第１入力Ａ点に接続しソースをビ
ット線ＢＬＯＡに接続されるＮ−Ｍｏ ８ ＴＮ５およ
びドレインをセンスアンプ回路１の第２入力Ｂ点に接続
しソースをビット線ＢＬＱＢに接続されるＮ−ＭＯ８Ｔ
Ｎ、からなり且つ各ゲートに駆動信号φＴＧを供給され
る一対のスイッチングトランジスタを有している。また
、リフレッシ−回路２はドレインをビット線ＢＬＯＡに
且つゲートをセンスアンプ回路ｌの第２入力Ｂ点に接続
するとともにソースにセンスアンプ活性化信号φｓｐを
供給されるＰ−ＭＯ８Ｔ、４と１．ドレインをビット線
ＢＬＱＡに且つゲートをセンスアンプ回路ｌの第２入力
Ｂ点に接続するとともにソースにセンスアンプ活性化信
号φ８Ｎを供給されるＮ −ＭＯ８ＴＮ３と、ドレイン
をビット線ＢＬＯＢに且つゲートをセンスアンプ回路１
の第１入力Ａ点に接続するとともにソースに活性化信号
φＰＮを供給されるＰ−ＭＯ８Ｔ、４と、ドレインをビ
ット線ＢＬＯＢに且つゲートをセンスアンプ回路ｌの第
１入力Ａ点に接続するとともにソースに活性化信号φＳ
Ｎを供給されるＮ −Ｍ ＯＳ ＴＮ４とを有して構成
される。
が、動作的には同様であるので、一方を代表して説明す
る。すなわち、本実施例は、それぞれビット線ＢＬＯＡ
、ＢＬＯＢに接続されたＮ−ＭＯ８ＴＮ７およびコンデ
ンサＣ１並びに’Ｉ’ＮａおよびＣ２と、これらのビッ
ト線の電位を外部より供給される複数の電源電圧の間の
電位にプリチャージ信号φＰに基づき初期化するＮ −
ＭＯ８Ｔｍ’１と、ビット線ＢＬＯＡ、ＢＬＯＢの間の
信号を増幅するためにＰ−ＭＯＳ ＴＰＩ ｖ ＴＰ２
およびＮ−ＭＯ８ＴＮｌ、ＴＮ２からなり且つ活性化信
号φＳＰｖφＳＮにより動作するセンスアンプ回路ｌと
を有しているが、これらの点は従来例と同様である。異
なるのは以下に述べる点であり、特にスイッチング用の
トランジスタＴＮ５ ＋ ＴＮ６とリフレッシュ回路２
を設けたことにある。すなわち、本実施例はドレインを
センスアンプ回路ｌの第１入力Ａ点に接続しソースをビ
ット線ＢＬＯＡに接続されるＮ−Ｍｏ ８ ＴＮ５およ
びドレインをセンスアンプ回路１の第２入力Ｂ点に接続
しソースをビット線ＢＬＱＢに接続されるＮ−ＭＯ８Ｔ
Ｎ、からなり且つ各ゲートに駆動信号φＴＧを供給され
る一対のスイッチングトランジスタを有している。また
、リフレッシ−回路２はドレインをビット線ＢＬＯＡに
且つゲートをセンスアンプ回路ｌの第２入力Ｂ点に接続
するとともにソースにセンスアンプ活性化信号φｓｐを
供給されるＰ−ＭＯ８Ｔ、４と１．ドレインをビット線
ＢＬＱＡに且つゲートをセンスアンプ回路ｌの第２入力
Ｂ点に接続するとともにソースにセンスアンプ活性化信
号φ８Ｎを供給されるＮ −ＭＯ８ＴＮ３と、ドレイン
をビット線ＢＬＯＢに且つゲートをセンスアンプ回路１
の第１入力Ａ点に接続するとともにソースに活性化信号
φＰＮを供給されるＰ−ＭＯ８Ｔ、４と、ドレインをビ
ット線ＢＬＯＢに且つゲートをセンスアンプ回路ｌの第
１入力Ａ点に接続するとともにソースに活性化信号φＳ
Ｎを供給されるＮ −Ｍ ＯＳ ＴＮ４とを有して構成
される。
第２図は第１図に示すメモリ回路の動作を説明するため
のタイばング図である。
のタイばング図である。
第２図に示すように、ここでは上述したメモリ回路の動
作を四つの期間Ｔム〜ＴＤに分けて説明する。まず、期
間ＴＡにおいて、プリチャージ信号φＰは高レベルであ
り、このプリチャージ信号φＰをゲート入力とするビッ
ト線対ＢＬＯ＆お上びＢＬｏＢと、節点人およびＢはＶ
ＣＣとＧＮＤの間の電位に保持されている。しかる後、
このプリチャージ信号φＰは高レベルから低レベルにな
る。
作を四つの期間Ｔム〜ＴＤに分けて説明する。まず、期
間ＴＡにおいて、プリチャージ信号φＰは高レベルであ
り、このプリチャージ信号φＰをゲート入力とするビッ
ト線対ＢＬＯ＆お上びＢＬｏＢと、節点人およびＢはＶ
ＣＣとＧＮＤの間の電位に保持されている。しかる後、
このプリチャージ信号φＰは高レベルから低レベルにな
る。
次に、期間ＴＢにおいて、メモリセルを選択する選択信
号轍１が低レベルから高レベルとなり、この選択信号φ
ｗｔ、ｔをゲート入力とするＮ −Ｍ ０８ＴＮ７が活
性化されるので、コンデンサＣ１に保持されていた電荷
はヒツト線ＢＬｏＡとＮ−ＭＯ８ＴＮＳを介して節点Ａ
に出力される。このとき、コンデンサＣ１に高レベルの
電位が充電されてい駆動信号φＴＧが高レベルから低レ
ベルになるので、Ｎ −Ｍ ＯＳ Ｔ！ＩＨ、Ｔ Ｎ６
が迩断され、ビット線ＢＬＯＡと節点人およびピッ）１
！ＢＬＯＢと節点Ｂの電位が分離される。
号轍１が低レベルから高レベルとなり、この選択信号φ
ｗｔ、ｔをゲート入力とするＮ −Ｍ ０８ＴＮ７が活
性化されるので、コンデンサＣ１に保持されていた電荷
はヒツト線ＢＬｏＡとＮ−ＭＯ８ＴＮＳを介して節点Ａ
に出力される。このとき、コンデンサＣ１に高レベルの
電位が充電されてい駆動信号φＴＧが高レベルから低レ
ベルになるので、Ｎ −Ｍ ＯＳ Ｔ！ＩＨ、Ｔ Ｎ６
が迩断され、ビット線ＢＬＯＡと節点人およびピッ）１
！ＢＬＯＢと節点Ｂの電位が分離される。
次に、期間Ｔｃにおいて、センスアンプ回路ｌを活性化
する活性化信号φｓｐがＶＣＣとＧＮＤの間、１ 間の電位から低レベルになる。このとき、節点人は節点
ＢよりΔＶだけ電位が高いため、Ｐ −ＭＯ８ＴＰ１お
よびＴＰ□とＮ−ＭＯ８ＴＮ１およびＴＮ２で構成され
るセンスアンプ回路ｌのうち、Ｐ−ＭＯ８ＴＰ□とＮ−
ＭＯ８ＴＮ１が活性化され、節点Ａは高レベルに且つ節
点Ｂは低レベルにそれぞれ電位差が増幅される。かかる
場合、ビット線対ＢＬ。
する活性化信号φｓｐがＶＣＣとＧＮＤの間、１ 間の電位から低レベルになる。このとき、節点人は節点
ＢよりΔＶだけ電位が高いため、Ｐ −ＭＯ８ＴＰ１お
よびＴＰ□とＮ−ＭＯ８ＴＮ１およびＴＮ２で構成され
るセンスアンプ回路ｌのうち、Ｐ−ＭＯ８ＴＰ□とＮ−
ＭＯ８ＴＮ１が活性化され、節点Ａは高レベルに且つ節
点Ｂは低レベルにそれぞれ電位差が増幅される。かかる
場合、ビット線対ＢＬ。
ＡおよびＢＬｏＢの電位増幅は行なわれないため、増幅
速度は非常に早くなる。
速度は非常に早くなる。
最後に、期間Ｔｐにおいて、センスアンプ回路ｌにより
増幅された節点ＡとＢの電位はりフレックユ回路２に入
力される。従って、リフレッシ−回路２を構成するＰ−
ＭＯ８ＴＰ３およびＴＰ４とＮ−Ｍ Ｏ８ＴＮ３および
ＴＮ４のうち、Ｐ−ＭＯ８ＴＰ３、！： Ｎ −Ｍ Ｏ
Ｓ ＴＮ４ カ活性化され、ヒツト線ＢＬ。
増幅された節点ＡとＢの電位はりフレックユ回路２に入
力される。従って、リフレッシ−回路２を構成するＰ−
ＭＯ８ＴＰ３およびＴＰ４とＮ−Ｍ Ｏ８ＴＮ３および
ＴＮ４のうち、Ｐ−ＭＯ８ＴＰ３、！： Ｎ −Ｍ Ｏ
Ｓ ＴＮ４ カ活性化され、ヒツト線ＢＬ。
人は高レベルに且つと、ト線ＢＬＯＢは低レベルにそれ
ぞれ電位増幅される。
ぞれ電位増幅される。
従って、ビット線ＢＬｏＡ〜ＢＬＩＢ間の微小差電位を
増幅するセンスアンプ回路ｌがＴＮ５ ｙＴＮ６ ＠
ＴＮ２５ ｅ ＴＮ２Ｇによりヒツト線と分離されてい
る間に、リフレッシ−回路２はセンスアンプ回路ｌのＡ
点およびＢ点の電位増幅された信号を受けて信号増幅で
きるので、メモリセルにハイ又はロウの充分な再書込レ
ベルを再入力すること、すなわちメモリセルをリフレッ
シュすることが可能になる。
増幅するセンスアンプ回路ｌがＴＮ５ ｙＴＮ６ ＠
ＴＮ２５ ｅ ＴＮ２Ｇによりヒツト線と分離されてい
る間に、リフレッシ−回路２はセンスアンプ回路ｌのＡ
点およびＢ点の電位増幅された信号を受けて信号増幅で
きるので、メモリセルにハイ又はロウの充分な再書込レ
ベルを再入力すること、すなわちメモリセルをリフレッ
シュすることが可能になる。
以上、本発明の一実施例について説明したが、本発明は
、第１図に示すメモリ回路のうちＮ−Ｍ ＯＳ ＴＮ、
およびＴＮ６をＰ−ＭＯ８に変更し、トランジスタ駆動
信号φＴｌｆｆを逆相にして使用しても同様に実現する
ことができる。また、本発明はリフレッシュ回路に入力
されるセンスアンプ活性化信号φｓｐおよびφｌｉＮを
別の同相信号にし、ても同様に実現することができる。
、第１図に示すメモリ回路のうちＮ−Ｍ ＯＳ ＴＮ、
およびＴＮ６をＰ−ＭＯ８に変更し、トランジスタ駆動
信号φＴｌｆｆを逆相にして使用しても同様に実現する
ことができる。また、本発明はリフレッシュ回路に入力
されるセンスアンプ活性化信号φｓｐおよびφｌｉＮを
別の同相信号にし、ても同様に実現することができる。
以上説明したように、本発明の半導体メモリ回路は、ビ
ット線間の電位を増幅するセンスアンプ回路と、ビット
線およびこのセンスアンプ回路を分離する二つのトラン
ジスタと、４つのトランジスタで構成し前記ビット線間
に接続したリフレッシ−回路を具備することにより、セ
ンスアンプ回路の増幅速度が高速化され、Ｉ１０バスに
ビット線の情報を伝える速度が早くなるので、アクセス
タイムの高速化が可能になるという効果がある。
ット線間の電位を増幅するセンスアンプ回路と、ビット
線およびこのセンスアンプ回路を分離する二つのトラン
ジスタと、４つのトランジスタで構成し前記ビット線間
に接続したリフレッシ−回路を具備することにより、セ
ンスアンプ回路の増幅速度が高速化され、Ｉ１０バスに
ビット線の情報を伝える速度が早くなるので、アクセス
タイムの高速化が可能になるという効果がある。
また、本発明はりフレッンユ回路を具備することにより
、信号φＴＧがリフレッシュサイクル後で次のアクティ
ブサイクル前に活性化電位に戻せばよく、信号φＴＧを
発生する回路の簡素化を実現できるという効果がある。
、信号φＴＧがリフレッシュサイクル後で次のアクティ
ブサイクル前に活性化電位に戻せばよく、信号φＴＧを
発生する回路の簡素化を実現できるという効果がある。
更に、本発明はセンスアンプ回路が動作する時、ヒツト
線対（ＢＬＯＡおよびＢＬＯＢ）は増幅動作を行なわな
いため、隣接ビット線間の寄生容量（Ｃ１゜およびＣｔ
ｔ ）により発生する電圧ノイズを無視することが可能
となり、センスアンプ動作マージンの幅を拡大できると
いう効果がある。
線対（ＢＬＯＡおよびＢＬＯＢ）は増幅動作を行なわな
いため、隣接ビット線間の寄生容量（Ｃ１゜およびＣｔ
ｔ ）により発生する電圧ノイズを無視することが可能
となり、センスアンプ動作マージンの幅を拡大できると
いう効果がある。
第１図は本発明の一実施例を示す半導体メモリ回路図、
第２図は第１図に示すメモリ回路の動作を説明するため
のタイミング図、第３図は従来の−例を示す半導体メモ
リ回路図、第４図は第３図に示すメモリ回路の動作を説
明するためのタイピング図である。 ｉ −−−°−センスアンプ回路（ＳＡ回路）、２・−
・・・・リフレッシ−回路、ＴＰＩ ”” ＴＰ４・・
・・・・ＰチャンネルエンハンスメントｆｉＭＯＳトラ
ンジスタ（Ｐ−ＭＯＳ）、ＴＮＩゞＴＮ２１ °“−−
−−Ｎチャンネルエンハンスメント型ＭＯＳトランジス
タ（Ｎ−ＭＯＳ）、Ｃ１〜Ｃ４・・・・・・コンデンサ
素子ｓ Ｃ１０＋ ＣＩＩ ｓＣ２０”’ ”・寄生容
量、ＢＬＯＡ、ＢＬＯＢ、ＢＩ、ＩＡ、ＢＬｔＢ・・・
・・・ビット線、Ａ−Ｄ・・・・・・節点、φＰ・・・
・・・プリチャージ官号、φＷｔｔ、φＷＬ２・・・・
・・メモリセル選択信号、φＳＰ＋φＳＮ・・・・・・
センスアンプ活性化信号、φ〒Ｇ・・・・−・トランジ
スタ駆動信号。
第２図は第１図に示すメモリ回路の動作を説明するため
のタイミング図、第３図は従来の−例を示す半導体メモ
リ回路図、第４図は第３図に示すメモリ回路の動作を説
明するためのタイピング図である。 ｉ −−−°−センスアンプ回路（ＳＡ回路）、２・−
・・・・リフレッシ−回路、ＴＰＩ ”” ＴＰ４・・
・・・・ＰチャンネルエンハンスメントｆｉＭＯＳトラ
ンジスタ（Ｐ−ＭＯＳ）、ＴＮＩゞＴＮ２１ °“−−
−−Ｎチャンネルエンハンスメント型ＭＯＳトランジス
タ（Ｎ−ＭＯＳ）、Ｃ１〜Ｃ４・・・・・・コンデンサ
素子ｓ Ｃ１０＋ ＣＩＩ ｓＣ２０”’ ”・寄生容
量、ＢＬＯＡ、ＢＬＯＢ、ＢＩ、ＩＡ、ＢＬｔＢ・・・
・・・ビット線、Ａ−Ｄ・・・・・・節点、φＰ・・・
・・・プリチャージ官号、φＷｔｔ、φＷＬ２・・・・
・・メモリセル選択信号、φＳＰ＋φＳＮ・・・・・・
センスアンプ活性化信号、φ〒Ｇ・・・・−・トランジ
スタ駆動信号。
Claims (2)
- （１）それぞれ第一および第二のビット線に接続された
メモリセルと、プリチャージ信号に基づき前記第一およ
び第二のビット線の電位を外部から供給される第一およ
び第二の電源電圧の間の電位に初期化する手段と、前記
第一および第二のビット線の間の信号を増幅するセンス
アンプ回路と、前記センスアンプ回路および前記各ビッ
ト線間に接続され且つ各ゲートにトランジスタ駆動信号
を供給される一対のトランジスタと、前記第一および第
二のビット線にそれぞれ接続された二対の相補ＭＯＳト
ランジスタからなり且つそれらのゲートを前記一対のト
ランジスタのセンスアンプ側に交差接続するリフレッシ
ュ回路とを有することを特徴とする半導体メモリ回路。 - （２）請求項１記載の半導体メモリ回路において、ドレ
インをセンスアンプ回路の第一入力に且つソースを第一
のビット線にそれぞれ接続した第一のトランジスタおよ
びドレインを前記センスアンプ回路の第二入力に且つソ
ースを第二のビット線に接続した第二のトランジスタか
らなり、各ゲートにトランジスタ駆動信号を供給される
一対の遮断トランジスタと、ドレインを前記第一のビッ
ト線に且つゲートを前記センスアンプ回路の第二入力に
接続するとともにソースにセンスアンプ活性化信号を供
給される第三のトランジスタおよびドレインを前記第一
のビット線に且つゲートを前記センスアンプ回路の第二
入力に接続するとともにソースにセンスアンプ活性化信
号を供給される第四のトランジスタからなる第一の相補
ＭＯＳトランジスタ、並びにドレインを前記第二のビッ
ト線に且つゲートを前記センスアンプ回路の第一入力に
接続するとともにソースにセンスアンプ活性化信号を供
給される第五のトランジスタおよびドレインを前記第二
のビット線に且つゲートを前記センスアンプ回路の第一
入力に接続するとともにソースにセンスアンプ活性化信
号を供給される第六のトランジスタからなる第二の相補
ＭＯＳトランジスタで形成されたリフレッシュ回路とを
有することを特徴とする半導体メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2035396A JPH03238692A (ja) | 1990-02-15 | 1990-02-15 | 半導体メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2035396A JPH03238692A (ja) | 1990-02-15 | 1990-02-15 | 半導体メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03238692A true JPH03238692A (ja) | 1991-10-24 |
Family
ID=12440764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2035396A Pending JPH03238692A (ja) | 1990-02-15 | 1990-02-15 | 半導体メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03238692A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6529434B2 (en) | 2000-08-21 | 2003-03-04 | Fujitsu Limited | Semiconductor memory device with concurrent refresh and data access operation |
| US7196953B2 (en) | 2002-03-05 | 2007-03-27 | Hitachi, Ltd. | Semiconductor device using high-speed sense amplifier |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52119131A (en) * | 1976-03-31 | 1977-10-06 | Toshiba Corp | Mos dynamic memory |
| JPS54162425A (en) * | 1978-06-13 | 1979-12-24 | Nec Corp | Transistor circuit for semiconductor memory device |
-
1990
- 1990-02-15 JP JP2035396A patent/JPH03238692A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52119131A (en) * | 1976-03-31 | 1977-10-06 | Toshiba Corp | Mos dynamic memory |
| JPS54162425A (en) * | 1978-06-13 | 1979-12-24 | Nec Corp | Transistor circuit for semiconductor memory device |
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| US7196953B2 (en) | 2002-03-05 | 2007-03-27 | Hitachi, Ltd. | Semiconductor device using high-speed sense amplifier |
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