JPH11154392A

JPH11154392A - セルフタイム動作のためのウィンドウディスクリミネータを有するセンス装置

Info

Publication number: JPH11154392A
Application number: JP10277294A
Authority: JP
Inventors: Oliver Kiehl; キールオリヴァー
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1997-09-30
Filing date: 1998-09-30
Publication date: 1999-06-08
Also published as: KR100542469B1; TW388885B; EP0905702A2; EP0905702A3; US5982673A; CN1127800C; KR19990029714A; DE69836183T2; CN1215250A; DE69836183D1; EP0905702B1

Abstract

(57)【要約】【目的】外部ビットラインのような１対の入力ライン
と、読み取りデータラインのような１対の出力ラインと
の間に結合され、対の入力ライン間の差動電圧に応答し
て対の出力ラインを駆動する２次センス増幅器装置のよ
うな、そして外部トリガを必要としない装置を提供す
る。【構成】対の入力線間の差動電圧が差動電圧スレッシ
ョールド範囲内にあるとき、２次センス装置は第１出力
条件となるよう対の出力線を駆動し、差動電圧が少なく
とも負スレッショールドに等しいとき、第２出力条件と
なるよう、そして差動電圧が少なくとも正スレッショー
ルドに等しいとき、第３出力条件となるよう対の出力線
を駆動する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ源からのデ
ータを検知し、そしてそれに応答して一対の出力ライン
を駆動するセンス装置に関する。

【０００２】

【従来の技術】ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）装置またはスタティックランダムアクセス
メモリ（ＳＲＡＭ）装置のような、電子メモリ装置は、
多量のディジタル的に符号化された情報を蓄積するため
に種々の電子装置内に用いられている。それら装置は標
準的に、ディジタル的に符号化された情報またはデータ
を蓄積するために用いられるメモリアレーを含んでい
る。データは標準的に、センシング装置として知られる
装置によってそのようなメモリアレーから取り出され
る。

【０００３】図１に示されるように、ＤＲＡＭ装置内の
標準的なセンシング装置１０は多くの場合、１次センス
増幅器１２および２次センス増幅器１４を含んでいる。
１次センス増幅器１２は標準的に、メモリアレーから直
接的にデータを読み出すために用いられ、一方２次セン
ス増幅器１４は標準的に１次センス増幅器１２からのデ
ータを読み出すのに用いられる。この２つの部分の構造
は、ＤＲＡＭ装置の高密度要求に合致するために必要と
される。このことは、ＤＲＡＭ装置が２次センス増幅器
よりもかなり大きな数の１次センス増幅器を含んでお
り、これら１次センス増幅器が高密度アレーで実現され
ることのできる比較的小さなサイズを持つトランジスタ
から製造されるためである。データはそれぞれ外部ビッ
トライントゥルー（ＥＢＬｔ）１６および外部ビットラ
インコンプレメント（ＥＢＬｃ）１８として知られてい
る１対の高容量ラインを通してセンス増幅器１２、１４
間を伝送される。

【０００４】リードサイクルの間には、１次センス増幅
器１２が（示されていない）メモリアレーからデータを
読み取る。データはラッチを用いることによって１次セ
ンス増幅器１２内に１時的に蓄積される。この蓄積され
たデータを伝送するために、外部ビットライン１６、１
８は１次センス増幅器１２内のラッチに結合される前
に、前もって決められた正電圧にプレチャージされる必
要がある。このプレチャージは、高容量外部ビットライ
ン１６、１８が１次センス増幅器１２内に蓄積されてい
る電圧を無効とすることを防ぐために必要である。その
ような無効条件は１次センス増幅器１２内に用いられて
いるトランジスタの比較的小さなサイズの故にあり得る
ことである。

【０００５】次に、外部ビットライン１６、１８が１次
センス増幅器１２内のラッチに結合したとき、ライン１
６、１８の一方の電圧はプレチャージレベルよりも低下
し、これが差動電圧を生じさせる。プレチャージレベル
よりも下に低下した外部ビットラインの各々と関連する
それぞれの条件は、こうして外部ビットライン１６、１
８間間に現れる差動電圧の２つの可能な極性を提供し、
１次センス増幅器１２内に蓄積されたデータの２つの論
理状態を表すことになる。この差動電圧は次に、２次セ
ンス増幅器１４によって検知され、適切に読み取りデー
タライン（ＲＤＬ）を駆動する。このデータは２次セン
ス増幅器１４内に含まれる別のラッチによって読み取ら
れ、２次センス増幅器は差動電圧の極性に従って２つの
可能な論理状態の一方にセットされる。

【０００６】図２を参照すると、一般的な２次センス増
幅器の１つの例が示されている。２次センス増幅器２０
は、１つのラッチ２２を含んでおり、これは１対の交差
結合されたインバータ２４、２６を含んでいる。各イン
バータ２４、２６はｐチャンネル電界効果トランジスタ
（ＦＥＴ）２４Ａおよび２６Ａと、そしてｎチャンネル
ＦＥＴ２４Ｂおよび２６Ｂを含んでいる。交差結合は、
各インバータの出力を他のインバータの入力に結合させ
ることによって実施される。ノードＡおよびＢはそれぞ
れ交差結合のジャンクションにおいて形成される。その
ような構造はラッチ２２が２つの安定状態を持つことを
可能とさせ、たとえばノードＡが論理ハイであり、そし
てノードＢは論理ローであるか、あるいはその反対であ
る。ラッチ２２は、これがいずれかの安定状態条件に向
かって駆動されるとき、２つの可能な論理状態の一方に
あると考えられる。ラッチ２２のノードＡおよびＢは、
それぞれ端子３４、３６において外部ビットラインＥＢ
ＬｔおよびＥＢＬｃに結合されている。前に説明された
ように、差動電圧はこれら外部ビットライン間に発現
し、これは実質的にノードＡおよびＢのそれぞれの状態
を実質的に決定する。

【０００７】ｎチャンネルＦＥＴ２８は、ｎチャンネル
ＦＥＴ２４Ｂ、２６Ｂのドレインに結合され、そしてラ
ッチ２２をトリガするのに用いられる。トリガトランジ
スタ２８は、前もって決められた時間の間だけラッチ２
２を外部ビットラインＥＢＬｔおよびＥＢＬｃ間に発現
する差動電圧から効果的に絶縁するのに用いられる。そ
のような絶縁は、差動電圧が意味のある大きさに達する
ことを可能とするために必要であり、その結果差動電圧
がラッチ２２をその論理状態の１つにセットすることを
可能とする。必要とされる大きさは、標準的に約２００
ミリボルト（ｍＶ）であり、これは各々自身が約２ピコ
ファラッド（ｐＦ）の容量を持つ外部ビットライン間に
約２ナノ秒（ｎ秒）かけて出現する。

【０００８】しかし、雑音およびオフセットを考慮する
と、ラッチ２２をセットするために必要となる大きさは
実際にはより高いものとなり、たとえば約２００から約
５００ｍＶの間の範囲である。外部ビットライン間の差
動電圧がこの大きさに達するためには、標準的には付加
的な１から２ｎ秒が必要とされる。こうして、外部ビッ
トラインが１次センス増幅器に結合した後、トランジス
タ２８は、約３から４ｎ秒のセット信号によってターン
オンされ、ここにおいて約１から２ｎ秒は何らかの雑音
またはオフセットを考慮したビルトインマージンであ
る。結果的に、知られているとおり、この１から２ｎ秒
はセーフティガードバンドとして働き、そしてまたカラ
ム選択ライン（ＣＳＬ）駆動時間、信号発現時間におけ
る不整合およびそのような装置において生じることが知
られている他のタイミング不整合の原因となる。

【０００９】さらに、２つのプレチャージトランジスタ
３０、３２は、インバータノードＡ、Ｂと、電源ＶＤＤ
との間に結合されている。これらトランジスタ３０，３
２は前に説明されたように無効となることを防ぐため、
（それらそれぞれのゲート端子への信号ＰＣの印加に応
答して）電源電圧ＶＤＤに対して外部ビットラインを、
そしてそのためインバータノードＡ、Ｂをプレチャージ
するのに用いられる。インバータノードＡ、Ｂは２次セ
ンス増幅器であるメモリ装置の残り部分がデータを含ん
でいないことを、そしてそのためラッチ２２がその論理
状態の１つに駆動されることが可能であることを表すた
めにプレチャージされる。

【００１０】図３を参照すると、一般的な２次センス増
幅器に含まれる、ラッチ２２のような、標準的なラッチ
の動作状態の図が示されている。ｘおよびｙ軸はそれぞ
れインバータノードＡおよびＢの電圧レベルを表してい
る。メタ安定ライン３８は、ノードＡおよびＢがＶＤＤ
に等しいときの、プレチャージ状態４４を含むラッチの
半安定状態を表している。装置の不規則性によって、こ
のメタ安定ラインは実際にはライン３８の両側に示され
る破線３８Ａ、３８Ｂの間のいずれかに位置している。
ラッチの、前に説明された２つの安定状態は参照番号４
０および４２によって表されている。

【００１１】メタ安定ライン３８と２つの安定状態４０
および４２の間のそれぞれのエリアＣおよびＤは、ラッ
チの２つの可能な論理状態を表している。図２に関連し
て既に説明されたように、ラッチは、プレチャージトラ
ンジスタ３０，３２をターンオンさせるＰＣ信号によっ
てそのプレチャージ状態に最初に駆動される。次に、高
容量外部ビットライン間に十分な差動電圧が発現したと
き、セット信号がトリガトランジスタ２８をターンオン
させる。このことは、ラッチ２２をその安定状態４０ま
たは４２の一方に向かうように駆動し、それによってラ
ッチは２つの可能な論理状態の１つにセットされる。Ｄ
ＲＡＭ装置（特に、アシンクロナスＤＲＡＭ装置）にお
いては、セット信号は普通アドレストランジット検出
（ＡＴＤ）ブロックによって発現される。

【００１２】外部セット信号によってトリガされる、２
次センス増幅器２０のような、一般的な２次センス増幅
器に関する必要性は多くの不都合を有している。最初
に、そのような仕組みを用いるメモリ装置は、付加的コ
ンポーネントがセット信号を発生するのに必要となるた
め、サイズにおいてより大きくなる。しかも、そのよう
なメモリ装置によって消費される電力はかなり高いもの
である。このことは、用いられているセット信号が長い
信号ラインを通して駆動される必要があるため、セット
信号は比較的大きな振幅信号となる必要があり、これが
かなりの量の電力を発生させることを必要とする。しか
も、上に説明されたビルトインマージンによって、その
ようなメモリ装置は本来的に遅い。

【００１３】

【発明が解決しようとする課題】外部ビットラインのよ
うな１対の入力ラインと、読み取りデータラインのよう
な１対の出力ラインとの間に結合され、対の入力ライン
間の差動電圧に応答して対の出力ラインを駆動する２次
センス増幅器装置のような、そして外部トリガを必要と
しない装置を提供することが本発明の少なくとも１つの
目的である。

【００１４】

【課題を解決するための手段】前記課題は、データ源に
動作的に結合してその中の前記データを検知し蓄積する
１次センス装置と、一対の入力ラインを通して１次セン
ス装置に動作的に結合し、そしてまた対の出力ラインに
も動作的に結合している２次センス装置とを含み、２次
センス装置は１次センス装置により蓄積されている前記
データによって対の入力ライン間に発生される差動電圧
に応答し、２次センス装置は、負スレッショールドおよ
び正スレッショールドによって規定される、それと関連
した差動電圧スレッショールド範囲を有し、２次センス
装置は、対の入力ライン間の差動電圧が差動電圧スレッ
ショールド範囲内にあるとき、対の出力ラインが第１出
力条件となるように、差動電圧が少なくとも負スレッシ
ョールドに等しいとき、第２出力条件となるように、そ
して差動電圧が少なくとも正スレッショールドに等しい
とき、第３出力条件となるように駆動するように構成し
て解決される。

【００１５】

【発明の実施の形態】本発明の１つの特色においては、
データ源からのデータを検知し、そしてそれに応答して
１対の出力ラインを駆動するためのセンス装置は、１つ
の１次センス装置および１つの２次センス装置とを含ん
でいる。１次センス装置はデータ源に動作的に結合し、
その中の前記データを検知し、そして蓄積する。２次セ
ンス装置は、１対の入力ラインを通して１次センス装置
に動作的に結合し、そしてまた対の出力ラインにも動作
的に結合している。２次センス装置は、１次センス装置
によって蓄積された前記データに従って対の入力ライン
間に発生される差動電圧に応答する。２次センス装置
は、これと結びついた１つの負スレッショールドおよび
１つの正スレッショールドで規定される１つの差動電圧
スレッショールド範囲を有しており、これにより２次セ
ンス装置は、対の入力ライン間の差動電圧が差動電圧ス
レッショールド範囲内にあるときに第１出力条件となる
よう、差動電圧が少なくとも負スレッショールドに等し
いときには、第２出力条件となるよう、そして差動電圧
が少なくとも正スレッショールドに等しいときには第３
出力条件となるよう対の出力ラインを駆動する。

【００１６】本発明の別の特色においては、対の入力ラ
イン間の差動電圧に応答して、対の出力ラインを駆動す
るため、１対の入力ラインと１対の出力ラインとの間に
結合した１つの装置は、電流源装置と、差動増幅器と、
そして対の出力ラインを駆動する駆動装置とを含んでい
る。差動増幅器装置は、入力ラインにそれぞれ動作的に
結合している１対の入力端子と、出力ラインにそれぞれ
動作的に結合している１対の出力端子と、そして電流源
装置に動作的に結合している別の対の端子とを含んでい
る。差動増幅器装置は、対の入力ライン間の差動電圧に
応答し、そしてそれに関連した、１つの負スレッショー
ルドおよび１つの正スレッショールドによって規定され
る１つの差動電圧スレッショールド範囲を有している。
駆動装置は電流源装置と差動増幅器装置との間に動作的
に結合され、ここにおいて駆動装置は、入力ライン間の
差動電圧が差動増幅器装置の差動電圧スレッショールド
内にあるとき、電流源装置および差動増幅器装置に応答
して第１出力条件となるよう対の出力ラインを駆動す
る。駆動装置は、入力ライン間の差動電圧が差動電圧ス
レッショールド範囲の負スレッショールドに少なくとも
等しいとき、電流源装置および差動増幅器装置に応答し
て第２出力条件となるよう対の出力ラインを駆動する。
駆動装置は、入力ライン間の差動電圧が差動電圧スレッ
ショールド範囲の正スレッショールドに少なくとも等し
いときに、電流源装置および差動増幅器装置に応答して
第３の出力条件となるよう対の出力ラインを駆動する。

【００１７】本発明のこれらのそして他の目的、特色お
よび利点は、添付図面と関連しながら読み取られるべ
き、本発明の実施例を説明した以下の詳細な説明から明
らかとなるであろう。

【００１８】

【実施例】本発明は、集積回路（ＩＣ）において用いら
れる２次センス増幅器に関する。例えばそのようなＩＣ
は、ダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）またはスタ
ティックＲＡＭ（ＳＲＡＭ）のようなランダムアクセス
メモリ（ＲＡＭ）である。このＩＣはまた、用途特定Ｉ
Ｃ（ＡＳＩＣ）、併合ＤＲＡＭロジック回路（埋め込ま
れたＤＲＡＭ）またはどのような他の論理回路であって
もよい。

【００１９】標準的には、多くのＩＣがウェファ上に並
列に形成される。処理が終了した後、このウェファはＩ
Ｃを分離するようにさいの目に刻まれ、個別チップが取
り出される。次にこのチップはパッケージされ、結果的
に最終製品となって、例えばコンピュータ装置、セルラ
電話、携帯端末（ＰＤＡ）および他の電子製品のような
消費製品となって用いられる。

【００２０】本発明によれば、２次センス増幅器は、外
部トリガを必要とせず、代わりに都合良くセルフタイム
で動作する。このことは、外部ビットライン上に十分な
信号が存在するようになる前に、意味を検知するために
セットアップされる２次センス増幅器を構成することに
より達成される。本発明によって形成される２次センス
増幅器は、外部ビットライン間に正および負の両方向に
異なる電圧スレッショールドを検出し、このスレッショ
ールドの間では２次センス増幅器装置はノンアクティブ
である。負および正スレッショールドの間に形成される
そのようなウィンドウは、以下においてはディスクリミ
ネータウィンドウとして参照され、これは後に詳細に説
明される。さらに、そのような２次センス増幅器は、種
々のフィードバック方法を用いることにより、内部信号
伝搬を加速することが可能であり、これもまた後に説明
される。

【００２１】慣用句「インアクティブ状態」「アクティ
ブレディ状態」および「アクティブセット状態」は本発
明の２次センス増幅器装置の動作を説明するのに用いら
れる特定の意味を有していることは明らかである。この
装置は、外部ビットラインが前に説明されたように、プ
レチャージされた状態にあるとき、インアクティブ（す
なわち不作用）状態にあると考えられる。さらに、装置
が１つの論理状態にセットされておらず、そして読み取
りデータライン（ＲＤＬ）を駆動しておらず、しかしプ
レチャージが既にターンオフしている（すなわち、装置
はインアクティブ状態には保持されていない）ときに
は、装置はアクティブレディ状態にあると考えられ、こ
れは後に説明される。最後に、装置が１つの論理状態に
セットされ、そしてそれに応答して読み取りデータライ
ン（ＲＤＬ）を駆動しているとき、装置はアクティブセ
ット状態にあると考えられ、これは後に説明される。

【００２２】図４および図５を参照すると、本発明の原
理を説明するための機能概略図（図４）および、本発明
によって形成される装置の入力／出力特性の例示された
図（図５）が示されている。最初に図５を参照すると、
本発明によるウィンドウディスクリミネータを組み込ん
だ２次センス増幅器の入力／出力特性が示されている。
明らかに、グラフのｘ軸は２次センス増幅器への入力電
圧を表しており、これはすでに説明されたように外部ビ
ットライン間に発現する差動電圧である。この差動電圧
は、外部ビットライントゥルーの電圧電位、Ｖ_EBLt、と
外部ビットラインコンプレメントの電圧電位、Ｖ_EBLcと
の間の差異であり、そして以下においてはＤＥＢＬとし
て参照される。ｙ軸は、（電圧ＶＳＳとＶＤＤとの間を
範囲とする）２次センス増幅器の出力の電圧を表してお
り、これは各々ＲＤＬｔ（読み取りデータライントゥル
ー）およびＲＤＬｃ（読み取りデータラインコンプレメ
ント）として表される１対の読み取りデータラインに結
合され、ここにおいて図の実線は、ＲＤＬｔに結合され
た２次センス増幅器の出力を表し、そして破線はＲＤＬ
ｃに結合された２次センス増幅器の出力を表している。

【００２３】特に、Ｖ_EBLtとＶ_EBLcの間の差異（すなわ
ちＤＥＢＬ）が、（±ＤＶｗとしても表されている）デ
ィスクリミネータウィンドウ４４内にあるとき、読み取
りデータラインＲＤＬｔ（実線）およびＲＤＬｃ（破
線）の両方は、図５に示されるように論理ロー（ＶＳ
Ｓ）である。ウィンドウ４４の中では、ＲＤＬｔおよび
ＲＤＬｃはＶＳＳにあることが望ましいが、グラフ上の
データラインをそれぞれ表している（破線および実線
の）グラフに表された線は単に見やすさのためにｘ軸か
らそして互いに他から僅かに持ち上がっているのは明ら
かである。ＤＥＢＬがそのようなウィンドウ４４の中に
あるとき、本発明の２次センス増幅器は、トライステー
ト条件にあると考えられるのは理解できる。そのような
トライステート条件にある本発明による２次センス増幅
器が差動電圧に依存してインアクティブ状態またはアク
ティブレディ状態のいずれかにあることは明らかであ
る。しかも、外部ビットラインはこのとき、有効データ
を含んではいない。

【００２４】しかし、（正または負方向のいずれかに）
ＤＥＢＬが増加すると、外部ビットライン間の差動電圧
がウィンドウ４４の内部にはなくなり、２次センス増幅
器はアクティブセット状態となって、読み取りデータラ
インＲＤＬｔまたはＲＤＬｃの一方が論理ハイとなって
駆動される。ＤＥＢＬの極性は、読み取りデータライン
ＲＤＬｔまたはＲＤＬｃのいずれの一方がハイとして駆
動されたかを決め、こうして装置の論理状態を決める。
例えば、ＲＤＬｔがハイ駆動され、そしてＲＤＬｃがロ
ーのままであるとき、これは例えばアドレスされたメモ
リロケーションからバイナリ「１」が読み出されたとき
に相当して、一方、ＲＤＬｔがローのままであり、そし
てＲＤＬｃがハイ駆動されたときには、これはたとえば
バイナリ「０」がアドレスされたメモリロケーションか
ら読み出されたことに相当する。図５に示された入力／
出力特性は、もし反対の論理変換が用いられるならば反
転されることは明らかである。たとえば、それらが駆動
されるとき、ＲＤＬｔおよびＲＤＬｃがトライステート
条件においてハイおよびローとなることができる。

【００２５】ｘ軸上の点ＥおよびＦの間に規定されるデ
ィスクリミネータウィンドウ４４の幅は、ウィンドウデ
ィスクリミネータを構成するコンポーネントの電気的特
性によって決められる。たとえば、約４００ｍＶ（すな
わち、約−２００ｍＶにおけるＥから約＋２００ｍＶに
おけるＦ）の幅を持つウィンドウを提供するようコンポ
ーネントサイズを選択することが可能である。このこと
は、本発明による２次センス増幅器が約２００ｍＶのよ
うな小さな大きさを持つＤＥＢＬによってアクティブと
されることが可能であることを意味している。外部ビッ
トラインがそのような電圧差異に達するにはより少ない
時間を要するので、これは望ましいことである。前に説
明されたように、一般的なセンス増幅器は標準的に、パ
ラメータ変動を考慮したマージンを含んでおり、これは
そのような装置をより高い差動電圧においてのみアクテ
ィブ化させる。このため、本発明によって提供されるよ
うな、そして図５に描かれているようなウィンドウディ
スクリミネータを用いることにより、そのように形成さ
れた２次センス増幅器の特性は著しく改善される。

【００２６】図４を参照すると、本発明の２次センス増
幅器の原理を説明するための機能概略図が示されてい
る。２次センス増幅器５０は、１対の差動相互コンダク
タンス増幅器５２、５４を含んでおり、ここにおいて増
幅器５２、５４の各々は非反転および反転入力端子を有
している。増幅器５２の反転端子は、増幅器５４の反転
端子に結合し、そして両方の端子は外部ビットライント
ゥルーＥＢＬｔ４６に結合されている。さらに、増幅器
５４の非反転端子は、増幅器５２の反転端子に結合し、
そして両方は外部ビットラインコンプレメントＥＢＬｃ
４８に結合されている。

【００２７】増幅器５２、５４はＤＥＢＬによって表さ
れている外部ビットライン４６、４８間に発現する差動
電圧に比例した電流を発生するために用いられる。増幅
器５２、５４によって発生された電流は以下の等式によ
って計算される。

【００２８】Ｉ＝ｇｍ×ＤＥＢＬ（１）ここにおいてｇｍは増幅器５２、５４の相互コンダクタ
ンスまたは電流利得である。指摘されたように、各増幅
器５２、５４の反転および非反転入力は交差して外部ビ
ットライン４６、４８に結合し、外部ビットライン４
６、４８を通って送られるデータの２つの異なる論理レ
ベルを評価する。こうして、各論理状態に関して、増幅
器５２、５４の一方のみが電流を導通させる。

【００２９】各増幅器５２、５４の出力はそれぞれ関連
する電流源５６、５８に結合され、ノードＮｔおよびＮ
ｃを形成する。電流源５６、５８の各々は回路において
基準として用いられる同等な電流Ｉ₀を提供する。さら
に、ノードＮｔおよびＮｃの各々にそれぞれ結合してい
るのは、反転ドライバ６０、６２である。ドライバ６
０、６２の出力は、２次センス増幅器５０の出力を形成
し、これらはそれぞれ１対の読み取りデータラインＲＤ
ＬｔおよびＲＤＬｃに結合される。反転ドライバ６０、
６２は、電流源５６、５８および増幅器５２、５４に応
答してＲＤＬｔおよびＲＤＬｃを異なる論理状態に駆動
するが、これは後に説明される。

【００３０】読み取りサイクルの開始において、外部ビ
ットライン４６、４８はプレチャージによって両方とも
ハイ（たとえばＶＤＤ）である。このことは、ＤＥＢＬ
を約ゼロ（すなわち、ディスクリミネータウィンドウ４
４の中点、すなわち図５における点ＥとＦとの等距離
点）に等しくさせ、このことは増幅器５２、５４の両方
がターンオンしており、約０ｍＡの電流（すなわち、電
流は差動電圧ＤＥＢＬに比例する）を生じさせているこ
とを意味する。ノードＮｃ、Ｎｔは、それぞれＶＤＤか
ら導通されている電流源５６、５８によってハイ電位に
プルアップされている。このことは、ドライバ６０、６
２の反転動作によって読み取りラインＲＤＬｔおよびＲ
ＤＬｃをロー電位に保持する。前に説明されたように、
両方のラインＲＤＬｔおよびＲＤＬｃは、ローに保たれ
ており、トライステート条件に相当し、これは２次セン
ス増幅器５０がまだセットされたおらず、何ら有効なデ
ータを含んでいないことを表している。

【００３１】データが外部ビットライン４６、４８を通
して送られる（入手できる）とき、ビットラインの一方
の電圧が降下し始める。このことはＤＥＢＬをウィンド
ウ４４の中点から、どちらの外部ビットラインが降下し
たかによって、点ＥまたはＦのいずれかに向かって移動
させる。たとえば、もしＥＢＬｔ４６が、プレチャージ
レベル（ＶＤＤ）より下に降下し始めるならば、図４に
示される配置で与えられる左側増幅器５４が正電流を発
生し始める。ＤＥＢＬの大きさが、たとえば約２００ｍ
Ｖである前もって決められた値（スレッショールド）に
上昇するとき、この増幅器５４によって発生される電流
は左側電流源５８によって提供される電流Ｉ₀に等しい
か、またはそれを越える。このことは、左側ノードＮｃ
をロー電位に引くことを生じさせる。理想的にはノード
Ｎｃにおける電位の遷移は瞬間的であるが、しかし電流
源の有限な出力コンダクタンスによって、この遷移は無
限勾配ではない。結果として、図５に示されるように、
ＶＳＳからＶＤＤへのＲＤＬｔおよびＲＤＬｃ遷移を説
明する線の傾斜は比較的急激であるが、しかし理想的な
コンポーネントを用いる場合のように垂直ではない。図
４は本発明の理想的なコンポーネントを用いた実施例を
描いているが、図６および７は実際のコンポーネントで
実現した幾つかの例を描いており、これは後に説明され
る。

【００３２】この点においては、２次センス増幅器５０
は、外部ビットライン４６、４８上の有効な論理状態を
認識し、これは本発明のセルフタイムの特色となってい
る。前に説明されたように、一般的な２次センス増幅器
はこの機能を実行するための外部トリガ信号に依存して
いる。

【００３３】Ｎｃがローに引かれるとき、ＲＤＬｃは左
側反転ドライバ６２によってハイに駆動される。こうし
て、左側出力ＲＤＬｃがハイであり、一方右側出力ＲＤ
Ｌｔがローのままであるため、２次センス増幅器５０は
その２つの論理状態のうちの１つとなる。ＥＢＬｃ４８
がプレチャージレベルよりも下に降下した外部ビットラ
インであるとき、上で説明したのと同様に、２次センス
増幅器５０の右側が他の論理状態となるよう出力ＲＤＬ
ｔ、ＲＤＬｃを駆動することは明らかである。すなわ
ち、Ｎｔがローに引かれ、そして結果として右側反転ド
ライバ６０によってＲＤＬｔがハイに駆動される。

【００３４】本発明による２次センス増幅器５０は、種
々の前もって決められたＤＥＢＬ値を認識するよう設計
できる。このことはウィンドウ４４の正スレッショール
ド（＋ＤＶｗ）および負スレッショールド（−ＤＶｗ）
をセットするのに以下の等式によってＩ₀およびｇｍの
ための値を選択することによって行われる。

【００３５】１／２ＤＶｗ１／２＝Ｉ₀／ｇｍ（２）ここで、１／２ＤＶｗ１／２はディスクリミネータウィ
ンドウ４４（図５）の幅の絶対値または半分である。

【００３６】図４の機能概略図は、本発明によるウィン
ドウディスクリミネータを実現させる１つの方法だけを
描いていることは明らかである。結果的に、他の型式の
差動増幅器配置も、本明細で説明される本発明の原理を
実現するのに用いることができる。たとえば、ウィリー
＆サン発行のＰ．Ｒ．グレイおよびＲ．Ｇ．メイヤによ
る「アナログ集積回路の分析と設計」第３版（１９９３
年）の文献は、使用することのできる差動増幅器回路の
多くの例を提供している。当業技術者は、他の多くの実
現方法を明らかにできるであろう。

【００３７】図６を参照すると、本発明によるウィンド
ウディスクリミネータを用いて実施された２次センス増
幅器７０の１つの回路図が示されている。図６に示され
ている２次センス増幅器７０は、図４の機能概要図の実
際回路実施の１つの実施例を表している。このため、参
照番号７２、７４および７６によって表されるトランジ
スタは図４の相互コンダクタンス増幅器５２、５４に相
当しており、参照番号７８および８０によって表される
トランジスタは図４の関連する電流源５６、５８に相当
しており、そして参照番号９０および９２によって表さ
れるトランジスタは図４の関連するドライバ６０、６２
に相当している。

【００３８】明らかに、差動増幅器は、ｎチャンネルＦ
ＥＴ装置７２および７６に結合された１対のソースによ
って形成される。ノードＮｃおよびＮｔはそれぞれ、差
動増幅器７２、７６の出力において形成され、そして互
いに他に対して１８０度ずれた電流がそれを通って流れ
る。これら装置７２、７６のゲート端子はそれぞれ、外
部ビットラインＥＢＬｃ４８およびＥＢＬｔ４６に結合
されている。これら装置７２、７６は外部ビットライン
ＥＢＬｔおよびＥＢＬｃ間に現れる差動電圧を増幅する
のに用いられる。さらに、別のｎチャンネルＦＥＴ装置
７４が装置７２、７６のソース端子とグランドとの間に
結合される。装置７４のゲート端子に結合されるのは、
前もって決められた電圧電位Ｖｎであり、これはｎチャ
ンネルトランジスタに関するバイアス電圧として働き、
そして電流源として働く。

【００３９】この回路を通って流れる電流の例が与えら
れるが、しかし以下の例において用いられている値は、
例を示す目的で選択されたものであることは明らかであ
る。強いて言えば、動作の望ましい範囲は、約１０ｍＡ
と約１０ｍＡの間である。その結果、例示目的で、装置
７４は約１ｍＡの飽和電流を有していると想定される。

【００４０】ノードＮｃおよびＮｔと、電圧源ＶＤＤと
の間に結合されるのは、１対のｐチャンネルＦＥＴ装置
７８および８０であり、これらはそれぞれ電流源として
働く。これらトランジスタ７８、８０のゲート端子は、
両方とも第２の前もって決められた電位Ｖｐに結合さ
れ、これはｐチャンネルトランジスタに関するバイアス
電圧として働き、そしてその値に依存してその装置を動
作のアクティブまたは飽和領域のいずれかに保持する。
例示の目的から、これら装置７８、８０は両方とも約
０．７５ｍＡの飽和電流を持つように選択される。

【００４１】ノードＮｔおよびＮｃにそれぞれ結合され
るのは、ドライバとして働くｐチャンネルＦＥＴ装置９
０および９２である。これら装置９０、９２のゲート端
子はそれぞれノードＮｔおよびＮｃに結合され、そして
ソース端子はＶＤＤに結合され、ドレイン端子はそれぞ
れ１対の読み取りデータラインＲＤＬｔ９８およびＲＤ
Ｌｃ１００に結合される。

【００４２】さらに、電圧源ＶＤＤと外部ビットライン
（ＥＢＬｔ４６およびＥＢＬｃ４８）、読み取りデータ
ライン（ＲＤＬｔ９８およびＲＤＬｃ１００）とノード
ＮｃおよびＮｔとの間にそれぞれ結合されるのは、２次
センス増幅器７０をデータ受け取りの準備のために、Ｖ
ＤＤのプレチャージレベルにまでそれらポイントをプレ
チャージするのに用いられる付加的ｐチャンネルＦＥＴ
装置８２、８４、８６および８８である。これら装置８
２、８４、８６および８８のゲート端子は、プレチャー
ジ段階を制御する信号ＰＣを通すＰＣ（プレチャージ）
信号線に各々結合されている。加えて、グランド電位と
読み取りデータライン（ＲＤＬｔ９８およびＲＤＬｃ１
００）との間にそれぞれ結合されているのは、ｎチャン
ネルＦＥＴ装置９４および９６であり、これらはＲＤＬ
ｔおよびＲＤＬｃをグランドにプレチャージするのに用
いられる。装置９４、９６のゲート端子はインバータ１
０１を通してラインＰＣ（プレチャージ）に結合されて
いる。

【００４３】リードサイクルの開始においては、信号Ｐ
Ｃはローとなり、これはプレチャージ装置８２、８４、
８６および８８をターンオンさせる。インバータ１０１
は、ＰＣ信号を反転させ、これは装置９４および９６の
ターンオンを生じさせる。ローとなった信号ＰＣは、外
部ビットライン（ＥＢＬｔ４６およびＥＢＬｃ４８）お
よびノードＮｃおよびＮｔをＶＤＤにプレチャージし、
そして読み取りデータライン（ＲＤＬｔ９８およびＲＤ
Ｌｃ１００）をグランドにプレチャージする。外部ビッ
トライン（ＥＢＬｔ４６およびＥＢＬｃ４８）および読
み取りデータライン（ＲＤＬｔ９８およびＲＤＬｃ１０
０）はＶＤＤおよびグランドにそれぞれプレチャージさ
れて無効を防止され、一方ノードＮｃおよびＮｔはＶＤ
Ｄにプレチャージされて、２次センス増幅器７０がデー
タを受け取る前にトライステート条件となることが確実
にされる。

【００４４】ＰＣ信号が再びハイに戻った後、２次セン
ス増幅器７０はトライステート条件にとどまっている。
この条件においては、関連する電流源７８、８０は動作
のアクティブ領域にあって、各々約０．５ｍＡの、例と
しての値を持つ、同等である電流Ｉ₁およびＩ₂を発生さ
せることが望ましい。電流Ｉ₁およびＩ₂は、差動増幅器
装置７２、７６を通してソース結合された装置７４に流
れる。外部ビットライン（ＥＢＬｔ４６およびＥＢＬｃ
４８）がＶＤＤにプレチャージされるため、差動増幅器
装置７２、７６もまたターンオンとなる。トランジスタ
装置７４は、動作の飽和領域にあって、これは約１ｍ
Ａ、すなわちＩ₁およびＩ₂の和、であるＩ ₃をシンクす
ることが望ましい。

【００４５】アクティブレディ状態およびプレチャージ
（インアクティブ）状態においては、電流源７８および
８０は、各々約７５０ｍＡを引き、そして結果として、
ノードＮｃおよびＮｔがおおよそＶＤＤとなることは明
らかである。データが外部ビットラインを通して送られ
るとき、外部ビットラインの一方の電圧が降下し始め、
これは再び外部ビットライン間に差動電圧を発現する。
逆に、左側増幅器装置７２が僅かな電流を導通させ始
め、これは電流Ｉ₁を減少させる。同時に、電流Ｉ₂は増
加し始め、定電流Ｉ₃を約１ｍＡに維持する。電流源８
０が約７５０ｍＡを提供し続けているので、ノードＮｔ
はＶＤＤに接近したままである。

【００４６】外部ビットライン間の差動電圧が前もって
決められたレベル（Ｖｗ）に達したとき、左側増幅器７
２は約２５０ｍＡの減少された電流を提供し、そしてノ
ードＮｃはＶＤＤまたはその付近にとどまっている。同
時に、右側電流源８０は、約７５０ｍＡのＩ₂の電流を
供給する飽和領域において動作を開始する。このことは
ノードＮｔを実質的にハイのままにとどめることを可能
とする。今や飽和領域において動作しているトランジス
タ装置７４は、７５０ｍＡの全部をシンクする。外部ビ
ットライン上の差動電圧がＶｗを越えると、増幅器７６
は７５０ｍＡ以上を提供し、（こうして、電流源８０に
よって提供されることができる７５０ｍＡを越える）そ
してその結果ノードＮｔはグランドに向けて引かれる。
ノードＮｔは、グランド電位またはその付近にあって、
関連するドライバ９０をターンオンさせる。このこと
は、読み取りデータラインＲＤＬｔ９８をハイに駆動
し、一方読み取りデータラインＲＤＬｃ１００はローの
ままである。読み取りデータライン上のこの条件は、装
置７０の２つの論理状態の１つに相当する。こうして、
２次センス増幅器７０によって、外部ビットライン上で
検出されたデータが検知され、増幅され、そして次に読
み取りデータラインＲＤＬｔおよびＲＤＬｃに伝送され
る。

【００４７】動作の上のシーケンスは、反対の外部ビッ
トラインが降下し、そして他がハイのままであるとき
の、反対論理状態に読み取りデータラインが駆動された
ときも同様であることは明らかである。このことは、読
み取りデータラインＲＤＬｃ１００をハイに、一方読み
取りデータラインＲＤＬｔをローのままとさせるが、こ
れは装置７０の他の論理状態に相当する。当業技術者
は、前に説明されたシーケンスを与えるこの論理状態を
発生させるための動作の特定シーケンスを明らかとする
ことができる。再び図５を参照すると、２次センス増幅
器７０がトライステート条件にある周期は、外部ビット
ライン間の差動電圧ＤＥＢＬがディスクリミネータウィ
ンドウ４４の内側にある状況に相当していることが理解
される。

【００４８】図７を参照すると、本発明によるウィンド
ウディスクリミネータを用いる２次センス増幅器１１０
の別の実施例の回路図が示されている。２次センス増幅
器１１０のこの実施例は、図６の実施例に関して上で説
明されたのと同様の動作をし、そして同じ参照番号によ
って示される同様な装置を含んでいる。ドライバ９０¢
および９２¢は図６におけるドライバ９０および９２と
機能において類似であるが、しかしドライバ９０¢およ
び９２¢はｐチャンネルＦＥＴ装置とは反対のｎチャン
ネルＦＥＴ装置である。さらに、装置９４¢および９６
¢は、図６における装置９４および９６と機能において
類似であるが、しかし、装置９４¢および９６¢はｎチ
ャンネルＦＥＴ装置と反対の、ｐチャンネルＦＥＴ装置
である。この理由によって、図７に示される実施例が
（付加的装置および以下に説明される特色を除いて）図
６の実施例に類似した動作を行うとしても、後者実施例
の実現部分に用いられる反対論理によって、入力／出力
特性（ＲＤＬｔおよびＲＤＬｃ対ＤＥＢＬ）は前者実施
例と比較して後者実施例において反転されている。こう
して、図７の実施例に関する図５に類似のグラフは、単
に反転されたものであり、すなわちＲＤＬｔおよびＲＤ
Ｌｃはウィンドウ４４の内側ではおおよそＶＤＤであ
り、そしてウィンドウ４４の外側ではおおよそＶＳＳま
でそれぞれ降下する。

【００４９】しかし、上で説明されたように、２次セン
ス増幅器１１０は、本発明の動作をさらに拡張する機能
を実行する付加的装置を含んでいる。この実施例は、図
６に関して説明されたのと同様に動作するので、付加的
装置に関してのみ説明される。

【００５０】２次センス増幅器１１０は１対のパストラ
ンジスタ１１２および１１４を含んでいる。これらは共
にｐチャンネルＦＥＴ装置であり、そしてそれぞれ外部
ビットラインＥＢＬｔ４６およびＥＢＬｃ４８と差動増
幅器装置７２、７６のゲート端子との間に結合されてい
る。パストランジスタ１１２、１１４は差動増幅器７
２、７６を外部ビットラインＥＢＬｔおよびＥＢＬｃか
ら絶縁するのに用いられる。そのような選択的絶縁は種
々の用途において好都合である。たとえば、本発明の２
次センス増幅器が、たとえばデコード用途において１つ
以上の外部ビットライン対とともに用いられる用途にお
いては、増幅器と外部ビットラインとの間の選択的絶縁
は有用である。当業技術者はそのような絶縁に関する他
の用途を考慮することができるであろう。

【００５１】さらに、ノードＮｃおよびＮｔと電圧源Ｖ
ＤＤとの間に結合されるのは、ラッチ装置１１６および
１１８であり、これらもまたｐチャンネルＦＥＴ装置で
ある。各装置１１６、１１８のゲート端子はそれぞれノ
ードＮｔおよびＮｃに結合され、一方ドレイン端子はそ
れぞれノードＮｃおよびＮｔに結合される。このこと
は、他のノードがローとなったときに、これら装置１１
６、１１８がノードＮｃおよびＮｔの一方をハイに保持
することを可能とする。２つのｐチャンネルＦＥＴ装置
１２０および１２２はそれぞれ、電圧源ＶＤＤと読み取
りデータラインＲＤＬｔ９８およびＲＤＬｃ１００との
間に結合され、これらもまた同様なラッチ機能を実行す
る。装置１２０、１２２のゲートおよびドレイン端子が
交差結合されているので、このことは、他のラインがロ
ーとなるとき、読み取りデータラインＲＤＬｔまたはＲ
ＤＬｃの一方がハイのままであることを確実にする。

【００５２】さらに、また、ノードＮｃおよびＮｔとそ
れぞれのドライバ９０、９２の間に結合されるのは、関
連する中間ドライバ段１２４および１２６である。各中
間ドライバ段１２４、１２６は、ｐチャンネルＦＥＴ装
置１２４Ａ、１２６Ａを含んでおり、これらはそれぞれ
付加的電流を供給してドライバ９０、９２をより迅速に
ターンオンさせる。各中間ドライバ段１２４、１２６は
また、ｎチャンネルＦＥＴ装置１２４Ｂ、１２６Ｂをも
含んでいる。これらはそれぞれ正フィードバックを提供
して、それらノードの１つがローになり始めたとき、ノ
ードＮｃおよびＮｔの一方をより迅速にグランドにまで
駆動する。

【００５３】さらに、ドライバ９０、９２のゲート端子
とグランドとの間にそれぞれ結合されるのは、付加的ｎ
チャンネルＦＥＴ装置１２８および１３０である。これ
ら装置１２８、１３０のゲート端子は、インバータ１３
２の出力に結合され、インバータの入力はＰＣ信号線に
結合される。ＰＣ信号がローとなるとき、これら装置１
２８、１３０はターンオンし、これはドライバ９０、９
２のゲート端子をグランドにまで駆動する。このこと
は、ドライバ９０、９２がターンオフのままで、読み取
りデータラインＲＤＬｔ９８およびＲＤＬｃ１００がプ
レチャージされることを確実にする。（図６の実施例に
おいても用いられている）２つのバイアス電圧Ｖｎおよ
びＶｐは参照番号１３４によって示される回路により発
現されることが望ましい。さらに、外部ビットラインＥ
ＢＬｔおよびＥＢＬｃとグランドとの間にそれぞれ結合
されたコンデンサ１３６は、外部ビットラインの容量を
表しており、これは標準的にライン毎に約２．００ピコ
ファラッド（ｐＦ）である。読み取りデータラインＲＤ
ＬｔおよびＲＤＬｃにそれぞれ結合したコンデンサ１３
８は、読み取りデータラインの容量を表しており、これ
は標準的にラインごとに約４．００から１０．００ｐＦ
である。

【００５４】本発明がその説明的な実施例を参照しなが
ら特に示され、そして説明されてはいるが、本発明の精
神および範囲から離れることなく形態および詳細におけ
る変更が可能であることを当業技術者は理解するであろ
う。

【図面の簡単な説明】

【図１】一般的なセンス増幅器のブロック図である。

【図２】一般的な２次センス増幅器の回路図である。

【図３】一般的な２次センス増幅器内に含まれるラッチ
の動作状態の図である。

【図４】本発明によるウィンドウディスクリミネータを
用いる２次センス増幅器の原理を説明するための機能概
略図である。

【図５】本発明によるウィンドウディスクリミネータを
組み込んだ２次センス増幅器の入力／出力特性の図であ
る。

【図６】本発明による２次センス増幅器の１つの実施例
の回路図である。

【図７】本発明による２次センス増幅器の別の実施例の
回路図である。

【符号の説明】

１０標準的なセンシング装置１２１次センス増幅器１４２次センス増幅器１６外部ビットライントゥルー（ＥＢＬｔ）１８外部ビットラインコンプレメント（ＥＢＬｃ）２０２次センス増幅器２２ラッチ２４，２６インバータ（ｎチャンネルＦＥＴ）２８ｎチャンネルＦＥＴ３０，３２プレチャージトランジスタ３４，３６端子３８メタ安定ライン４０，４２安定状態４４ウィンドウ４６外部ビットライントゥルー４８外部ビットラインコンプレメント５０２次センス増幅器５２，５４差動相互コンダクタンス増幅器５６，５８電流源６０，６２反転ドライバ７０２次センス増幅器７２，７４，７６ｎチャンネルＦＥＴ７８，８０ｐチャンネルＦＥＴ８２，８４，８６，８８ｐチャンネルＦＥＴ９０，９２ｐチャンネルＦＥＴ９４，９６ｎチャンネルＦＥＴ９８データラインＲＤＬｔ１００データラインＲＤＬｃ１０１インバータ１２４，１２６中間ドライバ段１２８，１３０ｎチャンネルＦＥＴ１３４バイアス電圧発生回路１３８コンデンサ

Claims

【特許請求の範囲】

【請求項１】データ源からのデータを検知し、そして
それに応答して一対の出力ラインを駆動するセンス装置
において、データ源に動作的に結合してその中の前記データを検知
し蓄積する１次センス装置と、一対の入力ラインを通して１次センス装置に動作的に結
合し、そしてまた対の出力ラインにも動作的に結合して
いる２次センス装置とを含み、２次センス装置は１次センス装置により蓄積されている
前記データによって対の入力ライン間に発生される差動
電圧に応答し、２次センス装置は、負スレッショールドおよび正スレッ
ショールドによって規定される、それと関連した差動電
圧スレッショールド範囲を有し、２次センス装置は、対の入力ライン間の差動電圧が差動
電圧スレッショールド範囲内にあるとき、対の出力ライ
ンが第１出力条件となるように、差動電圧が少なくとも
負スレッショールドに等しいとき、第２出力条件となる
ように、そして差動電圧が少なくとも正スレッショール
ドに等しいとき、第３出力条件となるように駆動する、
ことを特徴とするセンス装置。
【請求項２】第１出力条件がトライステート条件に等
しい、請求項１記載のセンス装置。
【請求項３】第２出力条件が論理ハイ信号レベルおよ
び論理ロー信号レベルの一方に等しい、請求項１記載の
センス装置。
【請求項４】第３出力条件が論理ロー信号レベルおよ
び論理ハイ信号レベルの一方に等しい、請求項１記載の
センス装置。
【請求項５】１次センス装置および２次センス装置が
１つの半導体メモリ装置とともに集積され、データ源がメモリセルであり、対の入力ラインが外部ビットラインであり、対の出力ラインが読み取りデータラインである、請求項
１記載のセンス装置。
【請求項６】一対の入力ラインと一対の出力ラインと
の間に結合されて、対の入力ライン間の差動電圧に応答
して対の出力ラインを駆動するための装置において、１つの電流源と、それぞれ入力ラインに動作的に結合された一対の入力端
子を持つ１つの差動増幅器とを含み、一対の出力端子はそれぞれ出力ラインに動作的に結合
し、他の対の端子は電流源に動作的に結合し、差動増幅器が対の入力ライン間の差動電圧に応答し、そ
して負スレッショールドおよび正スレッショールドによ
って規定される、それと関連した差動電圧スレッショー
ルド範囲を有し、対の出力ラインを駆動するための１つのドライバを含
み、ドライバは電流源と差動増幅器との間に動作的に結合
し、ドライバは電流源と差動増幅器に応答して、入力ライン
間の差動電圧が差動増幅器の差動電圧スレッショールド
範囲内にあるとき、対の出力ラインが第１出力条件とな
るように駆動し、ドライバは電流源と差動増幅器に応答して、入力ライン
間の差動電圧が少なくとも差動電圧スレッショールド範
囲の負スレッショールドに等しいとき、対の出力ライン
が第２出力条件となるように駆動し、ドライバは電流源と差動増幅器に応答して、入力ライン
間の差動電圧が少なくとも差動電圧スレッショールド範
囲の正スレッショールドに等しいとき、対の出力ライン
が第３出力条件となるように駆動する、ことを特徴とす
る装置。
【請求項７】差動電圧範囲の負および正スレッショー
ルドが実質的に、電流源に関連した基準電流および差動
増幅器に関連した電流利得の関数である、請求項６記載
の装置。
【請求項８】第１出力条件がトライステート条件に等
しい、請求項６記載の装置。
【請求項９】第２出力条件が論理ハイ信号レベルおよ
び論理ロー信号レベルの一方に等しい、請求項６記載の
装置。
【請求項１０】第３出力条件が論理ロー信号レベルお
よび論理ハイ信号レベルの一方に等しい、請求項６記載
の装置。
【請求項１１】差動増幅器が１対の差動増幅器を含
み、電流源が対の差動増幅器にそれぞれ結合した１対の電流
源を含む、請求項６記載の装置。
【請求項１２】対の差動増幅器の一方が、対の入力ラ
イン間の差動電圧に実質的に比例する電流を導通させ
て、ドライバが対の出力ラインを第２出力条件に駆動さ
せる、請求項１１記載の装置。
【請求項１３】対の差動増幅器の他方が対の入力ライ
ン間の差動電圧に実質的に比例する電流を導通させて、
ドライバ装置が対の出力ラインを第３出力条件に駆動さ
せる、請求項１１記載の装置。
【請求項１４】差動増幅器とドライバとの間に動作的
に結合され、対の出力ラインが、第２出力条件および第
３出力条件の一方へ駆動されることを促進する中間ドラ
イバをさらに含む、請求項６記載の装置。
【請求項１５】プレチャージ信号に応答して、対の入
力ラインおよび対の出力ラインを電圧源レベルにまでプ
レチャージするためのプレチャージャをさらに含む、請
求項６記載の装置。
【請求項１６】半導体メモリ装置が、メモりセルから
データを読み取る１次センス増幅器装置と、一対の外部
ビットラインを通して１次センス増幅器装置に結合して
いる２次センス増幅器装置とを持ち、１次センス増幅器は対の外部ビットライン間に差動電圧
を発生させ、２次センス増幅器装置は対の外部ビットラインと一対の
読み取りデータラインとの間に結合して、対の外部ビッ
トライン間の差動電圧に応答して対の読み取りデータラ
インを駆動する装置であって、２次センス増幅器装置が、１つの電流源と、外部ビットラインにそれぞれ動作的に結合した一対の入
力端子を持つ差動増幅器とを含み、一対の出力端子はそれぞれ読み取りデータラインに動作
的に結合し、他の対の端子は電流源に動作的に結合し、差動増幅器は対の外部ビットライン間の差動電圧に応答
し、そしてそれに関連した負スレッショールドと正スレ
ッショールドとによって規定される差動電圧スレッショ
ールドを有し、対の読み取りデータラインを駆動するためのドライバを
含み、ドライバは電流源と差動増幅器との間に動作的に結合
し、ドライバは電流源と差動増幅器とに応答して、外部ビッ
トライン間の差動電圧が差動増幅器の差動電圧スレッシ
ョールド範囲内にあるとき、対の読み取りデータライン
が第１出力条件になるよう駆動し、ドライバは電流源と差動増幅器とに応答して、外部ビッ
トライン間の差動電圧が少なくとも差動電圧スレッショ
ールド範囲の負スレッショールドに等しいとき、対の読
み取りデータラインが第２出力条件になるよう駆動し、ドライバは電流源と差動増幅器とに応答して、外部ビッ
トライン間の差動電圧が少なくとも差動電圧スレッショ
ールド範囲の正スレッショールドに等しいとき、対の読
み取りデータラインが第３出力条件になるよう駆動す
る、ことを特徴とする装置。
【請求項１７】差動電圧範囲の負および正スレッショ
ールドが実質的に、電流源と関連した基準電圧および差
動増幅器と関連した電流利得の関数である、請求項１６
記載の装置。
【請求項１８】第１出力条件がトライステート条件に
等しい、請求項１６記載の装置。
【請求項１９】第２出力条件が論理ハイ信号レベルお
よび論理ロー信号レベルの一方に等しい、請求項１６記
載の装置。
【請求項２０】第３出力条件が論理ロー信号レベルお
よび論理ハイ信号レベルの一方に等しい、請求項１６記
載の装置。
【請求項２１】差動増幅器が１対の差動増幅器を含
み、電流源が、対の差動増幅器にそれぞれ結合した、１対の
電流源を含む、請求項１６記載の装置。
【請求項２２】対の差動増幅器の一方が対の外部ビッ
トライン間の差動電圧に実質的に比例する電流を導通さ
せて、ドライバが対の読み取りデータラインを第２出力
条件で駆動させるようにする、請求項２１記載の装置。
【請求項２３】対の差動増幅器の他方が対の外部ビッ
トライン間の差動電圧に実質的に比例する電流を導通さ
せて、ドライバが対の読み取りデータラインを第３出力
条件で駆動させる、請求項２１記載の装置。
【請求項２４】差動増幅器とドライバとの間に動作的
に結合され、対の読み取りデータラインが、第２出力条
件および第３出力条件の一方へ駆動されることを促進す
るための、中間ドライバをさらに含む、請求項１６記載
の装置。
【請求項２５】プレチャージ信号に応答して対の外部
ビットラインおよび対の読み取りデータラインを電圧源
レベルにまでプレチャージするためのプレチャージャを
さらに含む、請求項１６記載の装置。