KR20030002504A - 높은 동작 주파수에서도 안정적으로 동작하는 반도체메모리 장치의 입출력 라인 감지 증폭 회로 - Google Patents

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Abstract

높은 동작 주파수에서도 안정적으로 동작하는 반도체 메모리 장치의 입출력 라인 감지 증폭 회로가 개시된다. 본 발명에 따른 반도체 메모리 장치의 입출력 라인 감지 증폭 회로는, 각각 제1, 제2입력 단자를 통하여 입출력 라인 쌍의 전류 신호를 입력 데이타로서 수신하고, 전류 신호의 차를 감지 증폭하여 작은 레벨의 제1전압 신호를 생성하는 전류 감지 증폭기, 제1전압 신호를 소정 증폭도로 증폭하고, 증폭된 신호를 제2전압 신호로서 출력하는 전압 감지 증폭기, 소정의 래치 신호와 상기 래치 신호를 반전 지연시킨 신호에 응답하여, 제2전압 신호를 래치하고, 래치된 신호를 CMOS레벨의 신호로서 출력하는 래치를 구비하고, 전압 감지 증폭기는 반전 지연된 래치 신호에 응답하여 증폭 이득이 조절되는 것을 특징으로는 한다.
본 발명에 따르면, 래치 동작을 제어하기 위해 래치 인에이블 시점을 나타내는 신호와 디스에이블 시점을 나타내는 신호를 별도로 이용함으로써 반도체 메모리 장치의 동작 주파수가 높아지더라도 안정적인 입출력 라인 감지 동작을 수행할 수 있다는 효과가 있다.

Description

높은 동작 주파수에서도 안정적으로 동작하는 반도체 메모리 장치의 입출력 라인 감지 증폭 회로{Input-Output line sense amplifier circuit operating stably in high operating frequency in semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 높은 동작 주파수에서도 안정적으로 동작하는 반도체 메모리 장치의 입출력 라인 감지 증폭 회로에 관한 것이다.
일반적으로, 반도체 메모리 장치의 데이타 독출 동작 시에, 메모리 셀에 저장된 데이타는 비트 라인 감지 증폭 회로에 의해 증폭된다. 이 때, 증폭된 신호는 입출력(IO) 라인 감지 증폭 회로에서 증폭된 후 출력된다.
도 1은 일반적인 반도체 메모리 장치에서 독출 데이타의 출력 경로를 설명하기 위한 도면이다. 도 1을 참조하면, 메모리 셀(100)에서 독출되는 데이타는 비트 라인 감지 증폭 회로(110)로 입력되며, 비트 라인(BL)과 상보 비트 라인(BLB)에 의해 데이타의 레벨이 감지된다. 이 때, 칼럼 선택부(120)에 인가되는 칼럼 선택 라인 신호(CSL)가 인에이블되면, 비트 라인쌍(BL, BLB)의 신호는 로컬 입출력(IO) 라인쌍(IO,IOB)과 글로벌 입출력 라인쌍(DIO, DIOB)으로 전달된다. 도 1의 IO 라인 감지 증폭 회로(130)는 IO라인 쌍(DIO, DIOB)의 신호를 감지 증폭하여 CMOS레벨의 신호로 변환한다. 이 때, IO 라인 감지 증폭 회로(130)의 출력은 출력 버퍼(140)에서 버퍼링되어 출력 단자 DQ를 통하여 출력된다.
도 2는 도 1에 도시된 회로의 IO 라인 감지 증폭 회로(130)를 설명하기 위한 상세한 회로도이다. 도 2를 참조하면, 도 2의 IN, INB는 도 1의 글로벌 IO라인 쌍(DIO, DIOB)과 각각 연결되며, 전류 감지 증폭기(200)는 IO라인쌍(DIO, DIOB)에 흐르는 전류의 차를 감지 증폭하여 작은 레벨의 전압 신호(CSA, CSAB)로 변환한다. 전압신호(CAS, CSAB)는 차동 증폭 구조를 갖는 제1, 제2전압 감지 증폭기(210, 220)를 통하여 감지 증폭되어 증폭된 전압 신호(VSA2, VSA2B)로서 출력된다.래치(230)는 거의 CMOS 레벨의 신호에 도달한, 제2전압 감지 증폭기(220)의 출력 신호(VSA2, VSA2B)를 래치 신호(LAT)에 응답하여 래치하고, 래치된 결과를 완전한 CMOS 레벨의 신호로 변환한다. 이 때, 제2전압 감지 증폭기(220)에서 증폭된 신호를 래치하기 위해서는 래치 신호(LAT)가 하이 레벨로 설정되어야 한다. 래치 신호(LAT)가 로우 레벨일 때는 제1, 제2전압 감지 증폭기(210, 220)의 PMOS 트랜지스터들(MP31, MP32)이 턴온되어 전압 감지 증폭기(210, 220)의 전압 이득을 줄이게 된다. 반면, 래치 신호(LAT)가 하이 레벨일 때는 상기 트랜지스터들(MP31, MP32)이 턴오프되어 전압 감지 증폭기(210, 220)의 전압 이득을 커지게 하여 VSA2, VSA2B의 전압이 거의 CMOS레벨이 된다.
도 3(a) 및 도 3(b)는 도 2에 도시된 회로의 동작을 설명하기 위한 파혀도들로서 각각 칼럼 선택 신호(CSL)와 래치 신호(LAT)를 나타낸다. 도 3(a)를 참조하면, 구간(T31)은 칼럼 선택 라인 신호(CSL)의 하이 레벨 펄스 폭을 나타내며, 이는 동작 주파수에 따라서 가변된다. 또한, 도 3(a)의 구간(T32)은 CSL의 로우 레벨 펄스 폭을 나타내며, 이는 동작 주파수에 관계없이 고정된다. 또한, 도 3(b)의 구간(T33)은 동작 주파수와 관계없이 고정되어 있는 구간으로서 IO라인 감지 증폭 회로의 동작의 안정성을 위한 마진 구간을 나타낸다. 또한, 구간(T34)은 주파수와 관계없이 펄스 폭이 고정되어 있는 구간으로서 제2전압 감지 증폭기(220)의 출력을 래치(230)가 받아들이는 구간을 나타내며, 이 때 래치(230)의 출력 신호(OUT)가 출력 버퍼(도 1의 140)로 전달된다. 도 2를 참조할 때, 반도체 메모리 장치의 최대 동작 주파수에서의 클럭 주기는 구간(T32, T33, T34)의 합에서 소정의 여유분을 뺀값으로 표시될 수 있다.
도 3(a)의 칼럼 선택 라인 신호(CSL)가 하이 레벨이 되면 입력신호가 IN, INB를 통하여 IO 라인 감지 증폭 회로(130)의 입력으로 전달되고, CSL이 로우 레벨이 되면, 입력 신호는 점차 소멸된다. 따라서, 안정적인 동작을 위해서는 도 3(b)의 래치 신호(LAT)가 하이 레벨인 구간(T34)이 CSL의 하이 레벨 구간(T31) 내에 포함되어야 한다. 이로 인해, 반도체 메모리 장치의 동작 속도가 빨라짐에 따라 CSL의 하이 레벨 폭이 줄어들기 때문에, 래치 신호(LAT)의 하이 레벨 구간도 줄어들어야 한다. 그러나, 래치 신호(LAT)가 하이 레벨인 구간 동안 출력 단자 OUT를 통하여 안정적으로 데이타가 출력되어야 하기 때문에, 래치 신호(LAT)의 하이 레벨 구간을 소정 시간 미만으로 줄이는 것을 불가능하다. 따라서, 도 2에 도시된 종래의 IO 라인 감지 증폭 회로는 동작 주파수가 높아짐에 따라 안정적인 동작을 보장할 수 없으므로, 결국 동작 주파수에 제한을 받는다는 문제점이 있다.
본 발명이 이루고자하는 기술적 과제는, 높은 동작 주파수에서도 안정적으로 입출력 라인의 데이타를 감지할 수 있는 반도체 메모리 장치의 입출력 라인 감지 증폭 회로를 제공하는데 있다.
도 1은 일반적인 반도체 메모리 장치에서 독출 데이타의 출력 경로를 설명하기 위한 도면이다.
도 2는 종래의 반도체 메모리 장치의 입출력 라인 감지 증폭 회로를 설명하기 위한 회로도이다.
도 3(a) 및 도 3(b)는 도 2에 도시된 회로의 동작을 설명하기 위한 파형도들이다.
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 입출력 라인 감지 증폭 회로를 설명하기 위한 회로도이다.
도 5(a)~도 5(c)는 도 4에 도시된 회로의 동작을 설명하기 위한 파형도들이다.
상기 과제를 이루기위해, 본 발명에 따른 반도체 메모리 장치의 입출력 라인 감지 증폭 회로는, 각각 제1, 제2입력 단자를 통하여 입출력 라인 쌍의 전류 신호를 입력 데이타로서 수신하고, 전류 신호의 차를 감지 증폭하여 작은 레벨의 제1전압 신호를 생성하는 전류 감지 증폭기, 제1전압 신호를 소정 증폭도로 증폭하고, 증폭된 신호를 제2전압 신호로서 출력하는 전압 감지 증폭기, 소정의 래치 신호와 상기 래치 신호를 반전 지연시킨 신호에 응답하여, 제2전압 신호를 래치하고, 래치된 신호를 CMOS레벨의 신호로서 출력하는 래치로 구성되는 것이 바람직하고, 전압 감지 증폭기는 반전 지연된 래치 신호에 응답하여 증폭 이득이 조절된다.
이하, 본 발명에 따른 반도체 메모리 장치의 입출력 라인 감지 증폭 회로에 관하여 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 4는 본 발명의 실시예에 따른 높은 동작 주파수에서도 안정적으로 동작하는 입출력(IO) 라인 감지 증폭 회로를 설명하기 위한 회로도이다. 도 4를 참조하면, IO 라인 감지 증폭 회로는 전류 감지 증폭기(400), 제1전압 감지 증폭기(410), 제2전압 감지 증폭기(420) 및 래치(430)로 구성된다.
전류 감지 증폭기(400)는 각각 입력 단자 IN, INB를 통하여 IO라인 쌍(IO, IOB)의 전류 신호를 수신하고, 그 전류 차를 감지 증폭하여 작은 레벨의 전압 신호 (CSA, CSAB)를 생성한다. 이러한 동작을 위해, 전류 감지 증폭기(400)는 PMOS트랜지스터들(MP40, MP41)과 NMOS트랜지스터들(MN50, MN51, MN52)로 구성된다.
보다 구체적으로, 전류 감지 증폭기(400)의 구성 및 동작에 관하여 설명된다. 래치 구조의 PMOS트랜지스터들(MP40, MP41)은 게이트와 드레인이 서로 교차 연결(cross coupled)되고, 각각의 드레인은 전류 감지 증폭기(400)의 출력 전압(CSA, CSAB)과 연결된다. NMOS트랜지스터들(MN50, MN51)은 각각 로드 저항으로서 동작하는 로드 트랜지스터들이며 각각의 게이트와 드레인이 PMOS 트랜지스터들(MP40,MP41)의 각 드레인과 연결되는 다이오드 구조를 갖는다. 여기에서, NMOS트랜지스터들(MN50, MN51)은 각각 PMOS트랜지스터들(MP40, MP41)을 통하여 입력 데이타로서 인가되는 전류(IN, INB)를 공급받으며, 공급된 전류량에 따라서 로드 저항에 걸리는 전압, 즉, 전압 신호(CSA, CSAB)가 변화된다. 이러한 전압 신호(CSA, CSAB)의 변화는 입력 전류에 의한 감지 결과로서 나타난다.
NMOS트랜지스터(MN52)는 스위칭 트랜지스터로서 드레인이 NMOS 트랜지스터들 (MN50, MN51)의 소스와 연결되고, 게이트는 인에이블 신호(EN)와 연결되며, 소스는 접지 전압(VSS)과 연결된다. 여기에서, 인에이블 신호(EN)는 독출 명령이 활성화될 때 동시에 활성화되는 신호로서 정의된다. 즉, NMOS트랜지스터(MN52)는 인에이블 신호(EN)에 의해 활성화되어, 입력 단자 IN, INB를 통하여 공급되는 일정량의 전류를 접지 전압(VSS)으로 흘려준다.
도 4의 제1전압 감지 증폭기(410)는 차동 증폭 구조를 갖는 증폭 회로이며, 전류 감지 증폭기(400)의 출력 전압 신호(CSA, CSAB)를 입력하여 그 차를 감지하고, 그 결과를 소정의 증폭 이득에 의해 증폭한다. 여기에서, 감지 증폭된 결과는 전압 신호들(VSA1,VSA1B)로서 출력한다. 이러한 기능을 위해, 제1전압 감지 증폭기(410)는 PMOS트랜지스터들(MP42, MP43, MP44, MP45, MP51), NMOS트랜지스터 (MN53, MN54, MN55, MN56, MN57) 및 저항들(R40, R41)로 구성된다.
제1전압 감지 증폭기(410)의 구성 및 기능에 관하여 보다 구체적으로 설명된다. 먼저, 제1전압 감지 증폭기(410)의 NMOS트랜지스터들(MN53, MN55)은 전류 감지 증폭기(400)에서 출력되는 전압 신호(CSA)를 게이트 입력으로하고, NMOS 트랜지스터들(MN54, MN56)은 반전 전압 신호(CSAB)를 게이트 입력으로 한다. NMOS 트랜지스터(MN57)는 인에이블 신호(EN)에 따라서 스위칭되는 스위칭 트랜지스터 이다. 또한, PMOS트랜지스터(MP42, MP43)는 전류 미러를 형성하며, CSA에 의해 NMOS트랜지스터(MN53)에 흐르는 전류를 미러링하여 비반전 전압 신호(VSA1)를 생성한다. PMOS트랜지스터들(MP44, MP45)은 전류 미러를 형성하며, CASB에 의해 NMOS트랜지스터(MN56)에 흐르는 전류를 미러링하여 반전 전압 신호(VSA1B)를 생성한다. 또한, PMOS트랜지스터(MP43)의 드레인과 PMOS트랜지스터(MP44)의 드레인 에는 각각 저항(R40, R41)의 일측이 연결된다. 저항들(R40)의 각 타측은 PMOS트랜지스터(MP51)의 드레인과 소스에 각각 연결된다. 여기에서, PMOS 트랜지스터(MP51)는 반전 지연된 래치 신호(LATDB)와 게이트가 연결되어 래치 동작이 수행되지 않을 때 증폭 이득을 줄이도록 동작한다. 즉, 반전 지연된 래치 신호(LATDB)가 로우 레벨이 될 때 턴온되어 VSA1과 VSA1B 사이의 전위 차를 줄인다.
도 4의 제2전압 감지 증폭기(420)는 차동 증폭 구조를 갖는 증폭 회로이며, 제1전압 감지 증폭기(410)의 출력 전압 신호(VSA1, VSA1B)을 입력하여 그 차를 감지하고 그 결과를 소정의 증폭 이득으로 증폭한다. 여기에서, 감지 증폭된 신호는 비반전, 반전 전압 신호(VSA2,VSA2B)로서 표시된다. 이러한 기능을 위해, 제1전압 감지 증폭기(410)는 PMOS트랜지스터들(MP46, MP47, MP48, MP49, MP52), NMOS 트랜지스터들(MN58,MN59,MN60, MN61, MN62) 및 저항들(R42, R43)로 구성된다.
제2전압 감지 증폭기(420)는 내부 구성요소들의 연결관계가 제1전압 감지 증폭기(410)의 대응하는 구성 요소들과 유사하므로 구체적인 설명은 생략된다. 도4의 실시예에서, 전압 감지 증폭기는 직렬 연결된 2단의 구조를 갖는 것으로 도시되었으나, 구현 방식에 따라서 하나의 전압 감지 증폭기만이 이용될 수도 있다. 또한, 제1, 제2전압 감지 증폭기(410, 420)의 전압 증폭 이득은 각각 10배 정도로 설정될 수 있다.
도 4의 래치(430)는 래치 신호(LAT), 반전 지연된 래치 신호(LATDB)에 응답하여 제2전압 감지 증폭기(420)에서 차동 출력되는 전압 신호들(VSA2, VSA2B)을 래치하고, 래치된 신호를 출력 단자 OUT를 통하여 출력한다. 이러한 기능을 위해, 래치(430)는 낸드 게이트들(432, 434, 436, 438), 인버터(439), PMOS트랜지스터(MP50) 및 NMOS트랜지스터(MN63)로 구성된다.
래치(430)의 구성 및 기능에 관하여 보다 구체적으로 설명된다. 래치(430)의 낸드 게이트(432)는 제2전압 감지 증폭기(420)에서 출력되는 비반전 전압 신호(VSA2)와 반전 지연된 래치 신호(LATDB)를 반전 논리곱하고, 반전 논리곱된 신호를 출력한다. 낸드 게이트(434)는 반전 지연된 래치 신호(LATDB)와 반전 전압 신호(VSA2B)를 반전 논리곱하고, 반전 논리곱된 결과를 출력한다. 낸드 게이트(436)는 낸드 게이트(432)의 출력 신호와, 래치 신호(LAT) 및 낸드 게이트(438)의 출력 신호를 반전 논리곱하고, 반전 논리곱된 신호를 출력한다. 여기에서, 낸드 게이트(438)의 출력 신호를 제1상태 신호라 가정하고, 낸드 게이트(436)의 출력 신호를 제2상태 신호라 가정한다. 낸드 게이트(438)는 낸드 게이트(436)의 출력 신호(제2상태 신호), 래치 신호(LAT) 및 낸드 게이트(434)의 출력 신호를 반전 논리곱하고, 반전 논리곱된 신호를 출력한다. PMOS 트랜지스터(MP50)는 전원전압(VDD)과 소스가 연결되고 게이트가 제2상태 신호와 연결되며, 그 드레인은 출력 단자 OUT과 연결된다. 인버터(439)는 제1상태 신호를 반전시키고, 반전된 신호를 출력한다. NMOS트랜지스터(MN63)는 드레인이 출력 단자 OUT에 연결되고, 게이트가 인버터(439)의 출력 신호와 연결되며 소스는 접지 전압(VSS)과 연결된다.
도 4의 반전 지연된 래치 신호(LATDB)는 반전 지연부(440)에 의해 생성될 수 있으며, 반전 지연부(440)는 래치 신호(LAT)를 반전 지연시키기 위해 직렬 연결된 소정 수의 인버터들로 구성된다. 여기에서, 래치 신호(LAT)의 반전된 신호를 얻기 위해, 인버터들의 수는 홀수 개인 것이 바람직하다. 도 2의 래치 신호(LAT)는 제2전압 감지 증폭기(220)에서 증폭된 결과를 신호(VSA2, VSA2B) 래치하기 위한 신호로서, 칼럼 선택 라인 신호(CSL)를 생성하는데 이용되는 것과 동일한 내부 신호를 이용하여 생성된다. 반전 지연된 래치 신호(LATDB)를 생성하는데 있어서, 래치 신호(LAT)와 반전 지연된 래치 신호(LATDB) 사이의 지연 시간은 1ns~1.5ns정도로 설정되는 것이 바람직하다.
도 5(a)~도 5(c)는 도 4에 도시된 회로의 동작을 설명하기 위한 파형도들로서, 도 5(a)는 칼럼 선택 라인 신호(CSL)를 나타내고, 도 5(b)는 래치 신호(LAT)를 나타내고, 도 5(c)는 반전 지연된 래치 신호(LATDB)를 나타낸다. 도 5(b)의 구간(T51)은 본 발명에서 정의되는 래치 신호(LAT)의 펄스 폭을 나타내고, 도 5(c)의 구간(T52)은 본 발명에 의해 증가되는 클럭 사이클 타임(tCC) 마진을 나타내고, 시점(P51)은 래치 신호(LAT)의 인에이블 시점을 나타내고, 시점(P52)은 래치(430)에서 더 이상 데이타를 받아들이지 않는 실제적인 디스에이블 시점을 나타낸다.
도 4 및 도 5를 참조하여, 본 발명에 따른 입출력 라인 감지 증폭 회로의 동작이 상세히 설명된다. 우선, 도 5(a)에 도시된 칼럼 선택 라인 신호(CSL)가 하이 레벨로 인에이블될 때 입력 단자 IN, INB를 통하여 IO라인 쌍의 전류 신호가 IO 라인 감지 증폭 회로의 전류 감지 증폭기(400)에 입력된다. 도 5(b)에 도시된 래치 신호(LAT)가 로우 레벨에서 하이 레벨로 인에이블되면, 래치(430)가 동작하며 제2전압 감지 증폭기(420)로부터의 전압 신호를 래치하게 된다. 이 때, 제1, 제2전압 증폭기(410, 420)의 PMOS트랜지스터들(MP51, MP52)은 턴온되지 않는다. 따라서, 제1, 제2전압 감지 증폭기(410, 420)의 증폭 이득이 커진다.
즉, 도 5(b)에서와 같이, 래치 신호(LAT)가 하이 레벨로 상승하는 시점, 즉, 도 5(c)의 P51은 래치(430)가 동작하는 시점이고, 반전 지연부(440)에서 반전 지연된 래치 신호(LATDB)가 로우 레벨로 하강하는 시점(P52)에서 래치(430)는 더 이상 입력 데이타를 받아들이지 않는다. 구체적으로, 래치 신호(LAT)가 하이 레벨로 인에이블될 때, 도 5(c)에 도시된, 반전 지연된 래치 신호(LATDB)도 아직 하이 레벨을 나타낸다. 이 때, 제2전압 감지 증폭기(420)의 전압 신호들(VSA2, VSA2B)이 래치(430)의 낸드 게이트(432) 및 낸드 게이트(434)로 입력된다. 예를 들어, VSA2가 하이 레벨이면, VSA2B는 로우 레벨이 되고, 이 때 낸드 게이트(432)의 출력은 로우 레벨이 되고, 낸드 게이트(434)의 출력 신호는 하이 레벨이 된다. 따라서, 낸드 게이트(436)의 출력 신호는 하이 레벨이 되고, 낸드 게이트(438)의 출력 신호는 로우 레벨이 된다. 따라서, 인버터(439)의 출력 신호는 하이 레벨이 되어 NMOS트랜지스터(MN63)가 턴온되고, 이 때 출력 단자 OUT을 통하여 로우 레벨의 출력 신호가 생성된다.
반면, VSA2가 로우 레벨이면, VSA2B는 하이 레벨이 되고, 낸드 게이트(432, 434)의 출력 신호는 각각 하이 레벨과 로우 레벨이 된다. 따라서, 낸드 게이트(436, 438)의 출력 신호는 각각 로우 레벨과 하이 레벨이 되어 PMOS트랜지스터(MP50)가 턴온되고 출력 단자 OUT를 통하여 하이 레벨의 출력 신호가 생성된다.
그러나, 도 5(c)의 반전 지연된 래치 신호(LATDB)가 로우 레벨이 되는 시점(P52)에서 래치(430)의 낸드 게이트들(432, 434)의 출력신호는, 입력되는 데이타 즉, VSA2, VSA2B의 레벨과 관계없이 무조건 하이 레벨이 된다. 따라서, 래치 신호(LAT)가 하이 레벨이고, 낸드 게이트들(432, 434)의 출력 신호가 하이 레벨이므로, 낸드 게이트들(436,438)의 출력 신호는 이전 상태를 계속 유지하게 된다. 즉, 출력 단자 OUT를 통하여 출력되는 전압도 이전 상태로 유지됨을 알 수 있다.
이와 같이, 본 발명에서는 래치 신호(LAT)를 반전 지연시킨 신호(LATDB)를 이용하여, 래치 신호(LAT)가 하이 레벨인 구간에서도 LATDB가 로우 레벨이 되면 더 이상 전압 감지 증폭기(420)의 출력 신호를 받아들이지 않고 이전 데이타를 유지한다. 그러나, 본 발명에서 출력 단자 OUT를 통하여 데이타가 출력되는 구간은 종래의 경우와 마찬가지로, 래치 신호(LAT)가 하이 레벨인 구간(T51) 동안이라 할 수 있다. 단지 LATDB가 로우 레벨이 되면 입력 데이타를 받아들이지 않으므로, LAT가 하이 레벨인 구간이 줄어들더라도 안정적으로 동작할 수 있다.
즉, 본 발명에서는 반전 지연된 래치 신호(LATDB)의 디스에이블 시점이 칼럼 선택 라인 신호(CSL)의 하이 레벨 구간 내에 위치하면 된다. 따라서, LATDB의 디스에이블 시점과 실제 래치 신호(LAT)의 디스에이블 시점 사이의 구간만큼 클럭 신호의 주기가 증가될 수 있으므로 동작 주파수가 더 빨라질 수 있다.
본 발명에 따르면, 래치 동작을 제어하기 위해 래치 인에이블 시점을 나타내는 신호와 디스에이블 시점을 나타내는 신호를 별도로 이용함으로써 반도체 메모리 장치의 동작 주파수가 높아지더라도 안정적인 입출력 라인 감지 동작을 수행할 수 있다는 효과가 있다.

Claims (4)

  1. 각각 제1, 제2입력 단자를 통하여 입출력 라인 쌍의 전류 신호를 입력 데이타로서 수신하고, 상기 전류 신호의 차를 감지 증폭하여 작은 레벨의 제1전압 신호를 생성하는 전류 감지 증폭기;
    상기 제1전압 신호를 소정 증폭 이득에 의해 증폭하고, 상기 증폭된 신호를 제2전압 신호로서 출력하는 전압 감지 증폭기;
    소정의 래치 신호와 상기 래치 신호를 반전 지연시킨 신호에 응답하여, 상기 제2전압 신호를 래치하고, 상기 래치된 신호를 CMOS레벨의 신호로서 출력하는 래치를 구비하고,
    상기 전압 감지 증폭기는 상기 반전 지연된 래치 신호에 응답하여 증폭 이득이 조절되는 것을 특징으로 하는 반도체 메모리 장치의 입출력 라인 감지 증폭 회로.
  2. 제1항에 있어서, 상기 래치는,
    상기 래치 신호가 인에이블되는 구간 동안 상기 CMOS레벨의 신호를 소정의 출력 단자를 통하여 출력하고,
    상기 반전 지연된 래치 신호가 디스에이블되는 시점에서, 상기 제2전압 신호를 받아들이지 않고 이전 출력 상태를 유지하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 라인 감지 증폭 회로.
  3. 제2항에 있어서, 상기 전압 감지 증폭기는,
    차동 증폭 구조를 갖는 증폭기로 구현되며, 상기 제2전압 신호는 비반전 전압 신호와 반전 전압 신호로 표현되는 차동 형태의 전압 신호인 것을 특징으로 하는 반도체 메모리 장치의 입출력 라인 감지 증폭 회로.
  4. 제3항에 있어서, 상기 래치는,
    상기 비반전 전압 신호와 상기 래치 신호를 반전 논리곱하는 제1반전 논리곱 수단;
    상기 래치 신호와 상기 비반전 전압 신호를 반전 논리곱하는 제2반전 논리곱 수단;
    상기 제1반전 논리곱 수단의 출력, 상기 래치 신호 및 소정의 제1상태 신호를 반전 논리곱하고, 상기 반전 논리곱된 신호를 제2상태 신호로서 출력하는 제3반전 논리곱 수단;
    상기 제2상태 신호, 상기 래치 신호 및 상기 제2반전 논리곱 수단의 출력 신호를 반전 논리곱하고, 상기 반전 논리곱된 신호를 상기 제1상태 신호로서 출력하는 제4반전 논리곱 수단;
    상기 제1상태 신호를 반전시키고, 상기 반전된 신호를 출력하는 인버터;
    상기 제2상태 신호에 응답하여 턴온/턴오프되고, 턴온된 상태에서 제1레벨을 갖는 신호를 상기 출력 단자를 통하여 출력하는 제1트랜지스터; 및
    상기 인버터의 출력 신호에 응답하여 턴온/턴오프되고, 턴온된 상태에서 제2레벨을 갖는 신호를 상기 출력 단자를 통하여 출력하는 제2트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 라인 감지 증폭 회로.
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